DD150514A1 - Digitale informationsverarbeitungsanlage - Google Patents

Abstract

Die Erfindung betrifft die Ziffernrechentechnik, insbesondere Codeumsetzungseinrichtungen. Ziel ist, die Sicherheit der Informationsverarbeitung bei gleichzeitiger Funktionskontrolle der Informationsverarbeitungseinrichtung zu erhoehen. Die Aufgabe besteht darin, eine Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform und eine digitale Informationsverarbeitungseinrichtung auf der Grundlage der erwaehnten Reduzierungseinrichtung zu schaffen, die Operationen mit in Fibonacci-p-Codes dargestellten Zahlen ausfuehrt. Erfindungsgemaesz sind n Eintypenfunktionszellen vorgesehen. Bei der I-ten ist der Faltungsausgang an einen der Faltungssetzeingaenge der (I-1)-ten Funktionszelle und an den anderen Faltungssetzeingang der (I-p-1)-ten Funktionszelle angeschlossen. Ein Faltungsinformationseingang mit dem Informationsausgang der (I-1)-ten Funktionszelle und der Faltungsinformationseingang mit dem der (I-p-1)-ten Funktionszelle und einem der Faltungsinformationseingaenge der (I-1)-ten Funktionszelle verbunden. Die Faltungssteuereingaenge saemtlicher Funktionszellen sind in einem gemeinsamen Punkt vereinigt und bilden den Faltungssteuereingang. Die n Informationseingaenge und die n Informationsausgaenge saemtlicher Funktionszellen bilden jeweils den mehrstelligen Informationseingang bzw. Informationsausgang der Einrichtung.

Description

Die Erfindung bezieht sich auf das Gebiet der Ziffernrechentechnik, insbesondere auf Codeumsetzungseinrichtungen und stellt eine Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Miniaalforni dar,

Anwendungsgebiet

Die Erfindung kann auf allen Gebieten des Digitalgeräte-· baus_s insbesondere in spezialisierten Digitalrechnern, in digitalen Kontroll- und Diagnostikanlagen für komplizierte automatische Systeme, in Digitalmeügeräten und -systemen zur Erhöhung der Informationslesesicherheit, zur Fehlerkontrolle· und Ausfalldiagnostik in den erwähnten digitalen Datenverarbeitungssysteinen benutzt werden_e

' Die Darstellung von natürlichen, gebrochenen und negativen Zahlen in Fibonacci-p-Chodes, die eine Verallgemeinerung

üff@i#i . - 2 - ;

der klassischen binären Zahlendarstellung sind, ist bereits bekannte Auf der Grundlage der Fibonacci-p-Codes sind binäre Fibonacci-Zahlensysteme entwickelt worden (Artikel von A. P. Stachow "Benutzung der natürlichen Redundanz der Fibonacci-Zahlensysteae zur Kontrolle von Rechenanlagen", Awtomatika i wytschislitelnaja technika, Nr. 6, 1975)·

Verallgemeinerte Fibonacci-Zahlen bzw, p-Zahlen von Fibonacci werden Zahlen ij (1) genannt, die bei einer vorgegebenen Ganzzahl von ρ > O durch folgende RekursionsbeZiehung vorgegeben werden:

0 bei 1 ^Oj '...' ^p (1) = 1 fcöi I=O₅ · " . (1)

if ρ (1-1) + y_p(l-p-.i) bei 1 > 0

Als Fibonacci-p-Code einer natürlichen Zahl.N wird ihre Darstellung in folgender Form bezeichnet:

n = 1

_{1 p} (2)

1 m 0

Hierin bedeuten:

η - Stellenzahl des Codes; ... Ψ(1) - Fibonacci-p-Zahl, vorgegeben durch (1); a, -» Binärziffer (0 oder 1) in 1-ter Stelle des p-Codes. Bei einer vorgegebenen Ganzzahl ρ > 0 bestehen (und zwar unität) für Jedö.'natürliche Zahl N ganze positive Zahlen i und r, so daß .

N = ^p .(p.+ i) + ρ (3)

. O ^ r <y_p(i) W

Die Fibonacci-p-Codes stimmen bei ρ = 0 mit dem klassischen binären Code und bei ρ = oo - mit dem "unitären" Code überein*

Die theoretisch-zahlenmäßigen Eigenschaften der Fibonacci p-Zahlezi sind in des oben erwähnten Artikel von L₉ P» ötachow beschrieben« Die grundlegende Besonderheit das Fibonacci»»p-Codes (2) bei ρ > 0 im Vergleich mit den klassischen binären Code (p ss 0).ist die "Redundanz" des Fibonacci~p~Codes₉ die darin besteht _t daß jeder natürlichen Zahl N mehrere Fibonacci«- p*»Codes entsprechea» So kann bei ρ s 1 die Zahl 20 durch folgeadß Fiboziacci«-p=»Godes dargestellt werden? .

21 13 B 5 5 2 1 1

Fibonacci«=

1-Code 0 LOLO L

0 LOLOO

0 LOOLL

0 OL L L L

Verschiedene Fibonacci-p-Codes für ein und dieselbe na-

J; l

türliche Zahl N können durch Faltung und Abwicklung der Binärsteilen erhalten werden« ^:;; "'W.

Als Faltung mit der 1-ten Nullstelle (a·^ = 0) und der ^l -1)-ten und (1 - p- 1)-ten Einerstellen C^an_-i = ^&j.-o^~^^ in dem Fibonacci^p-Code einer natürlichen Zahl N wird die

Substitution der Weite der 1-tern, (1-1)-ten und (l-p-1)~ten Stellen durch ihre Negationen bezeichnet, d_eh_e ^an-1 ·'" ^al+1 °.. ^{1 a}l-2 * · · · ^al-p ^{1 a}l-p-2' · · ^ao ⁼

Li

¹ ° ^al-2····· ^al-p ° ^al-p-2 ···· ^ao» worin das Zeichen f f ! die Faltungsoperation kennzeichnet©

Als Abwicklung mit der-1-ten X-Stelle (a-^ = 1) und der (l-p)-ten bis ^.l-2p_..)-ten Nullstellen in dem Fibonacci-p-Code einer natürlichen Zahl N wird die Substitution der Werte der l~ten und der (l~p)-ten bis (l-2p)-ten Stellen durch ihre Negationen genannt, d.h.

. ^an-1 ·'· ^al+1 ^{1 a}l-1 '·· ^al-p-f1 ° ° ^β&=

¹ ···* ^{1 a}l-2p-1"^#ao worin das Zeichen L T ι die Abv/icklungsoperation

kennzeichnet« . . j

Die Faltungsoperation und/oder die Abwicklungsoperation

mit binären Stellen in dem Fibonacci^p~Gode. einer natürlichen Zahl N führt zu einer neuen Codekombination, die ein anderer Fibonacci-p-Code der gleichen Zahl N ist, was aus der Definition des Fibonacci-p-Codes hervorgeht* Es ist auch bekannt, daß sich unter den verschiedenen Formen des Fibonaccip-Codes ein und derselben natürlichen Zahl. N eine einzige Form vom Typ (2), die eine minimale Zahl von Gliedern mit Eins-Eoeffizienten enthält, auszeichnet* :

Als minimale Form .."des Fibonacci-p-Codes einer natür-

lichen Zahl wird ein Fibonacci-p-Code bezeichnet, der sich durch reihenfolgliche Entwicklung der Zahl N und aller hierbei entstehenden Reste nach den Formeln (3)» (4-) ergibt, bis der letzte Rest gleich Null ist_e

Bruchzahlen D können auch in Fibonacci-p-Codes dargestellt werden. Für eine n-stellige Codierung von Bruchzahlen. in Fibonacci-p-Codes soll der vVert der l~ten Stelle in dem n-stelligen i'ibonacci-p-Code eines echten Bruches nach folgender Eekursionsformel errechnet werden.

0 beil<0;

bei 1 = 0; q_p (1-1) + q_p(l-p-1) bei 1 > O

worin 1.^ η ist.

Bei einer vorgegebenen Ganzzahl ρ ^- 0 kann jeder echte Bruch D einzigartig v/ie folgt dargestellt werden;

D = q_p (p+i) + d (6)

worin 0 ^ d < q_p(i) ist · (?)

Als Fibonacci-p-Codes eines echten ^ruches D bezeichnet man seine Darstellung in Form einer folgenden Summe:

¹ _x q_p (I)' (8)

Hierin ist η die Stellenzahl des Codes; q wird durch (5) vorgegeben; ^i;

a^ ist eine Binärzahl (O oder 1) in der 1-ten Stelle des Codes

Es sei bemerkt, da£ für jeden echten Bruch D die Beziehung (6) bis auf q_(0) genau erfüllt wird.

Jr-

Als minimale Form des Fibonaccir-p-Codes eines echten Bruches bezeichnet man einen Fibonacci-p-Code vom Typ (6), der sich durch reihenfolgliche Entwicklung des echten Bruches D und aller hierbei entstehenden Reste d^. nach der Formel (6) und (7) ergibt, bis der letzte Rest kleiner als <1_Ό(0) wird«

Die minimalen Formen der Fibonacci-p-Codes von echten Brüchen weisen alle Eigenschaften der minimalen Formen der .Fibonacci-p-Codes von natürlichen Zahlen auf. ^; Die Codierung von negativen Zahlen im Fibonacci-p-Code erfolgt mit Hilfe von Begriffen des inversen und komplimentä— ren Fibonacci-p-Codes_β Der inverse und der komplimentäre Fibonacci-p-Code der natürlichen Zahlen (IT und JL) und der Bruchsahlen (Ί) und TL) stehen zum direkten Fibonacci-p-Code dieser Zahlen (N und D) in folgenden Beziehungen:

a) N + 1 = ^p^ⁿ> - ¹ «

•b) N + IT₁ = y_p(n) {· . (9)

. c) N + 1 = N₁ ;

; d) D + .13 = 1 -

rf) D +."B₁ » 1;

^f) ^D + 1 -β D₁y_p(n)

Zur Gev;innung eines inversen Fibonacci-p-Codes der Zahl bfcw. 15) aus ihren direkten Fibonacci-p-Code (N bzw. D)

131 - 7-

gibt es eine einfache Hegels es genügt lediglich, in den Fibonacci-p-Codes die binären Koeffizienten a-^ durch ihre Negationen zu ersetzen.

Mit Zahlen in Fibcnacci-p-Codes, dargestellt in minimaler ,Form werden sämtliche mathematische Grundoperationen , ausgeführt; Addition von Zahlen, Multiplikation von Ganz- und Bruchzahlen, Division derselben. Es ist auch möglichy die Umsetzung des k-Positionscodes in einen Fibonacci-p-Code, die Umsetzung des Fibonacci^p-Codes in einen inversen Code, den Vergleich von Zahlen, das Zählen und Subtrahieren von Eisen zu realisieren.

Zweck der Erfindung

j Zweck der Erfindung ist die Erhöhung der Sicherheit der Informationsverarbeitung mit gleichzeitiger Funktionskontrolle der verschiedenen Baugruppen und Einheiten der digitalen Informationsverarbeitungseinrichtung, die die Umsetzung der Information in Fibonacci-p-Codes realisiert, Darlegung des Erfindungswesens

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform und eine digitale Informationsverarbeitungseinrichtung auf der Grundlage der erwähnten Einrichtung zu schaffen, die es gestattet, Operationen mit in Fib.^näcci-p«Codes dargestellten Zahlen auszuführen.

Die'gestellte Aufgabe wird dadurch realisiert, daß die Einrichtung zur Reduzierung von Eibonacci-p-Codes auf die

Mißimalform gemäß der Erfindung η Funktionszellen enthält, jede von welchen zumindest zwei Faltungsinformationseingänge, zwei Faltungssetzeingänge, einen FaI tungs Steuer eingang, einen Inforraationseingang, einen Informationsausgang und einen Faltungsausgang "besitzt, wobei der Faltungsausgang der 1-ten Fwiktionszelle mit einem der Faltungssetzeingänge der (1-1)-ten Funktionszelle und mit einem der Faltungssetzeingänge der (l-p-»1)-ten Funktionszellej der eine Faltungsinf ormationseingang der 1-ten Funkt ions ze He mit dem Informationsausgang der (l-i)-ten Funktionszelle und der andere Faltungsinforraations— eingang der l~ten Funktionszelle - mit dem Informationsausgang der [l-p-O-ten. Funktionszelle und mit einem der Faltungi informationseingänge der (l-1)-ten Funktionszelle verbunden ßindj während die Faltungssteuereingänge sämtlicher Funktionssellen an einen gemeinsamen Punkt, der als Faltungssteuereingang der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform gilt, angeschlossen sind, und die Gesamt» heiten "n" der Informationseingänge und der Informationsaus— gänge aller Funktionszellen jeweils einen mehrstelligen Inforiaationseingang und einen mehrstelligen Informationsausgang der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform bilden, wobei ρ = 1, 2, J ,.,, η uie Stellenzähl des Fibonacci-p-Codes und 1 = 1_S 2,.. η ist«

Es ist auch zweckmäßig, daß bei der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform jede Funktionszelle ein Flipflop, eine Schalteinheit, die zumin-

desf vier Eingänge und zwei Ausgänge hat, und eine Faltungs— einheit, die zumindest vier Eingänge und einen..:.. Aus gang hat und ein Signal formiert, das über die Schalteinheit auf die Flipflops der 1-ten, (l~1)-ten und (l-p-i)-ten Funktionsζeilen einwirkt und die Flipflops dieser Funktionszellen in den in-» Versen Zustand kippt, enthält, wobei der Null_ausgang des Flipflops mit einem der Eingänge der Faltungseinheit in Verbindung steht, während der andere Ausgang der Faltungseinheit mit einem der Eingänge der Schalteinheit verbunden ist, und daß einer der .ausgangs der Schalteinheit mit dem Setzeingang des .Flipflops und"der andere Ausgang der Schalteinheit mit dem Bücksetzeingang des Flipflops verbunden sind»

Zweckmäßig ist es aucb₉ daß bei der Einrichtlang jede !«•to Funktionsseile auch einen zusätzlichen Iafonsationsaus— gas-Sj einen Faltimgsverbotsausgangj einen Abwickluags ausgang^ (p-1) FaltUÄgsverbotseisgänge, einen Abwicklungssteuer eingang·., (p+2) Abwicklunssinforsaationseingäiigeg (p^-1) Abwickluagssetz» eingänge hat_$ wobei-der Faltungsverbotsausgang der 1-ten Funktionszelle iait des i-ten Faltungsverbotseingang der (l-i-i)~ ten Funktionszelle, der Abwicklungsausgang der 1-tea Funktionszelle - mit dem 3-ten Abwicklungssetzeingang der (Ι-ρ-ό+ 1)=-ten Funktionszelle in Verbindung stehen, die Abwicklungs— steuereingänge sämtlicher Funktionszellen in einem gemeinsamer' Punkt vereinigt sind und den Abwicklungssteuereingang der Ein-' richtung zur Eeduzierung von Fibonacci-p-Codes auf die Minimal form bilden, der (p+2)-te Abwicklungsinformationseingang der

1-ten Funktionszelle mit dem Zusatzinformationsausgang der (1+1)-ten Funktionszelle und der s-te Abwicklungsinf ormationseingang der 1-ten Funktionszelle - mit dem .Zusatzinfor— mationsausgang der (l-p-s+2)-ten Funktionszelle verbunden sind, wobei i = 1, 2... p+1j 3 = 1, 2._β. p+1, ö =. 1, 3···Ρ+2 ist. .

Es ist recht zweckmäßig, daß bei der Einrichtung jede 1-te Funktionszelle eine Abwicklungseinheit enthält, die zumindest (p+4) Eingänge und einen Ausgang hat und ein Signal formiert, das über Schalteinheiten auf das Flipflop der 1-ten Funktionszelle und auf die Flipflops der Funktionsze11en von der (l-p)-ten bis zur (l-2p)-ten einschließlich einwirkt und diese in den inversen Zustand umkippt, und daß die Faltungs— einheit auch (p-1) Faltungsverbotseingänge und einen Faltungs Verbotsausgang aufweist, während die Schalteinheit (p+2) Zusatzeingänge hat, wobei einer der* Eingänge der Abwicklungseinheit mit dem L-Ausgang des Flipflops und der Ausgang der Abwicklungseinheit mit einem der Zusatzeingänge der Schalt— einheit verbunden sind_e

Es ist zulässig, daß "hei der Einrichtung jede 1-te Funlctionszelle auch (p-2) Abwicklungsverbotseingänge und einen Abwicklungsverbotsausgang besitzt, während der Abwicklungs— Verbotsausgang der 1-ten Funktionszelle an den k-ten Abwicklungsverbotseingang der (l-k-i)-ten FunktionszeXle angeschlossen ist, wobei k = 1, 2... (p~1) ist» Es ist bequem, daß bei der Einrichtung die Faltungsein—

als logische UlJD-Schaltung ausgeführt ist.

Es ist vorteilhaft, daß die Faltungseinheit auch einen Negator enthält ₉ während die logische UND-Schaltung (p-1) Zusatzeingänge hat und daß der Negatorausgang als Faltungsverbotsausgang der Faltungseinheit dient, während der Negatoreingang mit dem Ausgang der logischen UND-Schaltung in Verbindung steht,

- Es ist ratsam, daß bei der Einrichtung die Schalteinheit zwei logische ODER-Schaltungen mit je zwei Eingängen enthält, wobei der Ausgang der einen logischen ODER-Schaltung mic dem. Rücksetzeingang des" Flipflops·, der Ausgang der anderen logischen ODER-Schaltung mit dem Setzeingang des Flipflops und einer ihrer Eingänge - mit dem Ausgang der Faltungseinheit in Verbindung stehen.

Recht ratsam ist es, daß bei der Einrichtung die logische ODER-Schaltung der Schalteinheit, die an den Rücksetzeingang des Flipflops angeschlossen ist, einen Zusatzeingang, der mit dem Ausgang der Abwicklungs einheit in Verbindung stehtj enthält, während die andere logische ODER-Schaltung (p-f-1) Zusatzeingänge hat, ,

Es ist zulässig, daß die Abwicklungseinheit als logische UND-Schaltung mit zumindest (p+4-) Eingängen ausgeführt ist_c

Es ist bequem, daß bei der Einrichtung die Abwicklungseinheit auch einen an den Ausgang der ODER-Schaltung angeschlossenen Negator enthält, während die logische UND-Schaltung (ρ-ί-2) Zusatzeingänge hat, wobei der Ausgang des Negators

. Z U O 3 « . - 12 - -

. 9 ,

als Äbwicklungsverbotsausgang der Funktionszelle wirkt·

Es ist auch zulässig, daß die Einrichtung eine Einheit zur Ermittlung der Minimalität der Zahlendarstellungsform im. Fibonacci-p-Code hat_$ die zur Formierung eines Minimalitäts~ signals für die Zahl im Fibonacci-p-Code dient und zumindest eine logische ODER-Schaltung mit η .eingängen und η Eintypzel«·' len enthält, 3 ede von welchen als logische UND-Schaltung und logische ODER-Schaltung ausgeführt ist, wobei der Informationsausgang der 1-ten Funktionszelie an einen der Eingänge der logischen UND-Schaltung der 1-ten Zelle der Minimalitäts— ermittlungseinheit gelegt ist, während der andere Eingang der erwähnten logischen UND-Schaltung an den Ausgang der logischem ODER-Schaltung der 1-ten Zelle der Minimalitätsermittlungseinheit mit ρ Eingängen angeschlossen ist, wobei diese Eingänge, mit den Informationseingängen der Funktionszellen von der (1-1)-ten bis zur (l-p)-ten einschließlich in Verbindung stehen, der Ausgang der UND-Schaltung jeder 1-ten Zelle der Minimalitätsermittlungseinheit an den 1-ten Eingang der logischen ODER-Schaltung der Minimalitätsermittlungseinheit, deren Ausgang als Minimalitätssignalausgang der Reduzierungseinrichtung gilt, gelegt ist»

. Es ist auch zweckmäßig, daß bei der Einrichtung die 1-te FunktionszeHe einen Invertierungseingang hat, wobei die Invertierungseingänge der Fun\kt ions zellen von. der ersten bis zur (n-p)-ten in einem gemeinsamen Punkt, der als Invertierung se ingang de?Einrichtung zur Reduzierung von Fibonacci-p—

Codes auf die Minimalforra. gilt, vereinigt sind*

Es ist recht zweckmäßig, daß bei der digitalen Informationsverarbeit ungseinrichtungj die eine Bedieneinheit_} eine Steuereinheit mit zumindest zwei Gruppen von Ausgängen, eine Ein- und Ausgabeeinheit mit zumindest zwei Informationseingangenj zwei · Informationsausgängen und eine Gruppe von Steuereingängen, wobei einer der Informationseingänge der Ein- und Ausgangseinheit mit dem Informationsausgang der Recheneinheitj einer der Inf ormationsausgänge der Ein- und Ausgabeeinheit mit dem Informationseingang der Recheneinheit, eine Gruppe von Ausgängen der Steuereinheit - mit einer Gruppe von Steuereingängen der Recheneinheit verbunden sind, während die andere Gruppe von Ausgängen der Steuereinheit mit der Gruppe von St euer eingang en der Ein- und Ausgabeeinheit verbunden ist, enthält, erfindungsgemäß eine Minimisierungseinheit für Fibonacci-p~Codes vorgesehen ist, die'eine Gruppe von Informations eingängen, eine Gruppe von Informatiünsausgängen, eine Gruppe von St euer eingängen hat und zumindest zwei Einrichtungen zur Reduzierung von Fibonacci-p-Codes auf die Minimalform ein-r schließt, während die Recheneinheit Und die Ein- und Ausgabeeinheit die Realisierung von Funktionen in Fibonacci-p-Codes ermöglichen, und daß die Recheneinheit noch eine Gruppe von zusätzlichen Informationseingängen und eine Gruppe von zusätzlichen Informationsausgängen hat, die Steuereinheit eine zusätzliche Gruppe von Ausgängen umfaßt, wobei die Gruppe von zusätzlichen Informationsausgängen der Recheneinheit mit der ·

Gruppe von Informationseingängen der Minimisierungseinheit für Fibonacci-p-Codss, die Gruppe von Informationsausgängen der Minimisierungseinheit für Fibonacci-p-Codes - mit der Gruppe von zusätzlichen Informationseingängen der Recheneinheit, die -Gruppe von Steuereingängen der Minimisierungs- . einheit für Fibonacci-p-Codes - mit der zusätzlichen Gruppe von Ausgängen der Steuereinheit verbunden sind«

Es ist zulässig, daß bei_der digitalen Informationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit eine Gruppe von zusätzlichen Informationseingängen und eine Gruppe von zu sätzlichen Informationsausgängen hat, während die Minimisierungs einheit für Fibonacci-p-Code eine zusätzliche Gruppe von mehrstelligen Informationseingängen und eine zusätzliche Gruppe von mehrstelligen Informationsausgängen umfaßt, wobei die Gruppe von zusätzlichen Iaforsationsausgängen der Einrad Ausgabeeinheit mit der zusätzlichen Gruppe von Inlornia— tionseingängen der Hinimisierungseinheit für Fibonacci-p-Co«. des und die Gruppe von zusätzlichen Infο naa ti ons eingängen, der Ein»» und Ausgabeeinheit - mit der zusätzlichen Gruppe von Informatio&sausgängea. der Minimisier.ungseinheit für Fibonaccip-Codes ia Verbindung stehen·

Es ist bequem, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit eine Gruppe von Steuer« ausgängen hat, die mit einer Gruppe von Eingängen der Steuer« einheit in Terbindung steht·

Es ist auch bequem, daß bei der digitalen Informationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit eine

Gruppe von Steuerausgängen hat, die mit der anderen Gruppe von Eingängen der Steuereinheit verbunden ist«,

Es ist wirtschaftuch, daß bei der digitalen Informationsverarbeitungseinrichtung die Minimisierungseinheit für Fibonacci-p-Cbdes eine Gruppe von Steuereingängen hat, die mit der zusätzlichen Gruppe von Eingängen der Steuereinheit in Verbindung steht«

Es ist zweckmäßig," daß bei der digitalen Informations- Verarbeitungseinrichtung die Recheneinheit ein Dividendregister, ein Divisorregister, ein Quotientenregister, ein Zusatzregister, eine Multiplikationseinheit für Fibonacci-p-Zahlen und einen Summator für Fibonacci-p-Codes enthält, wobei der Informationseingang des Divisorregisters mit dem Informationseingang des Dividendregisters, der Informationsausgang des Divisorregisters - mit dem Informationseingang der Multiplikationseinheit für Fibonacci-p-Zahlen, der Informationsausgang der Summator für Fibonacci-p-Codes - mit dem Informationseingang des Zusatzregisters, dessen Informationsausgang an den zweiten Informationseingang des Dividendregisters gelegt wird, in Verbindung stehen, und daß der Informationsausgang des Dividendregisters mit dem Eingang für den zweiten Summanden des Summators für Fibonacci-p-Codes, der Ausgang der höherwertigen Stelle des Summators für Fibonacci-p-Codes · mit dem Informationseingang des Quotientenregisters, der Steuereingang des Divisorregisters - mit den Steuereingängen des Dividendregisters, des Quotientenregisters und des Zusatzregisters verbunden sind»

Es ist recht zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit vier Minimalitafcserniittlungseinheiten besitzt, während die Multiplikationseinheit für Fibonacci-p-Zahlen und der Suiuinator für Fibonaccip«Codes Kontrollausgänge haben, wobei die Informationsausgänge des Diyidendregisters, des Divisorregisters, des C$10» fcientenregisters und des Zusatzregisters mit den Eingängen de£ entsprechenden Minimalitätsermittlungseinheit verbunden sind»

Es ist recht bequem, daß bei der digitalen Informationsyerarbeitungseinrichtung die Recheneinheit Divisorregister, ein Qμotientenregister, eine Multiplikationseinheit für Fibonacci-p-Zahlen mit einem zusätzlichen Informationsausgang, einen Sununator für Fibonacci-p-Codes und eine Codevergleichsschaltung enthält, wobei der Informationseingang des Divisorregisters mit dem Eingang des zweiten Summanden des Summators für Fibonacci-p-Codes, der zusätzliche Informationsausgang der Multiplikationseinheit für Fibonacci-p-Zahlen mit dem ersten Eingang der Codevergleichsschaltung, der zweite Eingang der Codevergleichsschaltung - mit dem Informationsausgang des Summators für Fibonacci-p-Codes, der Informationsausgang der Codevergleichsschaltung mit dem Informationseingang des Quo— tientenregistersj der Informationsausgang des Divisorregisters

— mit dem Informationseingang der Multiplikationseinheit für Fibonacci-p-Zahlen und der Sfceuereingahg des Divisorregisters

— mit dem Steuereingang des Quotientenregisters in Verbindung stehen«

Große Vorteile bietet die Ausführung der digitalen Infomationsverarbeitungseiiirj-Ghtung mit einer Recheneinheit die ζγ/ei Minimalitätsermittlungseinheiten umfaßt, wobei die Multiplikationseinheit für Fibonacci-p-Zahlen und der Summator für Fibonacci-p-Codes Kontrollausgänge haben, während die Informationsausgänge des Divisorr^gisters und des (^uotientenregisters mit den Eingängen der entsprechenden Minimalitätsermitt« lungs einheit in Verbindung stehen,»

Günstig ist es auch, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit ein Multiplikation^ register und einen Summator für Fibinacci-p-Codes enthält, wobei der Informationseingang des Multiplikatorregisters mit dem Informationseingang der Multiplikationseinheit für Fibonacci-p-Zahlenj der Informationsausgang der Multiplikationseinheit für Fibonacci-p-Zahlen - mit dem Summandeneingang des Summators für Fibonacci-p-Codes und der erste Steuereingang der-Multiplikationseinheit für Fibonacci-p-Codes - mit dem zur Terschiebung um eine Stelle dienenden Steuereingang des Multiplikatörregisters in Verbindung stehen.

Es ist sehr vorteilhaft, daß bei der digitalen Informationsverarbeitungseinrichtung die Reiheneinheit eine Minimali.» tätsermittlungseinheit enthält, deren Eingang an den Informationsausgang des Multiplikatorregisters gelegt ist, während die Multiplikationseinheit für Fibonacci-p-Zahlen und der Summator für Fibonacci-p-Codes Kontrollausgänge haben.

Es ist durchaus zulässig, daß bei der digitalen Informationsverarbeitungseinrichtung die Multiplikationseinheit für

£ U O i <& ^ö. - 18 -

Fibonacci-p-Zahlen (p+1) Register und einen Summator für Fibonacci-p~God.es enthältg wobei der erste Informationseingang· des ersten Registers in einem gemeinsamen Punkt mit den ersten Informationseingängen der Register vom zweiten bis zum (p)-ten der Informationsausgang des ersten Registers - mit dem Eingang für den ersten Summanden des Summators für Fibonaccip-Codes verbunden sind, und daß sämtliche Register eine Regieterkette bilden, bei der der Inforiaationsausgang des vorhef gehenden Registers mit dem zweiten Informationseingang des nachfolgenden Registers und der Informationsausgang des (p+1)-ten Registers - mit dem Eingang für den zweiten Summanden des Summators für Fibonacci-p-Codes verbunden sind, wobei der Informationsausgang des Summators für FibonaccI-p-Codes mit dem zweiten Informationseingang des ersten Registers verbunden ist und die Steuereingänge aller Register in einem gemeinsamen Punkt vereinigt sind«, ,

Durchaus erfüllbar ist es, daß bei der digitalen Informationsverarbeitungseinrichtung die Mulitplikationseinheit für Fibonacci-p-Zahlen (p+1) Minimalitätsermittlungseinheiten, eine logische ODER-Schaltung und einen Summator für Fibonaccip-Codes mit einem Kontrollausgang enthält, wobei der Eingang der 1-ten Minimalitätsermittlungseinheit mit den Ausgängen des 1-ten Registers und die Ausgänge sämtlicher Minimalitätsermittlungseinheiten und der Kontrollausgang des Summators für Fibonacci-p-Codes ._r mit den Eingängen der logischen .ODER-Schaltung in Verbindung stehen.

• Es ist durchaus realisierbar, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit ein Multipli« kandregister, ein · Multiplikatorregister und einen Summator für Fibonacci-p-Codes enthält, wobei der Informationsausgang des Multiplikandregisters mit dem Informationseingang des MuI-fciplikatorregisters, der Inforsationsausgang des Multiplikandregisters mit dem Summandeneingang des Summators für Fibonacci-p-Codes und der zur Verschiebung um eine Stelle dienende Steuereingang des Multiplikandregisters mit dem zur Verschiebung um eine Stelle dienenden Steuereingang der Multi-.plikatorregisters verbunden sind.

Es ist recht zweckmäßig^ daß bei der digitalen Informationsverarbeitungseinrichtung das Multiplikandregister und das Multiplikatorregister miteinander verbundene, zur Verschiebung um (p+1) Stellen dienende Steuereingänge haben«.

Es ist recht ratsam, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit zwe.i Mlniisalitätsermittlungseinheiten enthält, deren Eingänge an die Informa— tionsausgänge des Multiplikandregisters und des Multiplikator= registers gelegt sind«

Es ist zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit ein Multiplikandregißter, einen Sumaator. für_;Fibonacci-p-Codes, (p+1) Einheiten logischer UND-Schaltungen und eine Einheit logischer ODER-Schaltungen enthält, wobei der Inforiaationseingang des Sumraan registers mit dem Informationseingang des Multiplikatorregi~

' · f

sters, der zur 'Verschiebung um (p+1) Stellen dienende Steuereingang des Multiplikandregisters - mit dem zur Verschiebung um (p+1) Stellen dienenden Steuereingang der Multiplikatorregisters, der Ausgang der (n-i)-ten Stelle des Multiplikafcorregisters - mit den ersten Eingängen aller logischen UND-Schaltungen der i-ten Einheit logischer UND-Schaltung, der zweite Eingang der 1-ten logischen UND-Schaltung der k-ten Einheit logischer UND-Schaltungen - mit dem Ausgang der (l-t-k)-ten Stelle des Multiplikandregisters, die Ausgänge der 1-ten logischen UND-Schaltungen sämtlicher logischen UND-Schaltungen - mit den Eingängen der 1-ten logischen ODER-Schaltung der Einheit logischer ODER-Schaltungen und der Ausgang der Einheit logischer ODER-Schaltungen - mit dem Summan. » üeneingang des Summators für Fibonacci-p-Codes in Verbindung stehen, wobei i = 1, 2... (p+1) ist.

Es ist ratsam, daß bei der digitalen Informationsverarbei tungseinrichtung die Recheneinheit eine Kontrolleinheit und zv/ei Minimalitätsermitt.lungseinheiten^enthält, wobei der ßummator für Eibonacci-p-Codes einen Kontrollausgang ha.t, während die Ausgänge sämtlicher Einheiten logischer UND-Schaltungen mit den Eingängen der Kontrolleinheit und die Eingänge der Minimalitätsermittlungseinheiten - mit den Ausgängen der Multiplikandregister und des Multiplikatorregisters in Verbindung stehen« .

Es ist zulässig, daß bei der digitalen Informationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit einen Umsetzer des k-Positionscodes in einen Fibonacci-p-^Code, dessen Eingang und Ausgang als Informationseingang bzw..Informations-

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ausgang der Ein- und Ausgabeeinheit dienen, und einen Unisetsex* des Fibonacci-p-Cddes in einen k-Positionsccde, dessen Eingang und Ausgang als weitere Informationseingang und Informationsausgang der Ein- und Ausgabeeinheit dienen, enthält«» . .

Es ist recht wahrscheinlich, daß bei der digitalen In- -formationsverarbeitungseinrichtung der Umsetzer des k-Positionscodes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit zumindest einen k-Subbraktionsimpulszähler, eine Kullernd, tt lungs schaltung und einen Additionsimpulszähler im Fibonacci-p~Code enthält, wobei der Recheneingang des k-Subtrak— tionsimpulszählers mit dem Recheneingang des Additionsimpuls— Zählers im Fibonacci-p-Code und der Informationsausgang des k-Subtraktionszählers - mit dem Eingang der Nullermittlungsschaltung in Verbindung stehen»

Es ist sehr. bequem_s daß bei"der digitalen Informationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit zumindest ein Register, eine Einheit logischer UND-Schaltungen, eine Einheit logischer ODER-Schaltungen und einen Summator für Fibonacci-p-Codes enthält, wobei der Informationsausgang der¹ i-ten Stelle des Registers mit dem ersten Eingang der i-ten logischen UND-Schaltung der Einheit logischer UND-Schaltungen verbunden ist, während der Ausgang der i-ten logischen UND-Schaltung der Einheit logischer UND-Schaltungen - mit einem der Eingänge derjeniger ODER-Schaltungen der Einheit logischer¹ ODER-Schaltungen, deren Nummern mit den Nummern der Stellen«

die jeweils einer Eins in der Darstellung der Zahl c< ^k¹ im minisalsü Fibonaexi-p-Code.ihaben, übereinstimmen (dabei ist k - die Basis des Zahlensystems, cX^ - der Wert der i-ten Stelle des im Register befindlichen Codes), und das der Aus— gang der Einheit logischer UND-Schaltungen mit dea Summandeneingang des Summators für Fibonacci-p-Codes in Verbindung stehen« . . "

Sehr ratsam ist es, daß bei der digitalen Informations— Verarbeitungseinrichtung der zur Ein- und Ausgabeeinheit gehörende Umsetzer des Fibonacci-p-Codes in einen k-Positions— code einen k-Additionsimpulszähler im Fibonacci-p-Code und eine Nul'lermittlungsschaltung enthält, wobei der Recheneingang des Subtraktionsimpulszählers im Fibonacci-p-Code mit dem Recheneingang des k-Additionsimpulszähler und der Infor— 'mationsausgang des SubtraktionsimpulsZählers im Fibonacci-p— Code mit dem Eingang der ^ullermittlungsschaltung in Ver-

bindung stehen* ' ' j

Es ist erfüllbar, daß bei der digitalen Informationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit eine^n k-Re-

i versierimpulszählerj einen Reversierimpulszähler im Fibonacci

«p-Code und zwei Nullermittlungsschaltungen enthält, wobei ; der Informationsausgang des k-Reversierimpulszählers mit dem Eingang der ersten Nullerinittlungsschaltung, der Informations« ausgang des Reversierimpulsaählers im Fibonacci-p-Code - mit r'em Eingang der zweiten Nullermittlungsschaltung, der Rechen— eingang des k-Reversierimpulszählers =» mit dem Recheneingang; .

«Ik * .

des Reversierimpulszählers im Fibonacci-p-Code, der Subt?raktinnsoingang des k-Reversierimpulszählers - mit dem Add it ions * -eingang des Reversierimpulszählers im Fibonacci-p-Code und der Additionseingang des k-Reversierimpulszählers τ mit dem. Sub~ traktionseingang des Reversierimpulszählers im Fibonacci-p-Code verbunden sind.

Es ist logisch, daß bei der digitalen Informationsverarbeitungseinrichtung der Summator für Fibonacci-p-Codes einen HvSteiligen Halbaddierer, ein Register des ersten Summanden und ein Register des zweiten Summanden enthält, wobei der ßteuereingang des Registers des ersten Summanden mit dem Steuereingang des Registers des zweiten Summanden, der Infovmationsausgang des Registers des ersteh Summanden - mit einem der Eingänge des Halbaddierers_s der Informationsausgang des Registers des zweiten Summanden - mit dem anderen Eingang des Halbaddierers verbunden sind.

Es ist recht logisch, daß bei der digitalen Informationsverarbeitungseinrichtung der Summator für Fibonacci-p-Codes eines Nullermittlungsschaltung enthält, deren Eingang mit dem Informationsausgang des Registers des zweiten Summanden verbunden ist« " .

Es ist zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung der Summator für Fibonacci-p-Codes eine Kontrolleinheit für den Halbaddierer enthält, wobei der Sum— meneingang der Kontrolleinheit des Halbaddierers mit dem Summenausgang des Halbaddierers in Verbindung steht, während der

Übertrageingang der Kontrolleinheit ;des Halbaddierers mit dem Übertrag^usgang des Halbäddierers verbunden ist,,

Darüber hinaus ist es recht zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung der n-stellige Halbaddierer η Eintypenzellen enthält, jede von welchen eine logische UND-Schaltung und eine logische ODER-Schaltung aufweist, wobei der erste Eingang der logischen UND-Schaltung der i-ten Zelle des Halbaddierers mit dem ersten Eingang der· logischen ODER-Schaltung, der andere Eingang der logischen UND-Schaltung der i-ten Zelle des Halbaddierers mit dem and@- ren Eingang der logischen ODER-Schaltung in Verbindung stehen

Es 'ist auch zulässig» daß bei der digitalen Informationsverarbeitungseinrichtung die Kontrolleinheit des Halbaddierer^ aus η Eintypenzellen ausgeführt ist, bei welchen der Ausgang 3eder Zelle an di© Eingänge der logischen ODER-Schaltung gelegt sind, wobei jede 1-te Zelle eine logische UND-Schaltung und eine andere logische ODER-Schaltung, deren Ausgang mit einem de"vEingänge der logischen UND-Schaltung in Verbindung ßtehtj enthält*

Es ist wichtig, daß bei der digitalen Informationsverarbeitungseinrichtung der Additionsimpulszähler im Fibonacci-p-Code ή Zählzellen enthält, von welchen jede einen Informa-"bionsausgang, einen Steuerausgang, einen Takteingang, einen Steuereingang und einen Informationseingang hat, wobei der Informationseingang der 1-tem. Zählzelle mit dem L-Information ausgang der (l-p)-ten Zählzelle, der Steuerausgang der 1-te.xi

2 eoi &v -25 -

Λ *. ,.'

Zähiselle - mit dem Steuereingang der (l-p)-ten Zählzelle und dem Takteingang der (l+i)-ten Zählzelle verbund en...sind, während die L-Informationsausgänge sämtlicher Zählzellen den Informationsausgang des Additionszählers bilden«.

Es ist recht ratsam, daß bei der digitalen Informationsverarbeitungseinrichtung die 1-te Zählzelle des Additionsimpulszählers im Fibonacci-p-Code ein Flipflop, eine logische Einheit und eine logische ODSE-Schaltung enthält, wobei der L-Ausgang des Flipflops mit einem der Eingänge der logischen Einheit, dessen Ausgang an einen der Eingänge der logischen ODER-Schaltung angelegt ist, in Verbindung steht, während der Ausgang der logischen ODER-Schaltung mit dem Rücksetzeingang des Flipflops verbunden ist.

Es ist ratsam, daß bei der digitalen Inforciationsverarbeitungseinrichtung der Additionsimpulszählers im Fibonaccip-Code η Zählzellen enthält, von welchen jede 1-te einen L-Informationsausgang, einen O-Informationsausgang, einen Steuer ausgang, einen Ta.kteingang, einen Inf oma ti ons eingang und zwei Steuereingänge enthält, wobei einer von diesen mit dem Steuerausgang der (l-p)-ten Zählzelle und der andere - mit dem Steuerausgang der (l-1)-^en Zählzelle, der O-Informationsausgang der 1-ten Zählzelle - mit dem Informationseingang der (l-p)-ten Zählzelle verbunden sind, während die L-Informations ausgänge sämtlicher Zählzellen den Informationsausgang des Additionszählers bilden und die Takteingänge sämtlicher Zählssellen an den Recheneingang des Additionszählers angeschlossen

sind· . ' .. ·' J

Es v/ird auch vorgeschlagen, daß bei der digitalen Informationsverarbeitungseinrichtung die 1-te Zählzelle des Addi~.'-tionszählers ein Flipflop und zwei logische UND-Schaltungen enthält, wobei der Ausgang einer von diesen Schaltungen an den Rücksetzeingang des Flipflop, der Ausgang der anderen logischen UND-Schaltung - an den Setzeingang des Flipflops und der L-Ausgang des Flipflops - an den anderen Eingang der gleichen, logischen UND-Schaltung gelegt sind. »

Es ist durchaus zulässig, daß bei der digitalen Informa— fcionsverarbeitungseinrichtung der AdditionsimpulsZählers im Fibonacci-p-Code η Zählzellen enthält, jede von welchen einen. L-Informationsausgang, einen O-Informationsausgang, einen Takt-

1 1-1

eingang, einen Informationseingang,

ι— P+1

1-2 + 1

O-Steuereingänge, L~Steuereingänge hat, wobei der i-te von diesen

mit dem L-Ausgang der 4l-i (p+1) - 1r -ten Zählzelle, der k-te O-Steuereingang der 1-ten Zählzelle mit den L-Inforinationsausgang der 1-k (p+1 X-ten Zählzelle, die Takteingänge sämtlicher Zählzellen mit dem ßecheneingang des Additionszählers, der O-Inforinationsausgang der 1-ten Zählzelle - mit dem. Informationseingang der (l-p)-ten Zählzelle verbunden sind,· · während die L-Informationsausgänge sämtlicher Zählzellen einen mehrstelligen Informationsausgang des Additionszählers bilden, ·

Es ist recht realisierbar, daß bei der digitalen Einrichtung i)ede Zählzelle, ein Flipflop und zwei logische UND-Schal—

Si -27-

tungen enthält, wobei einer der Eingänge einer dieser Schal-, tungen an den L-Ausgang des Flipflops¹und der Ausgang - an den Setzeingang des Flipflops gelegt sind, und daß der Ausgang der anderen logischen MD-Schaltung mit dem ßücksetzeingaiig des Flipflops verbunden ist*

Vorteilhaft ist, daß bei der digitalen Einrichtung der Subtraktionsimpulszähler in Fibonacci-p-Codes η Zählzellen, eine logische Einheit und einen O-Generator enthält, und daß die 1-te Zählzelle je einen 0-Ausgang und einen L-Ausgang, einen Steuerausgang, zwei Informationseingänge, zwei Steuereingänge und einen Takteingang-hat, wobei der Steuerausgang der > 1-ten Zählzelle mit dem 'l'akteingang der (1+1)-ten Zählzelle und mit einem der Steuereingänge der (l-p_v)-ten Zählzelle in Verbindung steht, der andere Steuereingang jeder Zählzelle an den Ausgang der logischen Einheit gelegt ist, bei welcher einer ihrer Eingänge mit dem-Takteingang der ersten Zelle und der andere Eingang - mit dem O-^nformationsausgang der ersten Zählzelle verbunden ist, während der L-Informationsausgang der l^ten Zählzelie mit einem der Informationseingänge der (1-p)-ten Zählzelle, einer der Informationseingänge der η-ten Zählzelle - mit dem Ausgang des O-Generator³ und der zweite Informant ionse ingang der 1-ten Zählzelle - mit dem O-Informationsausgang der (l-p)-ten Zählzelle verbunden sind und die L-jtnformationsausgänge sämtlicher Zählzellen den Informationsausgang des Subtraktionszählers bilden.

Es ist zulässig, daß bei der digitalen Einrichtung die

Zählzelle ein Flipflop, eine logische ITKD-Schaltung und eine logische ODER-Schaltung enthält, wobei einer der Eingänge der logischen UND-Schaltung an den O-Ausgang des Flipflops und ihr Ausgang - an einen der Eingänge der logischen ODER-Schaltung, deren Ausgang mit dem Se.tzeingang des Flipflops in Verbindung steht, gelegt sind.

Es ist durchaus zulässig, daß bei der digitalen Einrichtung der Reversierimpulszähler im Fibonacci-p-Code. .n Zählzel—

h len und eine ^Logische Einheit entält und die lt-te Zählzelle

zwei Informätionsausgänge, einen Steuerausgang, zwei Informa— tionseingänge, zwei Steuereingänge, einen Steueradditionsein— gang, einen Steuersübtraktionseingang, einen Takteingang hat, wobei der Steueradditionseingang jeder Zählzelle mit dem Adöitionsein^ang des Reversierimpulszählers, der Steuersubtrak— tionseingang jeder Zählzelle - mit dem Subtraktionseingang

des Reversierimpulszählers, der Steuerausgang der 1-ten Zähl—

zelle - mit dem Takt eingang der (ϊ+Ό-ten Zählzelle und eineis der Steuereingänge der (l-p)-ten Zählzelle, der andere Steuereingang jeder Zählzelle - mit dem Ausgang der logischen Einheit verbunden sind, während einer der Eingänge der erwähnten logischen Einheit mit dem Takteingang der ersten Zählzelle, der andere Eingang - mit einem der Inforciationsausgänge. der ersten Zählzelle und einer der Informationsausgänge der 1-ten Zählzelle - mit einem der Informationseingänge der (l-1)-ten

Zählzelle und dem übrig gebliebenen Informationseingang der (l+p)-ten Zählzelle in Verbindung stehen, wobei die übrigen ]

Informationsausgänge sämtlicher Zählzellen den Informationsausgang des Reversierzählers bilden und daß einer der Informationseingänge. der n-teiT Zählzelle an den Subtraktionseingang des Reversierzählers gelegt ist.

Es ist re.cht günstig, daß bei der digitalen Einrichtung die 1-te Zählzelle ein Flipflopj fünf logische UND-Schaltungen zwei logische ODER-Schaltungen und einen Negator enthält, wobei die Ausgänge der ersten zwei UND-Schaltungen jeweils an die Setz- und Rücksetzeingänge des Flipflops angeschlossen sind

3© ein Eingang dieser logischen UND-Schaltungen miteinander und mit dem Ausgang der ersten logischen ODER-Schaltung verbunden sind, während die anderen Eingänge eines Paars logische! UND-Schaltungen mit einem dar-.-Eingänge des zweiten Paars logischer UND-Schaltungen, die anderen Eingänge des zweiten Paars logischer UND-Schaltungen mit den L- und O-Eingängen des Flipflops und ihre "Ausgänge mit den Eingängen der letzten logischen ODER-Schaltung, deren Ausgang an einen der Eingänge der fünften logischen UND-Schaltung gelegt ist, verbunden sind, wobei einer der Eingänge der erwähnten UND-Schaltung an den Negator und der Ausgang dieser UND-Schaltung an einen der Eingänge der logischen ODLR-Schaltung angeschlossen sind.

Es ist sehr bequem, daß bei der digitalen Einrichtung die logische Einheit des Reversierimpulszählers für Fibonacci-p-Godes eine logische UND-Schaltung, einen Negator und ein Verzögerungselement enthält, wobei die Eingänge des Verzögerungselementes und des Negators an einen der Eingänge der logischen

Einheit gelegt sind, während ihre Ausgänge mit zwei Eingängen der.logischen UND-Schaltung verbunden sind«

Die erfindungsgemäße Einrichtung zur Reduzierung von Fiboiiacci-p-Godes auf die Minimalform ermöglicht die Umsetzung von Codekombinationen, die in beliebiger Form des Fibonaccip-Codes dargestellt sind, in einen Fibonacci-p-Code von minimaler Darstellungsform» Die Verwendung der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform in der digitalen Informationsverarbeitungaeinrichtung gestattet die Realisierung der oben erwähnten arithmetischen Operationen in Fibonacci-p-Codes, was ihrerseits das Problem der einheitliche: Codierung in den verschiedenen Baugruppen der digitalen Einrichtung löst, die Sicherheit der Informationsverarbeitung durch Ausschließen der Codierung - Decodierung der Informa-r tion und Erhalten der Strukturhogomonität der digitalen Einrichtung erhöht. Der letztere Umstand verbessert die Betriebskennwerte der digitalen Informationsverarbeitungseinrichtung hinsichtlich der Kontrolle und Diagnostik von Störungen«

Diese und die weiteren Vorteile der Erfindung sollen aus der nachstehend folgenden Beschreibung ihrer Ausführungsbeispiele und den beiliegenden Zeichnungen verständlich werden» Es zeigenj

Fig. 1 das Blockschema einer Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform, ~g emäß der Erfindung j :

Fig# 2 eine Variante des Strukturschemas einer Funktions-

zelle gemäß der/Erfindung ;

Fig«, 3> eine weitere Variante des Strukturschemas einer .Einrichtung gemäß der -Erfindung, bei welcher Jede Funktionszelle Äbwicklungseingänge und einen Faltungsverbotseingang hat i '

Fig«, 4- eine weitere AusführungsVariante des Strukturschemas einer Funktionszelle mit einer Abwicklungseinheit, gemäß der Erfindung; .

Fig, 5 noch eine Ausführungsvariante des Strukturschemas einer Funktionsζeile, die einen Abwicklungsverbotseingang hatj • gemäß der Erfindung» ·

Fig. 6 das Blockschema einer Einrichtung, gemäß der Erfindung, die eine Einheit zur Ermittlung der Minimalitat der Zahlendarstellung in Fibonacci-p-Codes enthält;

Fig. 7 eine Ausführungsvariante des Blockschemas einer ^nformationsverarbeitungseinrichtung gemäß der Erfindung, die eine Minimalisierungseinheit enthält;

Fig. 8 eine der?Ausführungsvariante des Strukturschemas einer Recheneinheit und einer Ein- und Ausgabeeinheit, gemäß cbr Erfindung;

Fig. 9 eine weitere AusführungsVariante des Struktur-Schemas einer Recheneinheit zur Ausführung der Multiplikation und einer Ein- und Ausgabeeinheit, .die Reversierimpulszähler ' enthält, gemäß der Erfindung;

Fig. 10 eine AusführungsVariante des Strukturschemas ei^ nes Umsetzers des k—Positionscodes in einen Fibonacci-p-Code

2 OQi

der Ein- und Ausgabeeinheit, gemäß do?.·-Erfindung;

Fig„ 11 eine weitere Ausführungsvariante der Recheneinheit» bei der das MuItiplikandregister und das Multiplikatorregister zur Verschiebung am (p+1) Stellen dienende Eingänge haben, gemäß der Erfindung;

Fig. 12 eine Ausführungsvariante des Strukturschemas einer Recheneinheit _s die gemäß dexprfindung zwei Minimalitätsermittlungseinheiten enthält; ,

i'ig· 13 noch eine AusführungsVariante der Schaltung einer Recheneinheit mit Einheiten zur Ermittlung der Minimalität der Zahlendarstellung im Fibonacci-p-Code;

Fig*, 14 eine weitere Ausführungsvariante einer Recheneinheit mit einer Multiplikationseinheit;

Fig, 15 eine Ausführungsvariante der Schaltungen einer Recheneinheit zur Realisierung der Division und einer Minimisierungseinheit;

Fig, 16 eine weitere Ausführungsvariante einer Recheneinheit zur Realisierung der Division, gemäß der. Erfindung;

Fig. 17 das Strukturschema einer Redheneinheit mit einer Codevergleichsschaltung, gemäß der Erfindung;

Fig, 18 eine Ausführungsvariante der Schaltung einer Multiplikationseinheit für Fibonacci-p-Zahlen, gemäß der Erfindung ι

Fig. 19 eine weitere Ausführungsvariante.der Schaltung einer Multiplikationseinheit mit Minimalitätsermittlungseinheiten und einer ODER-Schaltung, gemäß der Erfindung;

Fig. 20 eine AusführungsVariante eines Akkumulators für Fibonacci-p-Codes mit einer Nullermittlungsschaltung, gemäß der Erfindung;

Fig_e 21 eine AusführungsVariante eines Halbaddierers, ge^ maß der Erfindung; '

Fig. 22 eine AusführungsVariante des Strukturschemas einer Kontrolleinheit, gemäß de χ-Erfindung; _

Fig. 23 eine Ausführungsvariante eines Additionsimpulszählers in Fibonacci-p-Codes, gemäß der Erfindung 5 Fig. 24- eine weitere Ausführungsvariante der Schaltung ·

*r

eines Additionsimpulszählers in Fibonacci-p-Codes für den Serienbetrieb, gemäß der.Erfindung j

Fig. 25 noch eine Ausführungsvariante der Schaltung eines Additionsimpulszählers, gemäß der Erfindung;

Fig. 26 eine AusführungsVariante der Schaltung eines Subtraktionsimpulszählers in Fibonacci-p-Codes, gemäß der Erfindung ; .

Fig. 27 eine Ausführungsvariante der Schaltung eines Reversierimpulszählers in Fibonacci-p-Codes, gemäß der Erfindung

In Fig. 1 ist eine Ausführungsvariante einer Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform gezeigt. Gegebenenfalls ist ρ = 1 und die in Fig, 1 gezeigte Einrichtung realisiert die Reduzierung von Fibonacci-p-Codes auf die Minimalfcrm, Me Einrichtung enthält η Eintypenfunktionszellen 2, wobei η = 5 ist und die Stellenzahl des Fibo«

nacci-p-Codes bedeutet. Jede Funktionszelie 2 hat Faltungsinformationseingänge 3 und 4, Faltungssetzeingänge 5 und 6, einen Faltungssteuereingang 7» einen Informationsausgang und einen Faltungsausgange Der Faltungsaus gang der 1-ten Funktion! zelle 2 (1 = 3) ist mit dem Faltungssetzeingang 5 der (1-1)-

"· ten Funktionszelle 2 und dem anderen Faltungssetzeingang 6 der (l-p-1)~ten Funktionszelle 2, der Faltungsinformationseingang 4 der l~ten Funktionszelle 2 - mit dem Informationsausgang der

(l-1)-ten Funktionszelle 2 und der andere Faltungsinformationsaus gang 3^l der 1-ten Funktionszelle 2 - mit dem Informationsausgang der (l-p-i)-ten Funktionszelle 2 verbunden« Die Informationsausgänge sämtlicher FunktionszeIlen 2 bilden einen gemeinsamen Informationsausgang der Einrichtung 1, der einen mehrstelligen Ausgang mit einer Stellenzahl η darstellt. Die Faltungsinformationseingänge 3 und 4 dienen zum Lesen der Information an den Informationsausgängen der 1-ten und (i-p-1)— ten Funktionszellen 2_e Die Faltungseingänge sämtlicher Funktionszellen 2 sind an eine gemeinsame Schiene gelegt, die als Faltungssteuereingang der Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform dient, auf welchen ein Steuersignal gegeben wird, wenn der in den Funktionszellen gespeicherte Fibonaccis-p-Code auf die IJinimalform reduziert werden soll«

Die Eisrichtung hat eines, Iaformationseingang 8 zum Einbringen der Information über die in dem Fibonacci-p-Code dargestellten Zahl. Die Informationsausgauge sämtlicher Funktion!

zellen 2 bilden einen Informationsausgang der Reduzierungseinrichtung 1, der einer* mehrstelligen Ausgang darstellt*

Fig» 2 zeigt eine Ausführungsform der 1-ten Funkticnszell·:; Z_% die ein Flipflop 9s> eine Schalteinheit 10 und eine als lo«» gische UND.·»· Schaltung ausgeführte Faltungseinheit 11 enthält» Der eine Eingang 12 der logischem UND-Schaltung ist an den 0-Ausgang des Flipflops 9 gelegt, während die FaItungsinformal tionsausgänge J> und 4 und der Steuereingang 7 der 1-ten Funkfcionszelle 2 die übrigen Eingänge der UND-Schaltung bilden. Die 'Faltungseinheit 11 formiert ein Faltungssignal dann, wenn im Flipflop eine L steht _i wird an die Informations einhänge 3 und-4 ein L-^bignal angelegt, während an den Faltungssteuereingang der Einheit 11 ein Steuersignal von dem Faltungssteuereingang der Einrichtung 1 angelegt wird· Der Ausgang der Falturigseinheit 11 wirkt als Faltungsausgang der Funktionszelle 2. Die Schalteinheit 10 enthält eine erste logische ODER-Schaltung 13, die zum Anlegen eines Faltungssignals dient, das das Flipflop in O-Zustand bringt und an den Eingängen der logischen ODER-Schaltung 12 eintrifft, welche als Faltungssetzeingänge 5 und 6 der Faltungszelle 2 gelten, und eine weitere logische ODER-Schaltung 14 zum Einspeichern der Information in das Flipflop 9 der 1-ten Funktionszelle 2, die am Informationseingang 8, der als Eingang der logischen Schaltung 14 gilt, eintrifft« Der andere.' Eingang 15 der logischen Schaltung 14 dient zum Einspeichern der vom Ausgang der Faltungseinheit 11 der 1-ten Fünktidnszelle 2 eintreffenden Information in das Flipflop 9, ·

da der Eingang 15> der logischen ODER-Schaltung mit dem Ausgang der logischen UM3}-Schaltung, die' als Faltungseinheit; 11 dient, verbunden ist. Die Ausgänge der logischen ODER-Schaltungen 13 und 14 sind jev/eils an den Rücksetzeingang 16 und den Setzeingang 17 des Flipflops 9 angeschlossen« Der L-Ausgang' 18 des Flipflops 9 dient als Informationsausgang der Funktionszelie 2· . . .

ülge 3 zeigt eine weitere Ausführungsform der Eeduzierungs einrichtung 1 in Form von η Eintypfunktionszellen 2, bei der die 1-te Funktionzelle 2 Faltungsverbotseingänge 19» deren Zahl p-1 beträgt, enthält, wobei für die Ausführung gemäß tfig·-? ρ = 2 und η = r ist. Der Faltungsverbotsein_Qang 19 der (l-1)-ten FunktionszeHe 2 ist an den FaItungsverbotosausgang der (l+i)-ten Funktionszelle 2 angeschlossen, der zum Anlegen eines Faltungsverbotssignals an die (l+i)-te IPunktionszelle 2, das beim Auftreten eines Faltungssignals am .^aItungsausgang der (l-1)-ten Funktionszelle 2, der. mit den Setzeingängen 5 und 6 der entsprechenden Funktionszellen 2 ve? "bunden ist, entsteht. Jede Funktionszelle 2 hat auch einen Abwicklungssteuereingang 20. Die Steuereingänge 20 sämtlicher Funktionszellen 2 sind an eine gemeinsame Schiene, die als Abv/icklungssteuereingang der. Einrichtung 1 zur Reduzierung des Fibonacci-p-Codes auf die Minimalform dient, gelegt. Jede Funktionsζeile 2 hat Abwicklungsinformationseingänge 21, dereii Zahl p+2 beträgt, Abwicklungssetzeingänge 22, deren Zahl p+1 beträgt, und einen Abwicklungsausgang. Der erste von den In-

formationseingängen 21 der 1-ten Funktionsteile 2 ist an den Zusatzinformationsausgang der (l-pj)-ten Funktionszelle gelegt, von welchem auf den erwähnten Informationseingang 21 ein Signal gegeben wird, das davon zeugt, daß sich das Flipflop 9 (Fig, 2) dieser Funktionszelle 2 im Nullzustand befindet. Die anderen zwei Informationseingänge 21 (Fig, ^) eier 1-ten Funktionszelle 2 sind jeweils mit den Zusatzinformationsausgangen (l-p-1) der Funktionszel'le 2 und der (l-p-2)-ten Funktionszelle 2 verbunden, während der restliche Informationseingang 21 der 1-ten Funktionszelle 2 mit dem Zusatzinformationsausgang der (l+1)-ten Funktionszelle 2 in Verbindung steht. Der Abwicklungsausgang der 1-ten Funktionszelie 2 ist an einen der Abwicklungssetzeingänge 22 der Funktionszelle 2 von der .(l-p)-ten bis zur (l~p-2)-ben gelegt. Die Abwicklungssetzeingänge 22 dienen zum Setzen des Flipflops 9 (Fig. 2) der entsprechenden Funktionsteile,

Fig. 4- zeigt eine Ausführungsform einer Funktionsζeile 2 der Einrichtung gemäß Fig.. 5 , Die Funktionszelle 2 hat eine JLbwicklungseinheit 23, die in Form einer logischen UND-Schaltung mit p+4 Eingängen ausgeführt ist. Einer der Eingänge der logischen UND-Schaltung ist mit dem L-Aus gang 18 des Flipflops„9 verbunden, der andere Eingang dient als Abwicklungssteuereingang 20 der Funktionszelle 2, während die übrigen (p+2) Eingänge als Abw i c klungs inf orina ti ons eingang e 21 der Funktionszelle 2 dienen. Der Ausgang der logischen UND-Schaltung dient.als Ausgang der Abwicklungseinheit 2J, an dem ein

L-Signal dann anliegt, wenn solche Signale an allen Eingängen der Abv/icklungseinheit 23 anliegen. Die FaItungseinheit ist in· diesem Falle als logische UND-Schaltung 24 und als an den Aus-. gang der logischen UND-Schaltung 24 angeschlossener Negator 25 ausgeführt, und der Ausgang des Negators 25 gilt als Faltungsverbotsausgang der Funktionszelle 2, an dem ein Faltungsverbotssignal für die Faltungseinheiten .11 der Funktionszellen 2 von der (l-1)~ten bis zur (l-p)c-ten einschließlich formiert wird. Der Ausgang der Abwicklungseinheit ist an den Eingang 26 der logischen ODER-Schaltung 13 der Schalteinheit 10 gelegt und dient zum Anlegen eines L-Signals an den Kücksetzeingang 16' des Flipflops 9· Die Abwicklungssetzeingänge 22. der Funktionszelle 2 dienen als Eingänge der anderen logischen ODER-Schaltung 14,

Fig. 5 zeigt eine FunktionszeHe 2 der Einrichtung 1 zur Reduzierung des Fibonacci-p-Codes auf die Minimalform, wobei die 1-te Funktionszelle 2 p-2 Verbotseingänge 27 haben. Gegebenenfalls hat ^ede Funktionszelle 2 bei ρ = 3 einen Abwicklungsverbot seingang 27, der als Eingang der logischen UND-Schaltung 28 der Abwicklungseinheit 23 auftritt. Die Abwicklungseinheit 23 enthält auch einen Negator 29, dessen Eingang mit dem Ausgang der logischen UND-Schaltung 28 in Verbindung steht, während der Ausgang als Abwicklungsverbots·»* ausgang der Funktionszelle 2 dient. Hierbei ist der Abwicklungs verbot saus gang der 1-ten Funktionszelle an die Abwicklungsverbotseingänge der Funktionsze11en 2 von der (l-2)-ten

3 ! - 59 -

bis zur (l~p-2)-ten (in Fig. 5 nicht gezeigt) angeschlossen und dient zum Anlegen an die erwähnten Abwicklungsverbotseingänge 27 eines Abwicklungsverbots'sighals, das ein inverteres Abwicklungssignal am Ausgang der logischen UND-Schal-tung 28'darstellt. ·

Fig, 6 zeigt eine Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalforin, die eine Einheit 30 zur Ermittlung der Minimalitat der Darstellungsform von Zahlen im Fibonacci-p-Code, die zur Formierung eines Minimälitätssignals, das von der Beendigung der Reduzierung des Fibonaccip-Codes auf die Minimalform zeugt, dient. Die Einheit 30 enthält eine logische ODER-Schaltung mit η Eingängen und η ZeI** len 33· Einer der Eingänge 34- äer 1-ten Zelle 3.3 ist an den Informationsausgang der 1-ten Funktionszelle 2 gelegt j während die übrigen p-Eingänge 35 der Zelle 33 an die Informationsausgänge dör Funktionszellen 2 von der (l-1)-ten bis zur (l-p)-ten einschließlich zwecks Kontrolle des Zustand.es dieser Funktionszellen 2 gelegt sind. Jede Zelle 33 enthält eine UND-Schaltung 36, deren Ausgang als Ausgang der Zelle 33 dient und an den 1-ten Eingang 32 der logischen ODER-Schaltung 31 gelegt ist. Außerdem dient ein Eingang der logischen UMD-Schaltung j>6 als Eingang 34- äer Zelle 33» während der andere Eingang mit dem Ausgang 37 der logischen ODER-Schaltung 38» deren Eingänge als Eingänge 35 der Zelle 33 dienen_s in Verbindung steht„ Der Ausgang der logischen ODLR-Schaltung 31 dient als Ausgang der' Minimalitätsermittlungseinheit 30, von welcher das Minimalitätssignal auf den Eingang der Steuer-

einheit (in Fig. 6 nicht gezeigt) gegeben wird.

Das Flipflop 9 (Fig« 4-) verfügt über einen Recheneingang_? der als Inversionse ingang 39 der Funkt ions zeile 2 dient und an dem .das L-Inversionssignal vom Flipflop 9 eintrifft„ Die Inversionseingänge 39 der Funktionszellen von der ersten bis zur (n-p)-ten sind an eine gemeinsame Schiene gelegt und bilden den Inversionseingang der Reduzierungseinrichtung, der an die Steuereinheit (in Fig, 4· nicht gezeigt) angeschlossen ist«

Ähnlich Änderungen können an der Einrichtung 1 gemäß

Fig« 5 vorgenommen werden. . ·. ,

Fig. 7 zeigt eine digitale Informationseinrichtung, die eine Ein- und Ausgabeeinheit 40 enthält, welche einen Informafcionseingang 41 und einen Informationsaus^ang 42 enthält, wobei diese als mehrstellige Eingang und Ausgang zur parallelen Ein- und Ausgabe von mehrstelligen Informationen in Form eines beliebigen k-Positionscodes dienen. Die Einheit 40 dient aur Umsetzung des k-Positionscodes in ein Fibpnacci-p-Code und umgekehrte Der andere Informationsausgang der Einheit 40 steht mit dem Informationseingang 4J der Recheneinheit 44, der ein. mehrstelliger Eingang ist, in Verbindung» Der Informal tionsausgang der Recheneinheit 44 ist an den Informationseingang 45 der Einheit 4o gelegt und ist auch ein mehrstelliger Ausgang. Der Informationseingang 43 der Recheneinheit 44 und. der Informationseingang 45 der Einheit 40 sind für den Austausch der Information in Form eines parallelen mehrstelligen Fibonacci-p-Codes bestimmt« Die Gruppe von Steuerausgängen

IPiIJi - 41 - . ·

d.er Recheneinheit 44 ist an die Gruppe 46 von Eingängen der Steuereinheit 47 angeschlossen. Die andere Gruppe 48 von Eingängen der Steuereinheit 47 ist an die Gruppe von Steueraüs-

gangen der Ein- und Ausgabeeinheit 40 gelegt, während zwei Gruppen von Ausgängen der Einheit 47 mit der Gruppe 49 von Steuereingängen der Einheit 40 und der Gruppe 50 von Steuereingängen der Recheneinheit 44 in Verbindung stehen. Die digitale Informationsverarbeitungseinrichtung enthält auch eine

. Minimisierungseinheit, die zumindest zwei Einrichtungen zur Reduzierung von Fibonacci-p-Godes auf die Minimalform, hat. die vorstehend (Figo 1',' 2» 5) beschrieben Bind,

Die Minimisierungseinheit 51 hat eine Gruppe 52 von Informationseingängen, jeder von welchen den Informationseingang 8 (Fig. 1, 3i 5) einer separaten Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Mininalform darstellt, der ein mehrstelliger Eingang, gebildet durch die Informa*. .tionseingänge der Funktionszellen 2.

Die Zahl der "Einrichtungen 1 zur Reduzierung von Fibonacci -p_Codes auf die Minimalform, die die von der Recheneinheit 44 (Fig. 8) eintreffende Information verarbeiten, und somit die Zahl der Informationseingänge in der Gruppe 52, wird durch die Funktion, die von der Recheneinheit 44 erfüllt wird, und den Parameter "p" des Fibonacci-p-Codes bestimmt.

Jeder Informationseingang der Gruppe 52 ist an einen der Ausgänge der Recheneinheit 44 gelegt, der einen mehrstelligen

Ausgang darstellt und zur Ausgabe der Zwischeninformation aus der .Recheneinheit 44 in die Minimisierungseinheit 51 zwecks' Reduzierung auf die minimale Darstellungsform im Fibonacci-p— Code "bestimmt ist*

Jeder Eingang der Gruppe 53 von Zusatzinformationseingängen derRecheneinheit 44 ist an den informationsausgang einer der Reduzierungseinrichtungen 1 (Fig. 1, 3)» <äer einen mehr- ^; stelligen Ausgang darstellt, angeschlossen»

Die Gruppe 53 (Fig. 7) von Zusatzinformationseingängen dient zur Ein- und Ausgabe der minimisierten Zwischeninformation aus der Einheit 51 i& die -Recheneinheit 44. Die Gruppe 54 von Steuereingängen der Minimisierungseinheit 51 ist an

j die Gruppe von Zusatzausgängen der Steuereinheit 4? gelegt,

während die Gruppe von Steuerausgängen der Einheit 51 mit der Gruppe ^ von Zusatzeingängen der Einheit 47 in Verbindung steht. Die Gruppe von Steuereingängen der Minimisierungseinheit 51 umfaßt die Faltungssteuereingänge 7 (Fig_c 3)»'die Ab— Wicklungssteuereingänge 23 und die Inversionseingänge 30 (Fig. 4) der J^eduzierungseinrichtung 1, Die Gruppe von Steuei¹-ausgängen der Einheit 51 ist durch die Ausgänge der Minimalitätsermittlungseinheit 40 (Fig. 6) gebildet und dient zur Sicherung eines asynchronen Betriebes« ;

Die Minimisierungseinheit 51 hat auch eine Gruppe von mehrstelligen Zusatzinformationsausgängen, die an die Gruppe 56 von Zusatzinformationseingängen der Einheit 40 aftgeschlos—

. £ II U I & S - 43 -

sen ist, und eine Gruppe 57 von Zusat.zinformationseingangen, die mit der Gruppe von Zusatzinformationsausgängen der Ein-. heit 40 in Verbindung steht* Gegebenenfalls enthält die Minimi si er ungs einheit 51 zusätzlich Reduzierungseinrichtungen 1 gemäß Fig. 1, 3» 5» 7» deren Zahl durch den Parameter "p" bestimmt wird, wobei jeder Informationsausgang der Einheit 51 den Informationsausgang der zusätzlich eingeführten Eeduzierungseinrichtungen bildet., während jeder zusätzliche Informationseingang der Einheit 51 den Informationseingang einer der zusätzlich eingeführten Eeduzierungseinrichtungen 1 bildet. Die Gruppe ^>7 von zusätzlichen Informations eingängen 57 und die Gruppe von zusätzlichen Informationsausgängen der Einheit 51 dient zur Aufnahme der Zwischeninformation in Fibonacci-p-Codes aus der Ein- und Ausgabeeinheit 40 zwecks nachfolgender Reduzierung derselben auf die minimale Darstellungsform und Ausgabe der minimisierten Zwischeninformation aus der Einheit 51 in die Einheit 40.

Fig. 8 zeigt die Funktionsschemas der Recheneinheit 44 und der/'Ein- und Ausgabeeinheit 40, die die Operationen im Fibonacci-p-Code realisieren. Die Ein- und Ausgabeeinheit 40 enthält einen k-Subtraktionsinipulszähler 58, einen Additionsimpulszähler 59 iⁿ Fibonacci-p-Codes.und eine Nullermibtlungsschaltung 60, die einen Umsetzer 61 des k-Codes in einen Fibcnacci-p-Code bilden. Der Informationseingang 41 der Ein- und Ausgabeeinheit 40 ist der Informationseingang des k-Subtrak-

-Λ4 -

tiorisZählers 58» der erste Eingang 49^ der Gruppe 49 von Steuereingängen steht mit dem Recheneingang des k-Subtraktions~ zählers 58 und dem Recheneingang des Additionszählers 59 in Verbindung«

Der Ausgang des Additionszählers 59 tritt als Informationsausgang öer.-Ein- und Ausgabeeinheit auf, der mit dem Informationseingang 43'der Recheneinheit 44 in Verbindung steht, während der Ausgang des k-Subtraktionszählers 58 an den Eingang der Nullermittlungsschaltung 60 angeschlossen ist, an deren Ausgang ein Signal formiert wird, das von dem Nullzustand des k-Subtraktionszählers 58 zeugt, was ein Merkmal für die Beendigung der Umsetzung des früher in dem k-Subtraktionszähler 58 gespeicherten k-Godes in einen Fibonacci-p-Code ist. Der Ausgang der Schaltung 60 dient als Steuerausgang, der an den Eingang 48,, der Gruppe 48 von Eingängen der Steuereinheit 47 angeschlossen ist. Die Ein- und Ausgabeeinheit 40 enthält auch einen Umsetzer 62 des Fibonacci-p-Codes in einen k-Positionscode, der einen Subtraktionsimpulszähler 63 in Fibonacci -p-Codes, eine Nullermittlungsschaltung 64 und einen k-Additionszähler 65 umfaßt. Der Informationseingang 45 der Einheit 40 ist der Inf ormationseingang des SubtraktionsimpulsZählers, dessen Ausgang mit dem Eingang der Nullermittlungsschaltung in Verbindung steht,, während der Ausgang der Schaltung 64 den Ausgang der Gruppe von Steuereingängen, die an den Eingang dar Gruppe 48 von Steuereingängen der Steuereinheiten 4? angeschlossen sind, bildet. Der Eingang 493 der Gruppe 49 von

Steuereingängen der Einheit 40 ist an den Recheneingang des .' k~Additionszählers 65 und den deeheneingang des Subtraktionszähler 63 gelegt« Der Ausgang des k-Additionszählers b5 ist der Informationsäusgang 42 der Ein- und Ausgabeeinheit 40* ;

Der Inforiaationsaiiigang 43 der Recheneinheit 44 ;Lst mit de» lüformationseingängen des Multiplikandregisters 66 und des Multiplikatorregisters 67, die zur Aufnahme und Verschiebung der Information in Fibon'acci-p-Codes bestimmt sind und bei welchen die zur Verschiebung um eine Stelle dienenden Steuereingänge an den Eingang 51^ öler Gruppe 50 von Steuereingängen angeschlossen sind, verbunden. Der Ausgang des Multiplikandregisters 66 steht mit dem Summandeingang 68 des Summators 69 in Verbindung. Der Eingang für den Zwischenbetrag und der Eingang für den Zwischenübertrag des Summators 69 bilden jeweils die Eingänge 53^ und 53£ ^er Gruppe 53 zusätzlicher Informationseingänge der Recheneinheit 44. Die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators 69 sind die Zusatzausgänge /der Recheneinheit 44, die jeweils mit den Eingängen 52^ und 52p der Gruppe 52 von Informationseingängen verbunden sind. Der Informationsausgang der Recheneinheit 44, der an den Informationseingang 45 der Einheit ge- . legt ist, dient als Informationsausgang des Summators 69, während der Ausgang der Endstelle des Multiplikatorregisters 67 den einzigen Ausgang bildet, der an den einzigen Eingang der Gruppe 46 von Eingängen der Steuereinheit gelegt ist. Der Eingang 50? ^^er Gruppe 50 Λτοη Steuereingängen der Recheneinheit 44 bildet den Steuereingang des Sumnators 69, dor zur Spei-

chei"ung der Teilprodukte und Formierung des Endresultats der ^: Multiplikation dient,.

Fig. 9 zeigt das Funktionsschema der folgenden Ausführungsvarianten der Ein- und Ausgabeeinheit 40 und der Recheneinheit 44« Ki'er fungieren in der Einheit 40 der k-Reversionszähler 70, der Reversionszähler 71 im Fibonacci-p-Code und die Nullermittlungsschaltungen 60 und 64- als Umsetzer 61 und 62 (Fig. 8) des-k-Positionscod.es in einen Fibonacci-p-Code oder umgekehrt, je nach den Steuersignalen, die von der Steuereinheit auf die Steuereingänge der Reversionszähler 70 und 71ι bei welchen die Recheneingänge an die Eingänge 49^ der Gruppe 49 von Steuereingängen der Einheit 40 angeschlossen sind, gegeben v/erden» Der Subtraktionss teuere ingang des. Reversionszählers 71 und der Additionssteuereingang des Reversionszählers 70 sind an den Steuereingang 49o der Gruppe 49 der Einheit 40 gelegt, während der ^Additionssteuereingang des Reversionszählers 71 und der Subtraktionssteuereingang des Revers ions Zählers 70 mit dem Eingang 49* der"¹ Gruppe 49 von Steuereingängen der Einheit 40 in Verbindung stehen. Der In— formationseingang des k-ReVersionszählers 70 gilt als Informationseingang 41 der Einheit 40, während der Informationsausgang des k-Reversionszählers 70 mit dem Eingang der Nullermittlungsschaltung 60 gekoppelt ist und als Informationsausgang 42 der Ein- und Ausgabeeinheit gilt.' Der Informationseingang 45 der Einheit. 40 dient als Informationseingang dr:s Reversionszählers 71 im Fibonacci-p-Code, dessen Ausgang mit

|^Hiö^v -.47-

dem Eingang der Nullermittlungsschaltung 64 in' Verbindung steht und als Informationsausgang der Einheit 40, der an den .Informationseingang 43 der Recheneinheit 44 gelegt ist, gilt» Die Ausgänge der ilullermittlungsschaltungen treten als Ausgänge der Gruppe von Steuerausgängen der Einheit 40 auf, die jeweils' an die Eingänge 48 ^ und 48₂ der Gruppe 48 von Eingängen der Steuereinheit 47 gelegt sind. Die Recheneinheit 44 enthält ein Multiplikandregister, einen Summator 69 für Fibo~ nacci-p-Codes und eine Multiplikationseinheit für Fibonacci-p«- Zahlen, die gemeinsam die Multiplikation von Zahlen in Fibo- nacci-p-Codes ermöglichen. Der Informationseingang 43 steht mit dem Informationseingang des Multiplikatorregisters 67 und dem Informationseingang der Multiplikationseinheit 7^> für Fibonacci-p-Zahlen, deren Ausgang an den Summandeneingang 68 des Sumrcators 69 gelegt ist, in Verbindung, wobei der Informationsausgang des erwähnuen Summators als Informationsausgang der Recheneinheit 44, der an den Informationseingang 45 der Einheit 45 angelegt ist,- gilt. Die Eingänge 50^ und 5O3 der Gruppe 50 von Steuereingängen der Recheneinheit 44 dienen jeweils als Steuereingänge des Summators 69 und der Multiplikationseinheit 72, während der Eingang 50p der gleichen Gruppe 50 an den Steuereingang des Registers 67 und den anderen Steuereingang dE'r Multiplikationseinheit 72 gelegt ist. Der Ausgang der niedrigsten Stelle des Registers 67 ist der einzige Ausgang der Gruppe von Steuerauogängen der Recheneinheit 44, der an den Eingang 46 der Einheit 47 angeschlossen ist. Die Eingänge für den Zwischenbetrag und den Zwischen-

Übertrag der Einheit ?2 dienen jeweils als Eingänge 53 ^ und 53p der Gruppe 53 zusätzlicher Informationseingänge der Recheneinheit 44, während die Eingänge für den Zwischenbetrag und den Zwischenübertrag des Summators 69 jeweils als Eingänge 53a und' 53/j. der Gruppe 53 zusätzlicher Informationseingänge dienen. Die Ausgänge für den Zv/ischenbetrag und den . Zwiöchenübertrag der Einheit 72 dienen als Ausgänge der Grup™.. pe von Ausgängen der'.'Recheneinheit 44, die jeweils an die Eingänge 52^ und 52p der Gruppe 52 von Informationseingängen der Minimisierungseinheit 51 angeschlossen sind, während die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators 69 die weiteren Ausgänge der gleichen Gruppe voi Ausgängen der Recheneinheit 44, die jeweils an die Eingänge 53z und 52χ der Gruppe 52 von Informationseingängen der Einheit 51 angeschlossen sind, bilden.

Fig. 10 zeigt das Funktionsschema eines Umsetzers 61 des k-Codes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit, bei dem der Informationseingang 41 der Ein- und Ausgabeeinheit 40 als Informationseingang des Registers 73 dient, wobei der erwähnte Register m Ausgänge hat, die an einen der Eingänge jeder logischen UND-Schaltung vom 7^-ten bis zum 74-_m-ten der Einheit 74· logischer UKD-ibchaltungen gelegt sind. Dabei ist mit die Stellenzahl des Ausgangs-k-Codes. iDer andere Eingang jeder logischen Schaltung 7^ dien als Eingang 4-9·,,, der Gruppe 49 von Steuereingängen der Ein- und Ausgabeeinheit 40* Die Einheit 75 logischer ODER-Schaltungen 40 enthält η logi-

#1 -49 -

scher ODER-Schaltungen (in Fig. 2 nicht gezeigt), wobei η die Stellenzahl des Fibonacci-p-Codes ist_e Der Ausgang, der logischen Schaltung 74- ist an einen der Eingänge der m-ten logischen ODüE-Schaltung .angeschlossen, deren .Nummer mit der hummer der Stelle, die eine Eins in der Darstellung der Zahl oC-k¹ im Fibonacci-p-Code hat. übereinstimmt. Dabei ist O^. der Wert der i-ten Stelle, k- die -Basis des Zahlensystems_e Die Einheiten 74- und 75 der logischen Schaltungen sind für die Umsetzung der i-ten Stelle des in dem Kegister'2 gespeicherten Ausgangs-k-Codes in einen Fibonacci-p-Code beim Eintreffen eines Steuersignals an den Eingängen M-J- * der Gruppe 49 von-Steuereingängen bestimmt«, Der Ausgang 76 der Einheit 75 logischer ODER-Schaltungen 75» der ein mehrstelliger Ausgang

I 'ist, steht mit dem mehrstelligen Eingang eines Summators 77 in Verbindung, wobei bei dem erwähnten Summator der Steuereingang als Eingang 4-9^ der Gruppe 49 von Steuereingängen der Einheit 40 und die Eingänge für den Zwischeribetrag und den ZwI--schenübertrag jeweils als'Eingänge 56,, und 56p der Gruppe 56 von Eingängen der Ein- und Ausgabeeinheit 40 dienen. Die Ausgänge 78 und 79 für den Zwischenbetrag und den Zwischönüber~ trag sind Ausgänge einer Gruppe von Ausgängen der Ein- und Ausgabeeinheit 40, die jeweils an die Eingänge 5'/ und 572 der Gruppe 57 (Fig· 2) zusätzlicher Informationseingänge dei* minimisierungseinheit 51 angeschlossen sind«, Der Informations— ausgang 80 (Fig. 10) des Summators ?7 dient als Informationsausgang der Einheit 40,· der an den Jnformationseingang 4-5 (Fig,

1) der Recheneinheit 44 angeschlossen ist.

Der Summator 77 ist für die Speicherung der von den gängen der ODER-Schaltungen der Einheit 75 eintreffenden Fibonacci-p-Codes zwecks Gewinnung eines endgültigen Resultats der Umsetzung des k-Godes in einen Fibonacci-p-Code bestimmt* Fig. 11 zeigt eine da?' Ausführungsforraen der Recheneinheit 44-, die im wesentlichen der Recheneinheit 4-4- gemäß Fig, 10 ähnlich ist. Der Unterschied'"besteht lediglich darin, daß die in Fige 11 wiedergegebene Recheneinheit 44 einen Eingang 50* der in der Gruppe 50 von Steuereingängen enthalten ist und mit den zur Verschiebung um (p+1) Stellen dienenden Steuereingängen der Register 66 und 67 in Verbindung steht. Dadurch ist es möglich, die für die Multiplikation zweier Zahlen im Fibow nacci-p-Code benötigte Zeit durch Verminderung der Verschie-' bungszeit zu reduzieren. Dies wird dadurch erreicht, daß die Codeverschiebung gleich um p+1 Stellen geschieht, wenn die vorangehende Stelle des Multiplikators eine Eins hatte,

Fig. 12 zeigt eine weitere Ausführungsform der'Recheneinheit 44, die zum Unterschied von der Ausführungsform gemäß Fig, 8 drei Steuerausgänge hat, die in die Gruppe von Steuer— eingängen, welche mit der Gruppe 4-6 (Fig. 10) von Eingängen der Steuereinheit in Verbindung steht, eingeschlossen sind. Einer dieser Steuerausgänge dient als Kontrollausgang 81 (Fig, 12) des Summators 69, der andere Steuerausgang gilt als Ausgang 82 der Minimalitätsermittlungseinheit 30 gemäß Fig. 6, dessen.

Eingang.mit dem'Informationsausgang des .Registers 66 in Verbindung steht, während der nächste Steuerausgang der Recheneinheit 44 als Ausgang 83 einer weiteren Minimalitätsermittlungseinheit 30, deren Eingang an den Iiiiormationsausgang des Registers 67 angeschlossen ist, dient. Die beiden 'Minimalitätsermittlungseinheiten 30 liefern Fehlersignale in die Steuereinheit 47 (Fig. 8) in denjenigen Fällen, wo die Art der in Registern 66 .(Fig. 12) und 67 gespeicherten Zahlen der minimalen Darstellungsform im Fibonacci-p-Code nicht entsprechen« An dem Kontrollausgang 81 des Sumraators 69 erscheint ein Fehlersignal im Falle eines fehlerhaften Funktionierens des Summators 69. Auf ähnliche Weise kann die Schaltung der Recheneinheit 44- gemäß 13 ergänzt werden«

Fig. 13 z.eigt eine Ausführungsform der Recheneinheit 44 für die Multiplikation, die ein Multiplikandregister 66, ein Multiplikatorregister 67, einen Summator 69, Einheiten 84,, 84 * logischer UisD-Schaltungen und eine Einheit 83 logischer ODER-Schaltungen enthält. Der Informationseingang -43 der

-- rf

Recheneinheit 4M-, steht mit den Inf or ma ti ons eingängen der Register 66 und 67 in Verbindung, wobei die zur Verschiebung um (p+1) Stellen dienenden Steuereingänge der erwahnten Register miteinander verbunden sind und als Steuerausgang $0* der Gruppe 50 von St euere ing ängen der Recheneinheit 44 dienen. Der Informationsausgang des Registers 66 ist ein mehrstelliger Ausgang, der an die mehrstelligen Eingängen sämtlicher Einheiten 84 logischer IM)-Schaltungen gelegt ist, wobei die Zahl der Eingänge des mehrstelligen Eingangs.jeder beliebigen Einheit

4. der Zahl der. logischen UND-Schaltungen dieser Einheit entspricht und jeder 1-te Eingang des mehrstelligen Eingangs als Eingang der 1-ten logischen UND-Schaltung dient.

Darüber hinaus ist der gleiche Eingang der 1-ten logischen UED-Schaltung der i-ten Einheit 84. an den (l+1)-ten Ausgang des mehrstelligen Informationsausgang des .Registers 66 gelegt. Der Ausgang der (n-i)-ten Stelle des Registers 67 ist an die anderen Eingänge sämtlicher logischer TOiD-Schaltungen der i-ten Einheit J34. gelegt. Die mehrstelligen Ausgänge der Einheiten &4 logischer UilD-Schaltungen sind mit den. Eingängen 86 der Einheit 85 logischer OD±Ür-Schaltungen verbunden,-wobei die Ausgänge der 1-ten logischen UM}-Schaltungen sämtlicher Einheiten 84 mit den (p+1).~«Mngängen der 1-ten logischen ODER-Schaltung der Einheit 85'(is. Eig. 13 nicht gezeigt) verbunden sind. Die Einheiten 84 und 85 logischer UIiD-Schaltungen und ODER-Schaltungen sind für die gleichzeitige Multiplitierung aller Multiplikandstellen mit der (p+1)-ten Stelle des Multiplikators- bestimmt. Der mehrstellige Ausgang der Einheit 85 ist an den Summandeingang 68 des Summators 69» der zur Speicherung der Teilprodukte bestimmt ist, angeschlossen, Der Speicherungsvorgang wird auf ein Signal realisiert, das am Steuereingang 50p» welches als Steuereingang des Summators 69 dient, eincrifft.

Der Summator 69 hat einen Kontroliausgang 81, der als Ausgang der Gruppe von Steuerausgängen der Recheneinheit 44 dient. Außerdem sind die Ausgänge der Register 66 und 67 an die entsprechenden Minimalitätsermittlungseinheiten ^O gelegt,

Z PP 1 Φ« - 53 - · ^:

wobei die Ausgänge der letzteren auch als Ausgänge der Gruppe von Steuerausgängen der Recheneinheit 44 gelten. Zusätzlich enthält die Schaltung eine Koncrolleinheit 87, deren Eingänge an die mehrstelligen Ausgänge der Einheiten 84 gelegt sind, während sein Ausgang 88 auch als Ausgang der Gruppe von Steuerausgängen der Recheneinheit 44 dient, was die Kontrolle der Teilprodukte gewährleistet, die sich in der Erzeugung eines Fehlersignals, wenn am Ausgang mehr als einer Einheit 84 ein von Null unterschiedlicher Code anliegt, äußert.

· i

Fig₀ 14"-zeigt eine weitere Ausführungsform der Rechenein-

heit 44, die im wesentlichen der Recheneinheit 44 gemäß Fig.

ähnlich ist. Jedoch haben bei der Recheneinheit gemäß Fig. 14

i der Summator 69 und die Multiplikationseinheit 72 für Fibonacci-p-Codes jeweils Kontrollausgänge 81 und 89, die als Ausgänge der Gruppen von Steuerausgängen der Recheneinheit 44, die an die Gruppe 46 (^'ig. 8) von Eingängen der Einheit 47 gelegt ist, dienen, wodurch die Möglichkeit geboten wird, auch den Ablauf der Multiplikation mit Fibonacci-p-Zahlen in der Einheit 72 und den Ablauf der Speicherung ddr Teilprodukte in dem Summator 69 zu kontrollieren. Außerdem enthält die Recheneinheit 44 eine Minimalitätsermittlungseinheit 30, deren Eingang an den Informationsausgsng des Multiplikatorregisters 67 angeschlossen ist, während der Ausgang 83 der Einheit 30 als Ausgang der Gruppe von Steuerausgängen der Recheneinheit 45 dient, was die Kontrolle der Speicherung und Verschiebung des Codes im Register 67, ermöglicht, "

Fig· 15 zeigt das Funktionsschema öiner -Recheneinheit 44, die die Division von Zahlen in Fibonacci-p-Codes realisiert» Der Informationseingang 4-5 der Recheneinheit 44 ist mit dem Informatiönseingang des Divisionsregisters 90 und einem der Informationseingänge des Dividendregisters 91 verbunden« Der Informationsausgang des Registers SO steht mit dem Eingang der Multiplikationseinheit'für Fibonacci-p-Zahlen in Verbindung, Die Ausgänge für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit 72, die als Ausgänge der Gruppe zusätzlicher Informationsausgänge der Recheneinheit die jeweils mjLt den Eingängen 52^1 und 522 der Gruppe 52 von Informationseingängen der Minimisierungseinheit 51 in Verbindung stehen, gelten, sind jeweils an die Inforwationseingänge der Reduzierungseinrichtungen I* und Ip angeschlossen, während der Informationsausgang der Einheit 72, der einen mehrstelligen Ausgang darstellt, ah den Eingang 52?, der als Informationseingang der Beduzierungseinrichtung "U gei^äß Fig· 5 zur Umsetzung des bei der Subtraktion benötigten direkten Codes dient, gelegt ist. Außerdem sind ρ höherwertige Stellen des mehrstelligen Informationsausganges der Einheit 72 an die Eingänge der logischen ODER-Schaltung $2 angeschlossen· Der Eingang 53^ und der Eingang 535 sind ELagänge für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit 72j die an die Informati022sausgänge der Reduzierungseinrichtungen I2 und 1,j gelegt sind» Der Ausgang der logischen ODER-Schaltung 92 dient als Ausgang der Gruppe von Steueraus·» gangen derEinheit 51» die mit der Gruppe 56 zusätzlicher Ein-

Z 00.1 3 V -55--

gänge der Einheit 48 (Fig. 7) verbunden ist. Der Ausgang ;

^er Einrichtung 1,, die den direkten Fibonacci-p-Code in \ einen inversen Code umsetzt, ist an den Eingang 5J5v der Recheneinheit gelegt, wobei· dieser Eingang als Eingang eines der Summanden des Summators 69 dient, bei welchem die Eingänge für den Zvvischenbetrag und den Zwischenüber-trag, die jeweils als Eingänge 53 und 53>o ^^er Recheneinheit 44 dienen, an die Informationsausgänge der Einrichtung 1^ und 1c. der Einheit y\ angeschlossen sind, während, die Ausgänge für den Zwischenbe— trag und den Zwischenübertrag des Summators 69 an die Eingänge $2.-? und 52^, da? Einheit 51 und weiter an die Informationseingänge der Reduzierungseingänge der Reduzierungseinrichtuni^· gen "k und 1c- gelegt sind. Die Abwicklungseingänge 21 und die 'Faltungseingänge 7 sämtlicher Reduzierungseinrichtungen 1,,.·. 1t- sind miteinander verbunden und dienen als Eingänge 54vi und 542 der Gruppe· 54· von Steuereingängen der Minimisierungseinheit 51* Der Inversionseingang 29 ^er Einrichtung 1, dient als" Eingang 5^z der gleichen Gruppe 5^ von Steuereingängen der Einheit 51· Der Inforinationsausgang des Summators 69 ist mit dem Informationseingang des zusätzlichen Registers 95» des sen Informationsausgang mit dem anderen Informationseingang des Multiplikandregisters in Verbindung steht, verbunden, wobei der Ausgang des erwähnten Multiplikandregisters 91 mit dem Eingang 68 für den anderen Summanden des Summators 69 verbunden ist. Der Übertragausgang der höherwertigen Stelle des Sum-Mators 69 ist mit dem Informationseingang des Quotientenregi—

- 36 -

sters 94 verbunden. Der Informationsausgang des Quotientenregisters 94 dient als Informationsausgang der -Recheneinheit 44, der.mit dsm Informationseingang 45 (Fig* 1) der Ein« und Ausgabeeinheit verbunden ist. Der Eingang 5O^ (Fig. 15) der Gruppe 50 von Steuereingängen der Recheneinheit 44 ist mit den Steuereingängen des Divisionsregisters 90, des Dividendregi^ sters 91» des Quotientenregisters 94 und des Zusatzregisters 93 verbunden. Einer der Steuereingänge der Multiplikationseinheit 72 für Fibonacci~p-Zahlen dient als Eingang 5O₂ ^un^ der andere Steuere ingang - als Eingang 50-? der Gruppe 50 von Steuereingängen der Recheneinheit 44. Der Steuereingang des Summators 69 gilt als Eingang 5O₁. der Gruppe 50 von Steuereingängen der Recheneinheit 44,

Fig. 16 zeigt eine weitere Ausführungsform des Funktionsschemas der Recheneinheit zur Division von Zahlen in Fibonaccip~Codes. Im Vergleich mit der Ausführungsform gemäß Fig. 15 fehlen bei dieser Recheneinheit 44 der Dividendregister 91 (Fig, 15) und der Zusatzregister 92» Jedoch ist eine Codevergleichsschaltung 95 eingeführt, die das an ihrem Eingang 96 von dem zusätzlichen Informationsausgang der Einheit 72 eintreffende und dem Produkt aus dem Divisor mit der Fibonacci-P-Zahl entsprechende Signal mit dem am Informationsausgang des Summators 69 erscheinenden Signal, das Divisionsreste der Division des von "dem Informationseingang 45 am Summandeneingang 68 des Summators 69 eintreffenden Dividenden und des im Register 90 gespeicherten Divisors darstellt, vergleicht. Der Ausgang der Vergleichsschaltung 95 für -'Fibonacci-p-Codes ist an den Eingang des Quotientenregisters 94 und den Ausgang der Gruppe von Steuerausgängen der .Recheneinheit 44, die mit dem

'jüil;:?·^ 46.., (Figo 7) der Gruppe von Eingängen der Steuereinheit in Verbindung steht, gelegt, wobei am Ausgang der-erwähnten Steuereinheit 47? der mit dem Eingang 50^ (Fig. 6) der Gruppe ^O von Steuereingängen der Recheneinheit 44 verbunden

ist, ein Steuersignal für den Summator 69 formiert wird·.

Fig« 17 zeigt noch eine Ausführungsform der Recheneinheit zur Realisierung der Divisionsfunktion« Die Recheneinheit 44 enthält zwei Minimalitätsermittlungseinheiten 30, deren Eingänge an die Informationsausgänge des Divisorregisters und des Quotientenregisters 94 gelegt sind, während die Ausgänge 97 und 98 der Einheiten J>0 als Ausgänge der Gruppen von Steuerausgänge der Recheneinheit 44 dienen, was die Kontrolle der Codespeicherung in den Registern 90 und 94 ermöglicht. Die Multiplikationseinheit 72 für Fibonacci-p-Zahlen und der Summator 69 haben Kontrollausgänge 89 und 81, die als Aus- . gänge der Gruppe von Steuerausgangen der Recheneinheit 44, welche.'an die Eingänge der Gruppe 46 (Fig. 7) von Eingängen der Einheit 47. angeschlossen sind, dienen. Die Kontrollausgänge 81 .und 39 ermöglichen die Erkennung von Funktionsfehlern des Summators 69 und der Multiplikationseinheit 72.

Fig. 18 zeigt eine Ausführungsform der Multiplikationseinheit 72 für Fibonacci-p-Zahlen, die p+1 in Reihe geschaltete Register 99-1 •••99 χι enthalten, die zur Aufnahme von (p-5-1) Produkten, die sich bei der Multiplikation einer Zahl im Fibonacci-p-Code mit Fibonacci-p-Zahlen ergeben, bestimmt

sind« Die Informationseingänge 100 der Register 99η·.·99_ρ ^ :· sind miteinander verbunden und gelten als Informationseingang ^; der Einheit 72, Die Steuereingänge 101 sämtlicher Register 99 .

sind miteinander verbunden und gelten als Steuereingäng der ^; Einheit 72, welcher an den Eingang 5Oo (Fig· 17) der Recheneinheit 4-4- gelegt ist. Der Informationsausgang des Registers ' 99/j ist an den Informations eingang 102 und 105 des Summators

104 für Pibonacci-p-Codes angeschlossen und gilt auch als zusätzlicher Informationsausgang der Einheit 72, während der Informationsausgang des Registers 99_Ώ λ mit dem Eingang 105 des zweiten Summanden des Summators 104·, der auch als Informationseingang des Registers 106 dient, in Verbindung steht. Der andere Informationseingang des Registers 106 und der andere

i Informätionseingang des Registers 105 dienen als Eingänge für den Zwischenbetrag und den Zwischenübertrag der Einheit 72_s die mit den Eingängen 55/, und 55c (Fig· 7) der Recheneinheit 44 verbunden sind·

Die Steuereingänge der Register 105 und 105 (*'ig· 18) sind miteinander verbunden und an den anderen Steuereingang der Einheit 72, der als Eingang 50^ der Gruppe 50 von Steuereingängen der Recheneinheit 44- gilt, angeschlossen. Die Ausgänge der Register 105 und 106 sind an die Eingänge des HaIbaddierers 107, dessen Ausgänge für Betrag und Übertrag als Ausgänge für den Zwischenbetrag und den Zwischenübertrag der Einheit 72 dienen, gelegt„ Außerdem ist der Ausgang des Registers

105 an den anderen Informätionse ingang des Registers 99^ an-

St - 59-

gelegt und gilt als Informationsausgang der Einheit' 72.

Die Schaltung der Multiplikationseinlieit gemäß Fig. 19 wiederholt die Variante gemäß Fig· 18. Der Unterschied be-'steht darin, daß bei der Multiplikationseinheit 72 (Fig. 19) (p+1) Minimalitätseriüittlungseinheiten ^Q vorhanden sind, deren Eingänge an die Informationsausgänge der Register 99*·»·

99 λ angeschlossen sind, während deren Ausgänge mit den Ein-P+ I

gangen der logischen ODER-Schaltung 108 in Verbindung stehen·©- Ein weiterer Unterschied besteht darin, daß der Summator 104 eine Kontrolleinheit 109 für den Halbaddierer 107 enthält, deren Eingänge an die Ausgänge für den Betrag und den Übertrag des Halbaddierers 107 gelegt sind, während der Ausgang als Kontroll aus gang 110 des Summators 104- dient, andern ein Fehlersignal im Falle einer Funktionsstörung des Halbaddierers 107 formiert wird* Der Kontrollausgang 110 ist an den restlichen. Eingang der logischen ODER-Schaltung 108, deren Ausgang als Kontroll&usgang 89 der Multiplikationseinheit 72 dient, angeschlossen» Den vorstehend beschriebene Summator 104- kann man auch als Summator 69 (Fig. 17) der Recheneinheit 44 benutzen» Ia diesem Fall dient der Kontrollausgang 111 (Fig. I9) als Konfcro11ausgang 81 des Sucmators 69·

Zum Unterschied von der Variante des Akkumulators gemäß Fig. 18 enthält die Variante gemäß Fig. 2J eine Nullermittlungsschaltung 111, die an den Ausgang des Registers 106 angelegt ist und die Wirkungsgeschwindigkeit des Summators 104- erhöht, indem sie einen asynchronen Betriebes durch Ermittlung des Zeitpunktes der Beendigung der Übertragfortpflanzung sichert

Das Funktionsschema des' Halbaddierers 107, der bei den. Summatoren 69 (Fig. 17» 19···21) und bei den Summatoren 104-(Fig. 21,22, 23) Verwendung findet, ist in Fig. 21 gezeigt und umfaßt "n" Zellen 112 des Halbaddierers, die untereinander nicht verbunden sind (hierbei ist η - die Stellenzahl des Fibonacci-p-Codes). Die Ausgänge 113,... 1132«·· 1^_n aller Zellen 112.bilden einen jnehrstelligen Ausgang für den Betrag des Halbaddierers 107, der als Ausgang für den Zwischenbetrag der MuI tipi ikati pns einheit 72 (•' ''ige 19) gilt. Die Ausgänge 114vj...114-_i...114-_n der Zellen 112 (Fig. 21) bilden ©inen mehrstelligen Ausgang für den Übetrag des Halbaddierers 107» der'als Ausgang für den Zwischenübertrag der Multiplikationseinheit UIg. 19) gilt· Die Eingänge 115^·· .11^· · .11S_n aller Zellen 112 bilden einen mehrstelligen Eingang für den ersten Summanden des Halbaddierers 107, der mit dem Ausgang des Kegisters 103 in Verbindung steht, während die Ausgänge 116,,. ..116^.. .116^ aller Zellen 112 einen Eingang für' den zweiten Summanden des Halbaddierers 107 bildet, der auch ein mehrstelliger Ausgang ist, Jede Zelle 112 enthält eine logische ODKR-Schaltung 117» die zur-Formierung eines Signals für den Betrag und eine logische UND-Schaltung 118 zur formierung eines Signals für den Übertrag, bei v/elcher je ein Eingang miteinander in einem gemeinsamen Punkt, der als Eingang 115 gilt, verbunden sind, wobei die anderen Eingänge auch miteinander verbunden sind und einen Eingang 116 bilden, während •die Eingänge 116^...116_n aller Zellen 112.einen mehrstelli-

2Ο0Ϊ31-61-;- '

*

Eingang für den zweiten Summanden des Hal"baddierers 107

(Fig. 22), der an den Ausgang des Registers 106 gelegt ist, bilden* Die Ausgänge der logischen Schaltungen 117 und 118 dienen jeweils als Ausgänge 113 und 114« Diese Schaltung des Halbaddierers 107 realisiert die Addition von gleichnamigen Stellen in Fibonacci-p-Codes*

Fig. 22 zeigt das Funktionsschema der Kontrolleinheit 109, die bei dem'Summator 104 (Fig. 19) benutzt wird, und eine logische ODER-Schaltung II9 (Fig. 22) sowie η Kontrollzellen 120j jede von welchen eine logische UND-Schaltung 121 und eine logische ODER-Schaltung 122 umfaßt, enthält. Einer der Eingänge der logischen UND-Schaltung 121 ist mit dem Ausgang der logischen ODER-Schaltung 122 verbunden, während der andere Eingang der logischen UND~Schaltung 121 als Eingang 125 der i-ten Kontrollzelle dient. Die Eingänge 123 (i = 1, ,. .n) bilden einen mehrstelligen Eingang der Kontrolleinheit 1091 der an den Ausgang für den Übertrag des Halbaddierers 107 (Fig. 19), welcher als Ausgang für den Zwischenübertrag der Einheit 72 dient, angeschlossen ist, wobei der Eingang 123 (Fig. 22) an den Ausgang 114^.(Fig. 21) des mehrstelligen Ausganges für den Übertrag des Halbaddierers 107 gelegt is-t. 2p Eingänge der logischen ODER-Schaltung 122 (Fig. 22) bilden einen mehrstelligen Eingang der Kontrolleinheit 109 ,der mit dem mehrstelligen Ausgang für den Betrag des Halbaddierers (Fig. 19), der als Ausgang für den Zv/ischenbetrag der Einheit 72 dient, in Verbindung steht. Hierbei sind die Eingänge vom 1-ten bis zum p-ten des mehrstelligen Eingangs der Ein-

109 (Fig. 25) jeweils mit rechts von 11^ (Fig. 4) liegenden ρ Ausgängen des mehrstelligen Ausganges für den Betrag des Halbaddierers 107 verbunden, während die übrigen Ein*- gänge des mehrstelligen Einganges der Kontrolleinheit IO9 (Fig. 22) mit links von 113^ liegenden ρ Ausgängen des mehrstelligen Ausgangs des Halbaddierers 107 verbunden sind. Der Ausgang der logischen Schaltung 121, der als Ausgang 124· der. i-ten Zelle 120 dient, ist an den i-ten Eingang der logischen ODER-Schaltung 119» deren Ausgang als Ausgang 110 der Kontrolt einheit 109 dient, gelegt, .

Fig· 233 zeigt, das Funktionsschema eines parallel arbeitenden Additionsimpulszählers im Fibonacci-p-Code, der bei dem Umsetzer des k-Codes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit 40 (Fig. 8) benutzt wird. Der Additionszähler enthält η Zählzellen 125. Hier ist η = 5. Jede Zählzelle 125 enthält ein Flipflop 126, eine logische UND-Schaltung 127 zur Analyse des Zustandes der j_l-k«(p+1)j -ten Zählzelle 125 (v/obei ρ = 1 ist) und eine weitere logische XJlTD-Schaltung 128 zur Analyse des Zustandes der Il-i»(p+1)[ -1 ten Zählzelle 125.

Der Rücksetzeingang 129 und der Setzeingang 13Ο des Flipflops 126 sind jeweils an die Ausgänge der logischen Schaltung 127 und der logischen Schaltung 128 gelegt. Der L-Ausgang des Flipflops ist an einen der Eingänge der logischen Schaltung 127 gelegt und dient als L-Informationsausgang 131 der Zählzelle 125, während die übrigen Eingänge der

2 00131 - 63- . ·.

Ί 1-1 Γ

".logischen Schaltung 127, deren Zahl gleich ist, als O-Steuereingänge der Zählzelle 125 dienen. Der Eingang 132 der logischen UND-Schaltung 128 dient als Informationseingang-

—ι ί_2 Γ"

der Zählzelle 125, während die übrigen ^ + 1 Eingänge der logischen Schaltung 128 als Sfceuereingänge der Zählzelle 125 dienen, wobei der i-te Steuereingang der 1-tsn Zählzelle 125 mit dem L-Informationsausgang 131 der I i-i (p+1) - if -ten Zählzelle 125 verbunden ist. Der¹Nullausgang des Flipflops gilt als 0-Informationsausgang der 1-ten Zählzelle 125_S

' der an den Informationseingang 132 der (1-1)-ten Zählzelle 125 angeschlossen ist. Die Recheneingänge der Flipflops 126, die als Takteingänge 133 der Zählzellen 125 dienen, sind miteinander in einem gemeinsamen -funkt verbunden und bilden den.

. Recheneingang des Additionszählers. Der k-te 0-<3teuer eingang der 1-ten Zählzelle 125 ist mit dem L-Informationsausgang 1J1 der , 1-k (p+1) I -ten Zählzelle 125 verbunden. Die L-Informationsausgänge 131 sämtlicher Zählzellen 125 bilden den Informationsausgang des AdditionsZählers 59 (Fig. 10), der einen mehrstelligen Ausgang bildet.

Fig. 24 zeigt eine weitere Ausführungsform des Additiortszählers 59» der η Zählzellen 125 (n =5) enthält, wobei jede von diesen, ähnlich wie bei der Ausführungsform gemäß-Fig. 26, ein Flipflop 126 enthält,-bei welchem der Rücksetzeinganjr 129 und der Setzeingang 13Ο jeweils mit den Ausgängen der logischen UND-Schaltung 127 und der logischen UKD-Schaltung 128 verbunden sind. Außerdem gilt der Ausgang der logischen Schaltung 127 als Steuerausgang der Zählzelle 125. Der L-Aus—

gang des Flipflops 126 ist an den einen Eingang der logischen UND-Schaltung 127 gelegt,und dient als L-Informationsausgang 131 der Zählzelle, während der andere Eingang der logischen Schaltung 127 als Steuereingang der 1-ten Zählzelle, der mit dem Steuerausgang der (l-p-i)-ten Zählzelle 125, d.h. mit dem Ausgang der logischen Schaltung 127 der (l-p-i)-t.en Zählzelle in Verbindung steht, dient. Die logischen Schaltungen 127 und 128 dienen zur Analyse des Zustandes der Flipflops 126 der entsprechenden Zählzellen und zur Formierung eines Rücksetzsignals und eines Setzsignals. Der eine Eingang der logischen Schaltung 128 dient als zweiter Steuereingang der 1-ten Zählzelie 125, der an den Steuerausgang der (l-1)-ten Zählzelle 125 gelegt ist_β Der andere Eingang der logischen Schaltung 128 dient als Informationseingaag 132 der 1-ten 'Zahlgelle 125, der mit dem O-Ausgang des Flipilops ί26 der (1+p)-fcen Zählzelle 125 in Verbindung steht» Die Recheneingänge der Flipflops 126 sämtlicher Zählzellea. 125 wirken als Takteingänge 133 der Zählzellen 12-5 und stehen mit dem Recheneingang des Zählers in Verbindung« Die L-Inf or mat ionsaus gänge 131 sämtlicher Zählzellen 125 bilden einen mehrstelligen Ausgang des Additionszählers_β

Die nächste Ausführungsform des Additionszählers gemäß Fig. 25 enthält η Zählzellen 125, jede von welchen ein Flipflop 126 einschließt, dessen L-Ausgang mit dem Eingang der logischen Einheit 134- verbunden ist und als L-Informationsausgang I3I der Zählzelle 125 dient. Der andere Eingang der

logischen Einheit 13^» der als Informationseingang der 1-ten Zählzelle' 125 dient, ist mit dem Informationsausgang 131 der (l-p)-ten Zählzelle 125 verbunden. Der Ausgang der logischen Einheit 134- ist an den Eingang der logischen ODER-Schaltung 135 gelegt und dient, als Steuerausgang der 1-ten Zählze3,le 125, der mit dem Steuereingang der (l-p)-ten Zählzelle 125 (P = 1) und dem Takteingang 133 der (l+1)-ten Zählzelle

• 125 verbunden ist. Der Ausgang der logischen Schaltung 135 ist an den Rucksetzeingang 129 des Flipflops' 126, bei welchem der Setzeingang als Takteingang 133 der Zählzelle dient, gelegte Der Takteingang 133 der ersten Zählzelle 125 dient als Zähleingang des Additionszählers, während die L-Informations— ausgänge I3I sämtlicher Zählzelle 125 einen mehrstelligen Informationsausgang des Additionszählers bilden,

Fig. 26 zeigt das Funktionsschema eines Additionsimpulszählers in Fibonacci-p-Codes, der bei dem Umsetzer von Fibo— naccivp-Codes in einen k-Code der Ein- und Ausgaaeeinheit benutzt und aus η Zählzellen 125, einem Nullgenerator 136, der einem der logischen Null entsprechendes Signal-auf den Eingang 132 der η-ten Zählzelle 125 gibt, und einer logischen Einheit 137 zur Formierung eines Rückstellimpulses für die . Flipflops 126 sämtlicher Zählzellen 125 besteht. Einer der Ein-

gänge der logischen Einheit 137 ist mit dem Takteingang 133 der ersten Zählzelle 125 verbunden und bildet den Recheneingang des oubtraktionszählers, während ihr Ausgang 138 über eine logische ODEii-Schaltung 139 jeder Zählzelle 125 an den

ßetzeingang 129 des Flipflops 126 jeder Zählzelle 125 angeschlossen ist« .

Der Eingang der logischen Einheit 157 _s der mit dem Takteingang 1^5 der ersten logischen Zählzelle 125 in Verbindung steht, ist an die Eingänge einer Verzögerungsleitung 140 und eines Negators 141 gelegt, wobei die Ausgänge derselben an die "beiden Eingänge einer logischen UND-Schaltung 14-2, deren Ausgang als Ausgang 158 der logischen Einheit 157 dient, angeschlossen sind. Der Informationseingang 152 jeder Zählzelle 125 bildet einen Eingang ihrer logischen UND-Schaltung 143, deren zweiter Eingang den anderen Informationseingang 144 der Zählzelle' 125 bildet, während der restliche Eingang mit dem O-Ausgang des Flipflops 126, der als O-Informationsausgang der 1-ten Zäh^zelle dient und an den Informationseingang 144 der (l+p)-ten Zählzelle 125 gelegt ist, in Verbindung steht· Darüber hinaus ist der O-Informationsausgang der ersten Zählzelle 125 an den restlichen Eingang der logischen UND-Schaltung* der logischen Einheit 157 angekoppelt. Der Informations— eingang 152 der 1-ten Zählzelle 125 ist an den L-Inforinationsaue gang der (l+i)-ten Zählzelle 125, der als L-Ausgang des Flipflops 126 dient, angeschlossen, wobei 1 ^ η ist. Der Ausgang der logischen Schaltung 145 liegt am Eingang der logischen Schaltung 159 und dient als Steuerausgang der 1-ten Zählzelle 125, der mit dem Takteingang 155 der (l+1)-ten Zählaelle 125 und dem Steuereingang der (l-p)-ten Zählzelle 125 _t der den restlichen Eingang der logischen ODER-Schaltung 159

der (l-p)-ten Zählzelle 125 darstellt, in Verbindung steht. ;

¹ Fig. 27 zeigt das Funktionsschema eines Reversierimpuls— Zählers 71 in Fibonacci-p-Codes, der in der Ein- und Ausgabeeinheit 40 zur Umsetzung des k-Codes in einen Fibonacci-p-Code und-umgekehrt verwendet wird. Die Schaltung enthält η (n = 4) Zählzellen 125 und eine logische Einheit 137, die der logi- ^!

sehen Einheit gemäß Fig. 26 ähnlich ist. Jede Zählzelle' 125

f enthält ein Flipflop 126, bei dem der ßücksetzeingang 129 [ und der Setzeingang 13Ο jeweils an die Ausgänge der logischen UND-Schaltungen 12? und 128 gelegt sind, während der L- und 0-Ausgang des· Flipflops 126 jeweils an die Eingänge 146 und 147 äer logischen UND-Schaltungen 143 und 149, deren Ausgänge mit den Eingängen der logischen ODER-Schaltung 150 in Verbindung stehen, angeschlossen ist. Der Ausgang dieser logischen Schaltung 15o dient als Informationsausgang der 1-ten Zählzelle 125, der mit dem Informationseingang 152 der (l-1)-ten Zählzelle verbunden ist. Dieser Ausgang der logischen Schaltung 15o ist an einen der Eingänge der logischen UND-Schaltung 151 angeschlossen, deren anderer Eingang den anderen Eingang der 1-ten Zählzelle 125, der mit dem ersten Informationseingang 132 der (l-p-i)-ten Zählzelle 125 in Verbindung steht, bildet. Der restliche Eingang der logischen Schaltung 1>1 ist über einen Negator 152 an den ersten Informationseingang 1p2 der gleichen .Zählzelle 125 gelegt, während der Ausgang der logischen Schaltung 151 mit dem Eingang der zweiten logischen ODER-Schaltung 153 in Verbindung

steht und als Steuerausgang der 1-ten Zählzelle 125, der an ,den Takteingang 133'der (l+1)-ten Zählzelle 125 und an den Steuereingang der (l-p)-ten Zählzelle 125 angeschlossen ist, diente Der nächste Eingang der logischen Schaltung 152 gilt als Steuereingang der 1-ten Zählzelle 125, während der restliche Eingang der logischen Schaltung 153 jeder Zählzelle mit dem Ausgang 138 der logischen Einheit 137 verbunden ist» Der Ausgang der logischen Schaltung 153 ist an die ersten Eingänge der logischen Schaltungen 127 und 128 angelegt, wobei die anderen Eingänge dieser Schaltungen mit den restlichen Ein gangen der logischen Schaltungen 148 und 149 verbunden sind und als Additions- und Subtraktionssteuereingänge 154 und der Zählzelle' 125 dienen, wobei der Additionssteuereingang .154· jeder Zählzelle 125 mit dem Additionseingang des fieversierzählers 71 verbunden ist, während der Subtraktionssteuereingang 155 jeder Zählzelle 125 an den Subtraktionseingang des Reversierzählers gelegt ist. Der Takteingang 133 jeder Zählzelle 125 dient als Zähleingang des Flipflops 126_e

Die Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform arbeitet wie folgt. .

In Fig. 1 und 2 sind die Schaltungen einer Einrichtung und einer_Funktionszelle 2 für ρ = 1 und η = 5, wobei η die Stellenzahl des Fibonacci-1-Codes ist j gezeigt, welche die Reduzierung auf die Minimalform, z.B. der Zahl 5 realisiert, die im Fibonacci-1-Code, der sich von dem Minimalcode unterscheidet, folgenderweise dargestellt ist.

3® _ 69 -

Stellenwert 5 3 2 11 Fibonacci-

-1~Code OLOLL

Die Binärformation gelangt parallel zu den Informationseihgängen 8 der Funktionszellen 2 und v/ird über die logische ODüR-Schaltung-IA- (Fig. 2) in die Flipflops 9, die sich vor dem Eintreffen eines Informationssignals an den Informations— eingängen 8 im Nullzustand befinden, eingespeichert. Beim Eintreffen eines L-Steuersignals am Faltungssteuereingang 7 (Fig. 1), der an'den Faltungssteuereingang jeder Funktionszelle .angeschlossen ist, gelangt dieses L-Signal zu einem der Eingänge der Faltungseinheit 11, Gleichzeitig führt die Faltungseinheit 11, die mit den Flipflops 9 der l_rten , (1-1)-tea "und (1-2)-ten Zellen verbunden ist, eine Analyse des Zustande;» der Flipflops 9 dieser FunktiQnszellen 2 zwecks Bestimmung der Durchführungsmöglichkeit der Faltungsoperation durch« In diesem Falle ist die Faltungsbedingung für die 3· Stelle, d.h. für 1=3» erfüllt« Am Ausgang der Faltungseinheit 11 der dritten Funktionszelle 2 erscheint ein L-Signal_$ das die ODER-Schaltung 14 durchlauft.und eine L in das Flipflop 9 der dritten Funktionsζeile 2 einschreibt. Das gleiche L-Signal gelangt vom ^altungsaus^g ang der 3·. Funkt ions ze He 1 (Fig, 1) zu den Faltungssetzeingängen 5 und 6 der zweiten und ersten Funktionsζeile 2, so daß dieses L-Signal die ODER-Schaltungen 113 (Fig. 2) der zweiten und ersten Funktionszel--

len 2 (Fig. 7) passiert und in die Flipflops 9 dieser Funktionszellen 2 Nullen 0 einschreibt. Damit ist die erste Faltung beendet. Im Ergebnis der Faltung nimmt die Zahl OLOLL die Form CLLOO an, so daß die Bedingung für die Faltung in die fünfte Funktionszelle 2 entstanden ist, was auf oben beschriebene Weise realisiert wird. Infolgedessen nimmt die Ausgangskombination OLOLL die Form LOCOO an, was der minimalen Darstellungsform der Zahl 5 im Fibonacci-I-Code entspricht. Die Dauer des Steuersignals an Steuereingang 7 muß größer als die für die Durchführung aller möglicher Faltungen notwendige Zeit sein. Nach Beendigung des Faltungssteuersignals wird die information an den Informationsausgängen aller Funktions-.zellen 2 parallel abgelesen.

Die Faltungsoperation für Zahlen im Fibonacci-p-Code "bei ρ = 2 wird auf vorstehend beschriebene Art in den Einrichtungen 1 gemäß Fig. J5 und 4- realisiert. Fig. 3 zeigt eine Einrichtung zur Reduzierung des Fibonacci-p-Codes auf die Minimalform, die auch die Abwicklungsoperation realisiert. In denjenigen Fällen, wo die Durchführung aller möglicher Faltungen nicht die Minimalforci der Darstellung der Zahl im Fibonacci-p-Code sichert, realisiert die Einrichtung 1 gemäß Fig. 3 abwechselnd die Operationen Faltung und Abwicklung,

Nachstehend sei die Reduzierung einer Zahl im.Fibonacci— p-Code auf die Minimalform am Beispiel der Zahl 8, die im Fibonacci-Code bei ρ = 2 die Form . .

Stellenwert 6 4 3 .2 1 1 1 Fibonacci-p-Code 0 LOLLLO hat, betrachtet. .

Beim Anlegen eines FaItungsSteuersignals an den Steuereingang der Einrichtung 2, realisiert diese die Operation Faltung, Hierbei ist die Durchführung zweier Faltungen 0 L". 0 L LL 0 möglich, so daß an den Ausgängen der

•4 i ι

Faltungseinheiten 11 der siebten und fünften Funktionszellen 2 ein Faltungssignal L erscheint. 'Weiterhin passiert dieses Signal L die Negatoren 25 der fünften und siebten Funtetions~ zellen'2 und erscheint, als FaltungsVerbotssignal, das ein invertiertes Faltungssignal darscellt, an den Verbot sfaltungs· ausgängen der fünften und siebten Funktionszellen 2_e"Das Faltungsverbotssignal gelangt von der siebten Funktionszelle 2 zum FaItungsverbotseingang 19 der (l-2)-ten Funktionszelle 2, d.h. der Funktionszelle 2. Der Faltungsverbotseingang 19 bildet einen der Eingänge der logischen -UND-Schaltung 24 (Fig. 4), so daß das FaItungsverbοtssignal, d.h. das Nullsignal, die logische UND-Schaltung 24 der fünften Funktions~ •zelle 2 sperrt und die Faltung zu der fünften Stelle nicht. stattfindet«, Der erhaltene Code ist aber nicht die minimale Darstellungsform der Zahl 8 im Fibonacci-p-^Code, deshalb muß man bei dem erhaltenen Code eine .Abwicklung der 1-ten Stelle zu den Stellen von der (l-p_)-ten bis zur (l-2f.)-ten vornehmen. Hier ist 1 = 2, folglich wird die Abwicklung nur zur.(1-2)-

ten.Stelle, d.h. zur 1 Stelle vorgenommene

Nach Beendigung des Faltungssteuersignals wird auf den Stauereingang 21 (Hg. 3) ein- Äbwicklungss teuersignal gegeben_s dessen Dauer größer als die für die Durchführung aller möglicher Abwicklungen benötigte Zeit ist.

Die Abwicklung von der dritten Stelle zur ersten ist

dann möglich, wenn an den Abwicklungsinformationseingängen ;

Ϊ 21 und an dem Abv/icklungssteuereingang 20 der dritten Funk- :

tionszelle, die als Eingänge der als UND-Schaltung ausgeführten Abwicklungseinheit 2J dienen, L-Signale anliegen, dann erscheint am Ausgang der Einheit 23 ein Abwicklungssignal

das über-die logische ODER-Schaltung 1J zum'Rücksetzeingang

16 des Flipflops 9 der dritten Funktionszelle 2 gelangt und

das Flipflop in den Nullzustand umsteuert. Gleichzeitig ge- ΐ langt über die ODER-Schaltung 14 das Abwicklungssignal zum Setzeingang des Flip-flops 9 der ersten FunktionszeHe 2 und steuert ihr Flipflop 9 in den L-Zustand um. Nach'Beendigung dieser Abwicklung nimmt der Code die Form ' " · .

LOOOOLL an. so daß die Bedingungen für die Ab-I f j f ·

wicklung von der siebten Stelle zur fünften, vierten und dritten Stelle erfüllt sind. Diese Abwicklung erfolgt auf ähnliche Weise, wie die vorangegebene. Der Code nimmt die Forft 0 0 L.; L L L L. an, die nicht die minimale Darstellungsform der Zahl ist. Durch Anlegen eines Faltungssteuersignals an den Steuereingang 7 realisiert die Einrichtung im Laufe· einer der Dauer dieses Steuersignals gleichen Zeit auf vor-

stehend beschriebene Art alle, möglichen Faltungen, so daß der Code der Zahl 8 die minimale Darstellungsform annimmt; und zwar L 0 O L Ow 0 0. .'

Die Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform gemäß Fig. 5 funktioniert auf oben beschriebene Weise«. Die Eigenart besteht darin, daß bei dieser Einrichtung ^ede Funktionszelie 2 einen zusätzlichen Abwicklungsverbotsausgang hat, der an die Abwicklun&sverbotseingänge 27 der Funktionszellen 2 von der (l-2)-ten bis zur (l-p+1) einschließlich angeschlossen ist. Dies schließ^die Möglichkeit einer gleichzeitigen Durchführung zweier Abwicklungen in einer Zelle aus, was beispielsweise bei ρ = 3 der Fall ist, wenn die Abwicklung des Codes LO LOOOOOO der die Zahl 11 im Fibonacci-p-Code bei ρ = 3 darstellt, durch geführt v/ird. Bei diesem Code sind die Abwicklungsbedingungen für die neunte und siebte Stelle erfüllt:

LOLOOOOO 0."Gleichzeitig mit dem Abwick-J T T f

ΤΊ 1

lungssignsl am Ausgang der logischen Schaltung 28 der neunten Funktionszelle 2 erscheint am Ab v/icklungsVerbotsausgang 23 dieser Zelle ein Abwicklungssignal, das ein invertiertes Abwicklungsverbotssignal darstellt, welches beim Eintreffen am Eingang der logischen UWD-Schaltung 28 der siebten Funktionszelle die Abwicklung der siebten Stelle verbietet.

Fig. 6 zeigt eine Einheit 30 zur Ermittlung der Minimalitätsdarstellungsform im Fibonacci-p-Code. Der Zustand der

l-ten Funktions-zelle 2 und der Funkt ions ze 11 en von der (l-1)-rten bis zur (l-p)-ten wird, von der logischen'UND-Schaltung 36 und der logischen ODER-Schaltung 38 der 1-ten Zelle 33 analysiert. Liegt am Ausgang der 1-ten Funktionszelle 2 und am Ausgang einer der Funktionszellen 2 von der (l~1)-ten bis zur (l-p)-ten ein L-Signal an, so erscheint am Ausgang der Zelle 33 ein L-Signal, das über die logische ODER-Schaltung 31 zum Ausgang der Minimalitätsermittlungseinheit gelangt und davon z-eugt, daß in dem betreffenden Moment der analysierte Code der minimalen Darstellungsform im FibonaccirP-Code entspricht« Die beschriebene Faltun^sund"Abwicklungsvorgänge werden abwechselnd so lang durchgeführt, bis am Ausgang der Einheit ein O-Signal'erscheint, das davon zeugt, daß der in den Funktionszellen eingeschriebene Code in minimaler Form des Fibonacci-p-Codes dargestellt ist· Die Einführung der Minimalitätsermittlungseinheit 30 gestattet es, den BeendigungsZeitpunkt der Reduzierung einer im Fibonacci-p-Code dargestellten Zahl auf die Minimalform zu ermitteln. Dies verkürzt die mittlere Reduzierungszeit und erhöht damit die Wiickungs geschwindigkeit der Reduzierungseinrichtung.

Die Einrichtung 1 gemäß Fig. 4- realisiert, wie schon erwähnt, die Operationen Faltung und Abwicklung. Dank dem vorhandenen Inversionseingang 39 ist die Einrichtung 1 befähigt, rt.en in den Flipflops 9 gespeicherten Code zu invertieren. Die Invertierung findet beiin Anlegen eines Signals an den Inver-

1 & 9 - 75 -

sionseingang 39 sämtlicher Funktionszellen 2 statt, welches die Flipflops 9 1°· den entgegengesetzten Zustand umsteuerte Biese Operation ist zur Umsetzung des direkten Fibonacci-p-Codes in einen inversen Fibonacci-p-Code erforderlich. Betrachten wir die Umwandlung der Fibonacci-p-Codes 0 0L0000(p=2). Die Inversion wird mit den Stellen von der ersten bis zur (n-p)-ten d.h. bis zur fünften. Stelle durchgeführt* Infolge der Invertierung nimmt der in den Flipflops 9 eingeschriebene Fibonacci-p-Code die Form O 0 O L L L L an, die sich von der minimalen Darstellungsform unterscheidet. Durch Anlegten eines Signals an. den-Faltungssteuereingang 7 v/erden sämtliche Faltungen des Fibonacci-p-Codes durchgeführt, so daß der Fibonacci-p-Code clie Form OLOOLOO annimmt, die die Minimalform darstellt. Als Beweis dafür, daß der erhaltene Fibonaccip-Code 0 L . 0·' OLO 0 der inverse Code des Ausgangscodes 0 0 LOOOO ist, dient der Umstand, daß die Summe dieser Codes, deren Form L00L000 einen maximalen Fibonacci-p-Code darstellt, der sich in Alinimalform durch die gegebene Stellenzahl & = 7 darstellen läßt.

In denjenigen Fällen, wo in einer der höherwertigen Stel*- len (gegebenenfalls ρ = 2) eine "1" vorhanden ist, hat man vor der Invertierung eine Abwicklung durchzuführen, um die "1" aus •diesen Stellen auszuschließen.

Hat die in den Flipflops 9 eingeschriebene Zahl "6.¹.* im

Fibonacci-p-Code die Form L 0 0. 0 0 0 0 (p =2), so nimmt sie nach der Durchführung aller Abwicklungen die Form 0 0 LLOOL an, wonach man durch Anlegen eines Signais an den Inversionseingang 39 den Fibonacci-p-Code 0 0 LL 0 0 0 L invertiert. Infolge der Invertierung erhält man den Fibonacci-p-Code 0 0 0 0 L L 0, der nicht die minimale Darstellungsform der Ausgangszahl ist. Weiterhin wird gemäß dem' vorstehend beschriebenen eine Faltung der zweiten und dritten Stellen zur vierten Stelle durch Anlegen eines Faltungssteuersignals an den Faltungseingang 7 durchgeführt, so daß der Fibonacci-p-Code die Form .0 0 OLOOO annimmt, die den inversen Code der Ausgangszahl "6" darstellte

Die digitale Informationsverarbeitungseinrichtung funktioniert wie folgt. Die Ausgangsdaten, die in Form von elek-=·; trischen dem mehrstelligen k-Code entsprechenden Signalen dar gestellt sind, gelangen zum Informationseingang 41 der Ein- und Ausgabeeinheit 40. Der mehrstellige k-Code wird in den k-Subtraktionszähler 58, der auf eine der bekannten Arten aus geführt ist, eingeschrieben. Am Recheneingang des k-Subtrak— tionszählers 58, sowie am Recheneingang des Additionszählers 59» die 3.Ώ. den Steuere ingang 49 der Ein- und Ausgabeeinheit angeschlossen sind, treffen vom Ausgang der Steuereinheit 47 Steuerimpulse ein, deren Foügefrequenz aus den Ansprech— bedingungen des Flipflops der niedrigsten Stelle des k-Sub« traktionszählers 58 und des Flipflops 126 der ersten Zähl«

zelle 125 des AdditionsZählers 59 gewählt ist.· Das Anlegen vor Steuerimpulsen an die Recheneingänge des k~Subtraktionszählers und des Additionszählers 59 findet so lange statt, bis der Subtraktionszähler 58 den Nullzustand annimmt. Den Zeitpunkt, zu dem der k-Subtraktionszähler den Nullzustand annimmt, wird durch die Nüllermittlungsschaltung 60 fixiert, die ein Signal erzeugt, das das Anlegen der Steuerimpulse an den Steuereingang 49 unterbricht. Der Addi'tionszähler 59 für Fibonacci-p-Codes zählt gleichzeitig mit der Subtraktion. im k-Subtraktionszähler 58 die Steuerimpulse aus. Zum Zeitpunkt, wo das Anlegen der Steuerimpulse aufhört, wird in dem Additionszähler 59 der Fibonacci-p-Code fixiert, der dem k-Ausgangspositionscode entspricht.

Wird als Additionszähler 59 die Ausführungsform gemäß Fig. 25 verwendet, so geschieht das Auszählen der Steuerimpulse wie folgt (bei ρ = 1);

Kummer der Zählzelle (Stelle) 1 2 $· 4- 5 Stellenwert " 1 2 5 5 8 Die Flipflops sämtlicher Zählzellen 125 befinden sich im Ausgangszustand (Nullzustand), was der Codekombination 0 0 0 0 0 entspricht. Der Steuerimpuls wird auf die Takteingänge 133 sämtlicher Zählzellen 125, die an den Recheneingang des Additionszählers 59 gelegt sind, gegeben. Von dem O-Informationsaus^ang der zweiten Zählzelle 125 wird ein L-Signal auf den einzigen Eingang der logischen IHD-Schaltung der ersten Zählzelle 125 gegeben und gelangt zum Setzeingang

des. Flipflops 126 der ersten Zählzelle 125. An die Rücksetz- und Setzeingänge der Flipflops aller anderen Zählzellen 125 werden O-Signale (hier und weiter wird als "0"-Signal ein Signal, das dem Niveau einer logischen Null entspricht, bezeichnet) angelegt, da am L-Informationausgang .1^1 jeder der Zählzellen 125 ein O-Signal anliegt. Beim. Eintreffen des ersten Steuerimpulses-am Recheneingang des Additionszählers 59 wird das Flipflop 126 der ersten Zählzeile 125 in äen L-Zustand gebracht, während der Zustand aller anderen Flipflops 126 unverändert "bleibt. Die Codekorabination nimmt die Form LOO 0 Ο an, so daß von dem L-Infcrmationsausgang 131 der ersten Zählzelle 125 an einen der Eingänge der logischen ITKD-Schaltung 128 der zweiten Zählzelle 125 ein L-Signal angelegt v/ird. An den anderen Eingang der gleichen logischen Schaltung 128 wird ein L-Signal von dem O-Informations ausgang der dritten Zählzelle 125 angelegt, was Bedingungen für die Umsteuerung des Flipflops 126 der zweiten Zählzelle 125 in der L-Zustand beim Eintreffen des nächsten Steuerimpulses am Recheneingang des Additionszählers 59 der zweiten Zählzelle 125 schafft. In der ersten Zählzelle wird das Flipflops 126 in den O-Zustand gebracht, da das L-Signal von seinem L-Ausgang über die logische UND-Schaltung 127 zum Rücksetzeingang 129 gelangt und das Flipflop 126 der ersten Zählzelle 125 zum Übergang in den Kulizustand vorbereitet, deshalb v/ird nach Beendigung des zv/eiten Steuerimpulses in dem Addibionszähler 59 der Code OLOO 0 fixiert. Das weitere Auszäh-

len erfolgt auf ähnliche .Weise. · .·

In dem Additionszähler 59 gemäß Fig. 24 läuft der Zählvorgang nahezu identisch ab. In der ersten Zählzelle 125 durch läuft das von dem O-Inforinationsausgang der zweiten Zählzelle 125 eintreffende L-Signal die logische UND-Schaltung und bereitet das Flipflop 126 der ersten Zählzelle 125 zum Übergang in den L-Zustand vor, während in den übrigen Zählzellen 125 am zv/eiten Eingang der logischen Schaltung ein lYullsignal vom Steuerausgang der vorangehenden Zählzelle 125 eintrifft, des— 'halb wird beim Eintreffen des ersten Steuerimpulses an den Takteingängen 133 sämtlicher Zählzellen 125 in dem Additionszähler 59 der Code LOOOO eingeschrieben. Das Einschreiben der zweiten Eins erfolgt auf ähnliche'Weise. Betrachten wir nun das Hinzufügen einer Eins zum Code 0 L 0 L 0_s

der in dem Additionszähler 59 enthalten ist. In der ersten

ι Zählzelle 125 liegen an den Rücksetz- und Setzeingängen 129 und 130 des Flipflops 126 O-Signale an, da das Flipflop 126 dieser Zählzelle 125 sich im O-Zustand befindet und vom 0-In-. formationsausgang der nächstfolgenden Zählzelle 125 trifft ein O-Signal ein. Am Rücksetzeingang 129 des Flipflops 126 trifft ein L-Signal ein, da dieses Flipflop 126 sich im L-Zustand befindet. In der dritten Zählzelle 125 werden an die Rücksetz- und Setzeingänge I29 und 13O des Flipflops 126 O-Signale angelegt, weil'dieses Flipflop 126 sich im O-Zustand befindet und von dem 0-Informationsausgang der vierten Rechenzelle 125

ein 0~Signal eintrifft, Am Rucksetseingang 129 des Flipflop 126 der vierten Zählzelle 125 trifft ein L-Signal vom Ausgang der logischen ILKD-Schaltung 127 dieser Zählzelle 125 ein, weil ihr Flipflop 126 sich im L-Zustand "befindet und von dem Steuerausgang der zweiten Zählzelle 125 ein L-Signal auf den anderen. Eingang der logischen UND-Schaltung der vierten Zählzelle 125 begehen wird« Das L-Signal vom Ausgang der logischen tftiD-Schaltung 127 der vierten Zählzelle 125 durchläuft die logische UND-Schaltung 128 der -fünften Zählzelle 125 und "bereitet ihr Flipflop.126 zum Umsteuern in den L-Zustand vor. Beim Anlegen eines Steuerimpulses wird der Additionszähler 59 vom Zustand 0 L 0 L 0 in den Zustand 0 0 0 0 1 gebracht« Der Vorteil dieser Ausführung des Additionszählers 59 gegenüber der oben "beschriebenen Ausführung besteht darin, daß die logischen URD-Schaltungen 127 und 128 nur zwei Eingänge erfordern, während bei den logischen Schaltungen 127 und 128 gemäß Fig. 25 -~J~ + 2 Eingänge benötigt werden, wobei 1 die Nummer der Zählzelle 125 bedeutet. Jedoch ist die Wirkungs- . geschwindigkeit der Schaltung gemäß Fig, 24 etwas geringer als die der Schaltung gemäß Fig. 23, weil die letztere Variante des parallele Arbeitsprinzip realisiert· Der Additionszähler 59 gemäß Fig» 2^ funktioniert wie folgt. Beim Eintreffen eines Steuerimpulses am Takteingang 133 der ersten Zählzelle 125, wird das Flipflop in den L-Zustand eingestellt. Nach Beeindigung des Steuerimpulses durchläuft das aus dem L~Ausgang_t des Flipfiops 126 kommende L-Signal die logische Einheit 134-

* - 81 -

und die logische UND-Schaltung 135 und stellt in den Nullzustand das Plipflop.:'-126 der ersten Zählzelle ein. Gleichzeitig wird ein L-Signal vom Ausgang der logischen Einheit 1^4 der ersten Zählzelle 125 -auf den Rücksetzeingang 1^0 des Flipflops 126 der zweiten Zählzelle 125 gegeben und stellt dieses in den L-Zustand ein. Mit dem Eintreffen eines weiteren Steuerimpulses wird das Flipflop 126 der ersten Zählzelle in L-Zu- . stand gebrachte Nach Beendigung dieses Impulses v/erden die "L" der ersten und zweiten Zählzellen durch ein "L" der dritten Zählzelle 125 ersetzt, da die logische Einheit 1354- der zweiten Zählzelle 125 ein L-Signal formiert, das über die logische Schaltung 155 zum Rücksetzeingang 129 des Flipflops 126 der ersten und zweiten Zählzellen 125 und gleichzeitig zum Setzeingang des Flipflops 126 der dritten Zelle 125 gelangt. Der in den Additionszähler 59 "beim Eintreffen eines Steuerimpulses eingeschriebene Fibonacci-p-Code,unterscheidet sich von der minimalen Darstellungsform. Die Reduzierung des Codes- auf die minimale Form erfolgt asynchron, ohne Anlegen von Steuerimpulsen» Hier sind auch keine Flipflops mit einem Recheneingang die bei den bekannten Zählern benutzt werden, banötigt.

Die Information im Fibonacci-p-Code vom Ausgang des Additionszählers 59 (Fig. 8) gelangt zum Informatianseingang 4 J der Recheneinheit 44, dann zu den Informationseingängen des Multiplikandregisters 66 und des Multiplikationsregisters 67 und wird in diese eingeschrieben. Die in Fig. 8 gezeigte Ausführungsform der Recheneinheit 44 ermöglicht die Multiplika-

tion von Bruchzahlen in Fibonacci-p-Codes auf folgende· Weise. Gleichzeitig mit dem Eintreffen des Ausgangs-Fibonacci-p-Codes an den Informationseingängen der Registers 66 und 67 wird aus der Einheit 4-7 auf die Steuereingänge dieser Register 66 und 67, die an den Steuereingang 50^ gelegt sind, ein Steuersignal gegeben, das den Ausgangs-Fibonacci-p-Code in eins der Register 66 bzw, 67 einschreibt (ist der AusgangSr-Fibonacci-p-Code ein Multiplikand - so erfolgt das Einschreiben in das Register 66, ist er dagegen ein Multiplikator, so wird er in das Register 67 eingeschrieben). Beginnt man die Multiplikation mit den niederwertigen Stellen, so dient als Ausgang der Endstelle des Registers 67 der Ausgang der niedrigsten Stelle $ird dagegen die Multiplikation mit den höherwertigen Stellen, ausgeführt so dient als Endstelle des 'Registers 67 der Ausgang der höchsten Stelle. Beide Multiplikationsarten werden identisch ausgeführt, nur erfolgt im ersten Falle die Verschiebung des Multiplikanden in Richtung der höherwertigen Stellen und die des Multiplikators - in Richtung der niederv/ertigen Stellen verschoben, während im zweiten Falle die Verschiebung umgekehrt geschieht.

Betrachten wir die erste Multiplikationsart. Mit dem nächstfolgenden Steuersignal von der Einheit* 4-7 wird die nächste Codekombination in das Hegister 67 eingeschrieben.

' Liegt am Ausgang der niedrigsten Stelle des Registers 67 ein L-Signal an (d.h. in der niedrigsten Stelle ist eine Eins eingeschrieben), so ruft dieses L-Sigiial beim Eintref-

ten in der Steuereinheit 4-7 ein Steuersignal ain. Eingang 50p und damit am Steuereingang des Summators 69 hervor. Hierbei findet eine Addition des in dem Summator 69 gespeicherten Codes mit dem Code, das an seinem Eingang 68 für den zweiten Summanden vom Register 66 eintrifft. Der Additionsvorgang in dem Summator 69 besteht in der Formierung von Codekombinationen, die den Zwischenbetrag und den Zwischenübertrag darstellen. Diese Codekombinationen gelangen zur Minimisierungseinheit 51» wo eine Reduzierung des eingetroffenen Fibonacci-p-Codes auf die Minimalform in. den beiden oben beschriebenen

4-

Reduzierungseinrichtungen 1 (Fig. 1, 5» 5) stattfindet. Die Reduzierung von Fibonacci-p-Codes auf die Minimalform erfolgt unter der Wirkung von F&ltungs— und Abwicklungssteuersignalen, die. aus der Steuereinheit 4-7 (^ig. 8) auf die Eingänge der Gruppe 54- von Steuereingängsn, die als Faltungs- und Abwicklungssteuereingängen 7 und 21 (Fig. 1, 5, 5) der Reduzierungseinrichtungen 1 dienen, gegeben werden.

Bei der Realisierung des synchronen Betrieb-S mit Hilfe von Einrichtungen 1 gemäß Fig_o 1, 3> 5 wird die Zahl der '...' Steuersignale maximal gewählt, wie dies die Reduzierung des Fibonacci-p-Codes von gegebenen Stellenzahl auf die Minimalform erfordert. Bei dem asynchronen Betrieb, der mit Hilfe der Reduzierungseinrichtung gemäß Fig. 6 realisiert wird, werden von den Ausgängen der Minimalitätsermittlungseinheiten 30 auf die Einheit 47 (^ig. 8) Signale gegeben, die von dem

Abschluß der Reduzierung des Fibonacci-p-Codes auf die Minimalform zeugt, und die Steuereinheit 4-7 hört auf Faltungs- und Abwicklungssteuersignale zu formieren« Von den Ausgang der Minimisierungseinheit 51 gelangen die auf die Minimalforia reduzierten Codekombinationen zu den zusätzlichen Informationseingängen 53? ^un<^ 53^ und dann zu den Eingängen für den Zwischenbetrag und den.ZwischenübGtrag des Summators 69. Nach Ablauf des Additionsvorganges findet eine Verschiebung der in den Registern 66 und 67 eingeschriebenen Codekombinationen um eine Stelle auf ein Signal von der Steuereinheit 4-7 statt. Ist weiterhin in der niedrigsten Stelle des Registers 67 eine "Eins" eingeschrieben, so wird der oben beschriebene Vorgang wiederholt. Ist in der niedrigsten Stelle des Registers 67 eine ".Null" eingeschrieben, so wird ein Nullsignal vom Ausgang der niederwertigen Stelle des Registers 67 auf die Steuereinheit 4-7 gegeben und '.die letztere erzeugt ein Signal für die Verschiebung um eine Stelle, das zu den Steuereingängen der Register 66 und 67 gelangt. Die.Multiplikation wird so lange fortgesetzt, bis in das Multiplikandregister 67 die Multiplikation mit allen Stellen des Multiplikanden durchgeführt worden ist, wobei in dem Summator 69 das Produkt aus dem Multiplikanden und dem Multiplikator fixiert wird, das dann von dem Informationsaus^ang des Summators 69, der als Informationsausgang der Recheneinheit 44 dient, zum Informationseingang 4-5 der Ein- und Ausgabeeinheit 4-0 gelängt. Sodann wird diese Codekombination in den Subtraktionszähler 63 im Fibonacci-p-

g^y S^i — 85- ;

Code' eingeschrieben. Der Steuerimpuls von der Steuereinheit 47 gelangt zum Eingang 492» der als Recheneingang des Subtraktionszählers 63 und des Additionszählers 65 dient. Das Eintreffen der Steuerimpulse von der Einheit 47 und folglich das Umsetzen des Fibonacci-p-Codes findet so lange statt, bis in allen Zählzellen 125 (Fig. 26) des Subtraktionszählers 63 alle "Nullen" eingeschrieben sind, was zur Formierung eines "Nullsignals" in der Nullermittlungsschaltung 64 führt, das zum Eingang 482 der Einheit 47 gelangt und das Anlegen der Steuerimpulse an den Eingang 492 ^^{er Ε}^^ηηΘ^^ ^O einstellt. Hierbei wird-in dem k-Additionszähler das Resultat der Umsetzung des Fibonacci-p-Codes in einen K-Code fixiert, der zum •Informationsausgang 42 der Einheit 40 in Form einer Kombina«- tion"von elektrischen Signalen gelangt.

Die Subtraktion von Impulsen in Fibonacci-p-Codes erfolgt im Subtraktionszähler 63 gemäß Fig. 26. Im Ausgangszustand befinden sich die Flipflops 126 sämtlicher Zählzellen 129 im Nullzustand. Nach dem Eintreffen des ersten Steuerimpulses formiert die logische Einheit 137 dank der Verzögerung^ leitung 140 nach der Rückflanke dieses Steuerimpulses ein L-Signal, das die Flipflops 126 sämtlicher Zählzellen 125 in. den L-Zustand einstellte

Beim Eintreffen des zweiten Steuerimpulses auf den

'Recheneingang des SubtraktionsZählers 63 wird das Flipflop 126 der ersten Zählzelle 125 in den O-Zustand gebracht. Nach Beendigung dieses Steuerimpulses wird ein L-Signal vom Null»

ausgang des Flipflop^s126 an den Eingang der logischen UND- Schaltung 143 der ersten Zählzelle 125 angelegt, während an den zweiten.Eingang dieser UND-Schaltung 143 ein L-Signal vom L~Informationsausgang I3I der zweiten Zählzelle 125, der mit dem L-Ausgang des Flipflops 126 der zweiten Zählzelle 125 in Verbindung steht, angelegt wird. Am Ausgang der logischen UND-Schaltung 14-3 der Zählzelle 125 erscheint ein L-Signal der beim Eintreffen am Takteingang 1Jp der zweiten Zählzelle 125 das Flipflop 126 dieser Zelle in dem O-Zustand bringt, und nach Durchlaufen der ODER-Schaltung 139 der ersten Zählzelle

. i

125 das Flipflop 126 dieser Zählzelle 125 in den L-Zustand kippt« Der Zustand sämtlicher Zählzellen 125 des Subtraktions-Zählers 63 entspricht der Codekombination L OL LL. Der nächstfolgende Steuerimpuls stellt das Flipflop 126 der ersten, Zählzelle 125 in den Nullzustand ein und versetzt den Subtraktionszähler 63 in einen unstabilen Zustand, der der Codekombination 0 OL L L entspricht. Nach Beendigung dieses Steuerimpulses wird der Subtraktionszähler 63 automatisch in den stabilen Zustand LLOLL durch Formierung eines Ij-Signals am Ausgang der logischen Schaltung 143 der Zählzelle 125 und dank dem Anliegen von L~Signalen am Nullausgang des Flipflops 126 der zweiten Zählzelle 125, am anderen Informationseingang 144 der zweiten Zählzelle 125 und'am Informationseingang 132 der gleichen Zählzelle 125 gebracht. Arn Ausgang dieser logischen Schaltung 143 erscheint ein L-Signal, welches das Flipflop 126 der dritten Zählzelle 125 in den O-Zustand -und die Flipflops 126 der ersten und zweiten Za'hlzel len 125 in den

_ 87 -

L-Zustand bringt*

Bei der digitalen Inforinationsverarbeitungseinrichtimg gemäß Fig. 9 trifft die Information in Forin eines k-Codes am Infornationseingang 41, der als Informationseingang des re-,versierbaren k-Zählers 70 dient, ein. Gleichzeitig trifft an dem Steuersingang 49^ der Einheit 40, der mit dem· Subtraktion-sc:Uigang des r eve rs ie rb ar en Zählers 70 und dem Additionseingang des reversierbaren Zählers 71 in. Verbindung steht ein Steuersignal ein, dessen Dauer der für die Umsetzung des k-Codes in einen Fibonacci-p-Code benötigten Zeit gleich ist. Auf den Steuereingang 49x unfi weiter auf die Recheneingänge der Reversierzähler 70 und 71 werden Steuerimpulse so lange gegeben, bis der Zustand des reversierbaren Ιέ-Zählers auf 0-Zustand geändert ist_e Hierbei erzeugt die Nullermittlungsschaltung 60 ein "NulT'-Signal, das auf den Eingang 49g. der Einheit 47 gegeben wird und das Anlegen von Steuerimpulsen an den Eingang 49z einstellt. Der Reversierzähler 71 fixiert einen I'ibonacci-p-Code, der dem Ausgangs-p-Code entspricht und der dann auf den Informationseingang 43 der Recheneinheit gegeben wird. Auf Steuersignale, die an dem Eingang 5Ο2 der Recheneinheit 44 eintreffen, wird der dem Multiplikand entsprechende Fibonacci-p-Code in die Multiplikationseinheit für Fibonacci~p-Zahlen eingeschrieben, während der dem Multiplikator entsprechende Fibonacci-p-Code in den Register 67 eingeschrieben wird. Der MuItiplikationsVorgang wird in der Recheneinheit 44 mit der Multiplikation des Multiplikanden in

«VVI0I -88- . - .

der Einheit 72 mit der ersten Zahl der Fibonacci-Reihe, d.h., mit."1" begonnen. Ist in der niedrigsten Stelle des Registers 67 mit dem Stellenwert "1" eine Eins eingeschrieben, so wird von ihrem Ausgang ein L-Signal in die Einheit 4-7 gegeben,

ihre

durch das in der letzteren eigene Additionssteuersignale erzeugt v/erden. Diese Additionssteuersignale werden auf den Steuereingang des Summators 69 gegehen., der die Addition des Fibonacci-p-Codes des an seinem Eingang 68 aus der Einheit 72 eintreffenden Summanden mit dem in dem Summator 69 eingeschriebenen Fibonacci-p-Code realisiert. Auf ein am Eingang i?Op der Recheneinheit 44 eintreffendes Steuersignal erfolgt eine Verschiebung des Fibonacci-p-Codes um eine Stelle nach den niederwertigen Stellen hin. Gleichzeitig führt die Einheit 72 eine Multiplikation des Multiplikanden mit der nächstfolgenden Zahl der Fibonacci-Reihe durch. Liegt an dem Ausgang der niedrigsten Stelle des Registers 67 ein O-Signal an, so wird die oben beschriebene Operation Verschiebung und Multiplikation durchgeführt. Die Multiplikation mit Fibonacci-Zahlen in der Einheit 72 besteht aus einer Reihe von seriellen Additionen mit Formierung des Zwischenbetrages und des Zwischenübertrages, die man sodann auf die Minimalform auf oben beschriebene ^%Art ^-redUZiert.

Me Multiplikation zweier Zahlen geht so lange vor sich_} bis mit allen Stellen des im Register 67 eingeschriebenen Multiplikators multipliziert worden ist. Das Multiplikationsresultat wird in dem Summator 69 formiert, von dem es zum Informati'önseingang 45 der Ein- und Ausgabeeinheit 40 gelangt

<# I - -89 -

und wird dann in den Reversierimpulszähler 71 eingeschrieben* Von der Steuereinheit 47 wird ein Steuersignal auf den Eingang 4-9₂ der Einheit 40, der mit dem Additionseingang des reversier* baren k-Zählers 70 und dem Subtraktionseingang des reversierbaren Zählers 71 i-ß- Verbindung steht', gegeben, so daß beim Anlegen von Impulsen an die Recheneingänge des reversierbaren. k-Zähiers und des reversierbaren Zählers 71 für Signale in Fibonacci-p-Godes der erstere eine Addition.der Steuerimpulse und der letztere eine Subtraktion von Einsen aus dem in diesem eingeschriebenen Fibonacci-p-Code durchführt. Dieser Vorgang dauert .so lange an, bis der Reversierzähler 71 den NullzustanS angenommen hat, was zur Formierung eines "Null'V-Signals durch. die Nullermittlungsschaltung 60 führt, welches auf den Eingang, 48p der Einheit 47 gegeben wird und das Anlegen der Steuerimpulse einstellt· In dem reservierbaren k-Zähler 70 wird ein k-Code fixiert, der dem Multiplikationsergebnis im Fibonacci— p-Code entspricht. , · . ·

Die vorhandenen Reversierzähler 70 und 71 gestatten es, den Geräteaufwand für die Realisierung der Ein- und Ausgabeeinheit 40 zu vermindern, während die beschriebene Ausführung Variante der Recheneinheit 44 die Multiplikation von Ganzzahlen ermöglicht. .

c;

Die Arbeitweise des Reversierzählers 71 sei mit Bezugnahme auf die oben beschriebenen Schemas des Subtraktionszählers 63 (Fig. 19) und des Additionszählers 59 (Fig. 25) erläutert.

Im Additionsbetrieb wird das erste Steuersignal auf den Additionseingang des ReversionsZählers 71 (Fig.27), der mit dem Additionseingang.154· D^e^^er Zählzelle 125 in Verbindung steht, gegeben. Hierbei wird der Anschluß des Ausganges der logischen ODER-Schaltung 153 über die logische Schaltung an den Rücksatzeingang 129 der Flipflops 126 aller Zählzellen sowie der Anschluß des L-Ausganges der Flipflops 126 an einen· der Eingänge der logischen UiND-Schaltung 131 über die logische UHD-Schaltung 140 und die logische ODjffi-Schaltung 150 gesichert.

Das Zählen von Impulsen im Additionsbetrieb wird wie in dem Additionszähler 59 gemäß Pig»; 27 realisiert. Zur Sicherung der Subtraktion von Impulsen in Fibonacci-p-Codes wird das Steuersignal auf den Subtraktionseingang des Reversierzählers 71» der mit den Subtraktionseingängen 155 sämtlicher Zählzellen 125 in Verbindung steht, gegeben. Hierbei wird der Anschluß des Ausganges der logischen ODER-Schaltung 153» die die Funktion der logischen Schaltung 139 erfüllt, an den Setzeingang der Flipflops 126 sämtlicher Zähzellen 125 über die logische UND-Schaltung 128 sowie' der Anlegen des O-Ausganges des Flipflops 126 an einen der Eingänge der logischen UND-Schaltung I5I, die die Funktion der logischen UHD-Schaltung 143 erfüllt, über die logische UftD-Schaltung 149 und die logische ODIiE-Schaltung 150 gewährleistet. In diesem Betrieb funktioniert der Reversicrzähler.71 genau so wie der vorstehend beschriebene Subtraktionszähler 63·

7 zeigt noch eins Variante des Strukturschemas der Informationsverarbeitungseinrichtung, bei der die Umsetzung des' k-Positionscodes iii einen Fibonacci-p-Code, die in dem Umsetzer 61 realisiert wird, die Formierung des Zwischenbeträges und des Zwischenübertrages in dem Sucnnator 77, die auf die Minimalform reduziert v/erden müssen, was durch Hinzufügen von zusätzlichen Einrichtungen 1 und Einführen von Kopplungen zwischen der Einheit 40 und der Einheit 51 erreicht wird, bedingt. Die an Eingang 4-1 der Einheit 40 eintreffende Information in Form eines k-Positionscodes wird in das Register 73 eingeschrieben. Jede Stelle des Registers v/ird durch Signale, die abwechselnd aus der Steuereinheit 47 an den Eingängen 49₂ ~^9_m ^ der Einheit 40, die als Eingänge der UIiD-Schaltungen 7^ - 7^™ gelten, eintreffen, abgefragt..Beim Anliegen von L-Signalen an beiden Eingängen jeder UriD-Schaiturig 74^...74J₁₁ erscheint an ihrem Ausgang ein L-Signal, das auf den Eingang der entsprechenden logischen ODEH-Schaltung der Einheit 75 gelangt, so daß am Ausgang 76 der Einheit 75 logischer ODER-Schaltungen ein Fibonacci-p-Code formiert wird, der dem Stellenwert des Registers 73» der zum betreffenden ZeiW· punkt abgefragt v/ird, entspricht» Betrachten wir ein'Beispiel für die Umsetzung des Binärcodes der Zahl "7"» die wie folgt geschrieben v/ird:

Stellenwert 4 2 1 Binärcode L LL

bei ρ = 1

Das Steuersignal trifft am Eingang 49p ein und am Ausgang der Schaltung 7^v-, erscheint ein L-Signal, Aus Ausgang 76 wird ein Fibonacci-p-Code formiert, der wie folgt geschrieben wird: Stellenwert 5 3 2 1

IFibonacci-p-Code 0 0 0 L

Auf ein Signal, das aus der Einheit 47 am Eingang 4-9,], der als Steuereingang des Summators 77 dient, eintrifft, wird eine Addition der ersten Codeoperation mit der im ßummator eingeschriebenen Codekombination 0 0 0 0 durchgeführt, so daß man die erste Codekombination 0 0 0 L des Summators 77 erhält, . . .

Die Abfrage der zweiten Stelle des Registers 73 führt zum Erscheinen am Ausgang 76 eines Fibonacci-p-Codes, der die Form · .

Stellenwert 5 3 2 1

Fibonacci-p-Code 0 0 LO hat.

Weiterhin wird auf ein Steuersignal aus der Einheit 47 eine Addition der ersten Codekombination 0 0 OL, die im Summator 77 gespeichert ist, und der zweiten Codekombination 0 O L 0 durchgeführt. Dies führt zu einem Zwischenbetrag 0 0 L L, den man in. der Einheit 51 auf die Minimalform OLOO reduziert. Nach Abfrage der dritten Stelle des Registers 73» die den Wert 4 hat,., erhält man am Ausgang 76 der Einheit 73 ein Pibonacci-p-Code,' der wir folgt geschrie»

ben-wird.

Stellenwert 5. 5 2 1

Fibonacci-p-Code OLOL

Die Addition der dritten Codekombination mit dem im Summator 77 gespeicherten jargebnis der vorangehenden Addition ergibt den Code LO L O₁ der die Minimalform der Zahl 7 darstellte

Die vorgeschlagene Ausführung des Umsetzers 61 gestattet es, die Wirkungsgeschwindigkeit durch "stellenweise¹¹ Umsetzung des Ausgangs-k-Codes gegenüber der vorstehend beschriebenen Ausführung zu erhöhen.

Ähnlich wie die oben beschriebene Recheneinheit gemäß Fig. 10 funktioniert die Recheneinheit 'gemäß Fig* 11.- Der Unterschied besteht darin, daß beim Anliegen eines L—Signals am Ausgang der niederwertigen Stelle des Registers' 67 nach Abschluß der Addition eine Verschiebung nicht um eine Stelle, sondern um p+1 Stellen durchgeführt wird. Die Möglichkeit einer solchen Verschiebung 'geht aus der minimalen Darstellungsform der Zahl im Fibonacci-p-Code hervor, in dem einer Eins zumindest "p" Nullen folgen. Die Verschiebung um p+1 Stellen wird in den Registern 67 und 66 unter der Wirkung des am Eingang 50-, der Recheneinheit 44 von der Einheit 47 eintreffenden Steuersignals realisiert. Diese zusätzliche Verschiebung gestattet die Verkürzung.der Dauer der Operation Multiplikation im Fibonacci-p-Code.

Die Ausführung der Recheneinheit 44 gemäß Pig, 12 gestattet es, die Speicherung und Verschiebung der Codes in den Registern 67 und 66 durch Formierung von Signalen in den Einheiten'JO, die von der Abweichung von der minimalen Darstellungsform der Fibonacci-p-Codes beim Versagen von Schaltungselementen zeugen. Von den Ausgängen 82 und 83 dieser Einheiten 30 gelangt das Signal auf die Eingänge der Gruppe 46 von Eingängen der Steuereinheit 47 und stellt die arbeit der Re- . cheneinheit 44 ein. Außerdem wird bei dieser Ausführung der Recheneinheit 44 eine Funktionskontrolle des Summators 69 durch die Kontrolleinheit 109, die mit der Steuereinheit 47 in Verbindung steht:, realisiert, .^

Die Recheneinheit 44 gemäß Fig. 13 funktioniert auf ähnliche Weise, wie die Recheneinheit gemäß Fig. 8. Jedoch gelangt hier die Information im Fibonacci-p-Code vom Ausgang des Multiplikandregisters 66 nicht unmittelbar auf den Eingang 68 des Summators 69 sondern über eine der Einheiten 84,,...84 . logischer UND-Schaltungen, und über die Einheit 85 logischer ODER-Schaltungen, Die Einheit 84^ führt eine Multiplikation des im Register 66 eingeschriebenen Multiplikanden mit der Stelle des im Register 67 eingeschriebenen Multiplikators ein. Ist zum Beispiel der Wert der ersten Stelle des Multiplikanden. und des Multiplikators gleich 1, so erscheint am Ausgang der Einheit 84,, ein Multiplikandcode, der über die Einheit 85 logischer ODER-Schaltungen auf den Eingang 68 des Summators 69 gegeben wirdo Ist der Wert der i-ten Stelle des Multiplikators

bz-v't-des Multiplikanden, bzw, des einen und des anderen gleich O, so liegt am Ausgang der Einheit 84-. ein Kulicode an. Aus den Kriterium der minimalen Darstellungsform des Fibonacci-p— Codes folgt, daß der Fibonacci-p-Code des Multiplikanden am Ausgang nur eines der Einheiten 84-, deren Gesamtzahl p+1 ist« anliegen kann. Dadurch erfolgt die Verschiebung der Fibonaccip~Codes in den Registern 66 und 67 gleich um p+1 Stellen, was die Erhöhung der Wirkungsgeschwindigkeit der Schaltung ermöglichte · '

Die vorstehend beschriebene Bedingung für das Anliegen des Fibonacci-p-Codes am Ausgang nur einer Einheit 84 ermög- ' licht die" Kontrolle der Multiplikation durch die Kontrolleinheit 87, die auf jede bekannte Art realisiert werden kann. Erscheint der Fibonacci-p-Code am Ausgang mehr als einer Einheit 84, so formiert die Einheit 87 ein Fehlersignal, das zur Steuereinheit 47 gelangt und die Arbeit der Recheneinheit 44 einstellt. Hier wird die Kontrolle der Verschiebung und Speicherung der Information in den Registern 67 und 66 sowie der Arbeitsablauf des Summators 69 wie bei der vorstehend beschriebenen Ausführung der Recheneinheit 44 realisiert.

Die Kontrolle der Multiplikation von ganzen Zahlen wird durch Einführen einer Kontrolleinheit 109 in den Summator 69 und durch Einführen von Kontrolleinheiten in Form von Einheiten 3>0 in die Multiplikationseinheit 72 für Fibonacci-p-Zahlen, deren Funktion nachstehend beschrieben ist, ermöglichte

• - 96 -

Die Recheneinheit 44, die die beschriebenen Varianten der Kontrolleinheiten benutzt, ist in Fig. 14 wiedergegeben. Darüber hinaus wird hier die Speicherung und Verschiebung der Codes im Register 67 von der Minimalitätsermittlungseinheit 50 kontrollierte Im Falle einer Störung bzw* eines Versagens der Elemente der Schaltung erscheinen am Ausgang .81 des Summators 69» am Kontrollausgang 89 der Einheit ?2 und am Ausgang 83 der Einheit JO Jj'ehlersignale, die zur Steuereinheit gelangen, welche die Funktion der Recheneinheit 44 einstellt.

Das Funktionsschema der Recheneinheit 44 gemäß Fig, 1f? sichert die Division von Zahlen in Fibonacci-p-Codes, die wie i'olgs realisiert wird. Die Information in Form von CodekomDinationen des Dividenden und des Divisors trifft abwechselnd am Informationseingang 43 der Recheneinheit 44 und somit an den Informationseingängen des Dividendregisters 91 raid Divißorregisters 90 ein und wird in diesen Registern 91 und 90 fixierte Auf ein Steuersignal, das am Eingang $0 aus der Einheit 47 eintrifft, wird die Codekombination des Divisors vom Ausgang des Registers 9° i4 die Einheit.72 eingeschrieben, in der die Multiplikation mit den Fibonacci-p-Zahlen, die von der Bildung eines Zwischenbeträges und eines Zwischenübertra— ges, deren Codekombinationen auf die Minimalform in den Redu— Zierungseinrichtungen Λ* und 1p gebracht werden, begleitet wird. Jedes Resultat der Multiplikation des Divisors mit der Fibonacci-p-Zahl, dargestellt in Minimalform, wird from Infor— mationsausgang der Einheit 72 auf den Eingang der- Einrichtung

'1, gegeben, die-beim Eintreffen von Signalen an den Jtüingänger: 5>4v, - 54^ von der Steuereinheit 47 die Umsetzung des Produktes aus dem Divisor und der Fibonacci-p-Zahl im direkten Fibonacci-p-Code in einen inversen Fibonacci-p-Code auf oben beschriebene Art realisiert» Der inverse Fibonacci-p-Code gelangt vom Ausgang der Einrichtung 1, auf den Eingang 53^t der durch den Eingang für den ersten Summanden des Summators 69, der die Addition des inversen Fibonacci-p-Codes mit dem am Eingang 68 für den zweiten Summanden vom Ausgang des Multiplikandregisters 1 eintreffenden Fibonacci-p-Code auf oben beschriebene Art realisiert. Die Operation Addition des direkten und inversen Fibonacci-p-Codes ersetzt die Operation Subtraktion, die zum Vergleichen der Codekombination des Dividenden mit dem Produkt aus dem Divisor und der in der Einheit 72 eingeschriebenen Fibonacci-p-Zahl erforderlich ist. Die im Summator 69 erhaltene Codekombination wird in dem Zusatzregister 93 auf ein Signal, das von der Steuereinheit' am Eingang ^O^ der Recheneinheit 44 eintrifft, fixiert* Ist der Wert der h&hsten Stelle der erhaltenen Codekombination gleich 1, was davon zeugt, daß der Dividend das Produkt aus dem Divisor und der Fibonacci-p-Zahl übersteigt, so wird in dem O^uot JLentenre gist er 94 eine. O eingeschrieben. Nach dem'Eintreffen des nächstfolgenden Steuersignals am Eingang 50^ und der Steuerimpulsserie am Eingang 5O0 wird der nächste Takt der Multiplikation des Divisors mit der nächsten Zahl der Fibonacci-rReihe durchgeführt und der Vergleich des Multiplikanden und des erhaltenen Produktes wiederholt. Die Multipli™

kation und der Vergleish wird so lange wiederholt, bis das Produkt aus dem Multiplikator und der Fibonacci-p-Zahl den Wert des Multiplikanden übersteigt, hierbei wird in der höchsten Stelle des Summators 69 eine Ifull eingeschrieben. In diesem Falle wird in die Stelle des Quotientenregisters 94, die dein vorangehenden Multiplikations- und Yergleichstakt entspricht, eine Eins eingeschrieben« Gleichzeitig wird die Differenz zwischen dem Multiplikanden und dem Produkt aus dem Divisor und der Fibonacci-p-Zahl, die man im vorangehenden Multiplikations- und Yergleichstakt erhalten und im Zusatzregister 93 eingespeichert hat, in das Register 91 auf ein Signal, das von der Steuereinheit 47 am Eingang 5<Χ, der Eechenheit 44 eintrifft, umgeschrieben. Diese Codekombination stellt einen Divisionsrest dar. Dann wird auf ein Signal von der Steuereinheit 4?, die an den Eingängen 50^ und 50^ eintreffen, die aus dem Divisorregister 90 eintreffende Codekombination des Divisors eingeschrieben und mit den Fibonaccip-Zahlen multipliziert. Die Multiplikations- und Vergleichstakte werden wiederholt, aber den Vergleich des Produktes führ man mit dem Divisionsrest durch, der im Register 91 gespeichert ist. Die Bildung von Resten, die in das Register 91-eingeschrieben werden, und Quotienten, die in das Register 94 eingeschrieben werden, setzt man so lange fort, bis man die Werte aller η Stellen des Quotienten erhalten hat, wobei man die Zahl von "n" in Abhängigkeit von der erforderlichen Genauigkeit wählt. Die Codekombination des Quotienten gelangt vom Ausgang des Quotientenregisters 9^ auf den Informations-

eingang 45 der Ein— und Äus^g a"beeinheit 40,

Die Funktion der Recheneinheit 44 gemäß Fig. 16 ist..·im Wesentlichen der Funktion der vorstehend beschriebenen Ausführung ähnlich. Der Unterschied besteht darin, daß man bei der Ausführung gemäß Fig, 16 den Dividend über den Summand-

eingang 68 in den Summator 69 einschreibt, während der Vergleich des Dividenden und nachher der Reste, die man bei der Division durch den im Register 90 gespeicherten Divisor erhält, von dör auf bekannte Art realisierten Codevergleichsschaltung durchgeführt wird. Wie bei der vorstehend beschriebenen Ausführung wird im Falle, wenn das Produkt aus dem Divisor und der Fibonacci-p-Zahl größer als der Dividend (Rest) ist, im Summator 69 ein Rest formiert. In die Stelle des Regis ters 9^, die dem vorangehenden Vergleichs- und Multiplikationstakt entsprichtj. wird eine Lins eingeschrieben.

Die Formierung eines Restes erfolgt durch Addition des Dividenden (bzw, des Restes) mit 'dem inversen Fibonacci-p-Code des im vorherigen Multiplikationsv und Vergleichstakt erhaltenen Produktes aus Dividend und Fibonacci-p-Zahl, Dieses Produkt wird von dem zusätzlichen Informationsausgang der Einheit 72 in die Minimisierungseinheit 51 zur Umsetzung ineinen inversen Code gegeben. Die Realisierung dieser Variante erfordert einen geringeren Geräteaufwand.

Die Sicherheit der Informationsverarbeitung wird dadurch erhöht, daß man in die Recheneinheit 44 (Fig. 17) Minimalitätsermittlungseinheiten 30 einführt, die ein Fehlersignal

bei Störungen der minimalen Darstellungsform der Fibonacci-p— ^: Codes, die durch Versagen von. Elementen der Register 90 und 9/f verursacht werden, formieren« Außerdem sind in die Einheit 72 und den Summator 69 Kontrolleinheiten 109 (*'is· ²²) eingeführt, die einen Fehlersignal bei Funktionsstörungen an ' diesen Einrichtungen formieren. Die Fehlersignale gelangen von dem Ausgang 89 (i'ig· 17) der Einheit 72, vom Ausgang 81 des Summators 69 und von den Ausgängen 97 und 98 der Einheiten 50 zur Steuereinheit 4-7, die die Recheneinheit 44 abschaltete

Die oben'erwähnte Multiplikationseinheit 72 (Fig. 18) funktioniert wie folgt. Die mit der Fibonacci-p-Zahl zu multiplizierende Codekombination gelangt auf den Informationseingang der Einheit 72, der einen der Informationseingänge 100 der Register 99^···99_Ώ λ bildet. Auf ein Steuersignal, das an den Steuereingängen 101 sämtlicher Register 99'4···99_Ό * eintrifft, wird die Ausgangscodekombination aus dem Register .9P in die Register 99^.··99_Ό λ und die Nullcodekombination in die Register 99,^.* eingeschrieben. Auf ein Nullsignal, das an

P+ ι

den Steuereingängen der Register IO5 und 106 eintreffen, werden die Nullcodekombination in das Register 106 und die Ausgangscodekombination in das Register 103 umgeschrieben und diese Codekombination im Halbaddierer 107 addiert. Im Ergebnis der Addition v/erden Codekombinationen für den Zwischenbe— trag und den Zvvischenübertrag, gebildet, die von den Ausgängen

der' Einheit 72 zur Minimisierurigseinheit 51 gelangen. Diese auf die Minimalform reduzierten Codekombinationen gelangen wie der auf die Informationseingänge der Register 103 und 106 des Summators 104 und werden in diese auf ein Steuersignal von der Einheit 4? eingeschrieben. Die Zahl der sich wiederholen*- den Zyklen der Reduzierung der Fibonacci-p-Codes auf die Minimalform und deren Addition wird größtmöglich und gleich ⁿ gewählt, wobei η die Stellenzahl des Fibonacci-p-Codes ist. Die mittlere Zahl der sich wiederholenden Zyklen ver-r mindert man "durch Einführen eirsr Ilullermitt lungs schaltung 111, die ein Signal für die Beendigung der Addition bei Nullgleichheit der im Register 106 eingeschriebenen Codekombination des Zwischenübertrages formiert» Bas Endresultat der Addition wird am Ausgang des Registers IO3 abgelesen. Das gleiche Endresultat der Addition wird in das Register 99>i eingeschrieben. Gleichzeitig v/ird die Information aus jedem vorangehenden Register 99^ i^· o'edes nachfolgende Register 99-j^ λ auf ein Steuersignal j das an den Steuereingängen 101 vcr der Einheit 4? eintrifft, umgeschrieben.

Nachstehend sei ein konkretes Beispiel für die Multiplikation der Zahl "4" mit Fibonacci-p-Zahlen für ρ = 2 betrachtet. Das Ergebnis ist in der Tabelle ausaminengefaßt.

«r 'Wei -

	99,	Zustand des	99j	Register	Tabelle
Fibonacci«	4		4	994	s Ergebnis der
p-Zahl	4	4	4	0	Multiplikation
	8 '	4	4	4
1	12	4	4	4	4
2	16	8	8	4	8
	20	12 ·	12	4.	12
	28	16	16	8	16
	40	20	20	12	20
7	56	28	28	16	28
10		40		20	40-
14		56

In der Einheit 72 wird während der Multiplikation eine Kontrolle der Einschreibung und Speicherung der Codes in den Registern 99 vorgenommen. Dies erfolgt mit Hilfe der Einheiten 20, die ein Fehlersignal bei Störung der minimalen Darstellungsform der Fibonacci-p-Codes erzeugen, welches zum Kontrol3-ausgang 89 über die logische ODEIi-Schaltung 108 gelangt. Darüber hinaus wird die Bildung des Zwischenbetrages und des Zwischenübertrages in dem Summator 104 mit Hilfe der Kontrolleinheit 109 von deren Ausgang auch .ein Fehlersignal auf den Eingang der logischen UHD-Schaltung 108 gegeben wird, überwacht. Aus dem Kriterium der minimalen Darstellungsform folgt, daß wenn bei der Addition von Zahlen ein L-Ubertrar- · gungssignal am-Übertragsausgang 114 der i-ten Zelle 112

des Halbaddierers 107 erscheint, so erscheinen an den Betragsausgängen 113 von ρ Zellen 112, die rechts von der i-ten Zelle 112 liegen, und von' ρ Zellen, die links von der i-ten Zelle 112 liegen unbedingt 0-oignale. Das xN'ichteinhalten die«. ser Bedingung zeugt von einer fehlerhaften Funktion des Halbaddierers 107· Die Fehlererkennung wird von der Kontrolleinhsio 109 wie folgt realisiert. Das L-Übertragssignal gelangt vom Ausgang 114 auf den Eingang 122 der i-ten Kontrollzelle 120_e Trifft gleichzeitig mit diesem L-Signal nur ein einziges L-Signal vom Betragsaugang 112 der oben erwähnten Zellen des Halbaddierers 107 ein, so gelangt dieses L-Signal nach Passieren der logischen ODER-Schaltung 122 und der logischen .UND-Schaltung 121 zum Ausgang 124- der Kontrollzelle 120 und weiter über die logische ODER-Schaltung II9 zum Ausgang 108 der Kontrolleinheit IO9.

Claims (22)

1. -5 . -9.10.197.9

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   la iss ti «US h

   Erfindungsanspruch ,

   1. Digitale Informationsverarbeitungsanlage, die ein Rechenwerk mit einem vielstelligen Informationseingang, einem vielstelligen Informationsausgang und einer Gruppe von Stuereingängen, eine Steuereinheit mit mindestens zwei Gruppen von Ausgängen, einer Eingabe-Ausgabe-Einheit mit zwei vielstelligen Informationseingängen und zwei vielstelligen Informationsausgängen, ebenso eine Gruppe von ^öteuereingängen enthält, wobei einer . • der Informationseingänge der Eingabe-Ausgabe-Einheit als Informationseingang der digitalen Informationsverarbeitungsanlage dient, und der andere Informationseingang der Eingabe-Ausgabe-Einheit mit dem Informationsausgang des Rechenwerkes verbunden ist, einer der Informa~ tionsau'sgänge der Eingabe-Ausgabe-Einheit als Informationsausgang der digitalen Informationsverarbeitungsanalge dient, der andere Informationsausgang der Eingabe-Ausgabe-Einheit mit dem Informationseingang des Rechenwerkes verbunden ist, eine Gruppe der Ausgänge der Steuereinheit mit der Gruppe der Steuereingänge des Rechenwerkes verbunden ist, die andere Gruppe der Ausgänge der Steuereinheit' mit der Gruppe der Steuereingänge der Eingabe-Ausgabe-Einheit verbunden ist, gekennzeichnet dadurch, daß sie eine Einheit (51) zur Minimierung der Fibonaccischen p-Kodes enthält, die eine Gruppe (52) von vielstelligen Informationseingängen, eine Gruppe von vielstelligen Informationsausgängen, eine Gruppe (54) von Steuereingängen besitzt und mindestens

   ^ -?- 9.10.1979

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   zwei. Einrichtungen (Ί) zur Reduktion der Fibonaccischen p-Kodes auf die Minimalform einschließt _f wobei jeder Informationseingang und jeder Informationsausgang der Minimierungseinheit (51) entsprechend an den Informati- ·

   onseingang und Informationsausgang einer der Reduktionseinrichtungen angeschlossen ist, und. das Rechenwerk (44) und die Eingabe-Ausgabe-Einheit (40) die Darstellung einer Punktion in Pibonaccischen p-Kodes gestatten, und das Rechenwerk (44) eine Gruppe zusätzlicher vielsteiliger Informationseingänge (53) und eine Gruppe zusätzlicher vielsteiliger Informationsausgänge besitzt, wobei die Gruppe der zusätzlichen Informationsausgänge des Rechenwerkes (44) mit der Gruppe o2) der Informationseingänge .der Einheit (51) zur Minimierung der Pibonaccischen p-Kodes, die Gruppe der Informationsausgänge der Einheit (51) zur Minimierung der Pibonaccischen p-Kodes mit" der Gruppe (53) der zusätzlichen Informationseingänge des Rechenwerkes (44), die Gruppe (54) der Steuereingänge der Einheit (51) zur Minimierung der Pibonaccischen p-Kodes mit einer zusätzlichen Gruppe von Ausgängen der Steuereinheit (47)'verbunden ist·

   Digitale Informationsverarbeitungsanlage nach Punkt 1, gekennzeichnet dadurch, daß die Minimierungseinheit (51) mindestens zwei Einrichtungen (1) zur Reduktion der Pibonaccischen p-Kodesauf die Minimalform enthält, wobei jede davon Punktionszellen (2) enthält, von denen jede mindestens zwei Informationseingänge (3) und (4)' zur Reduktion, zwei Einstelleingänge (5) und (6) zur Reduktion, einen Steuereingang (7) zur Reduktion, einen Informationseingang (8), einen Informationsausgang und einen Reduktionsausgang besitzt, wobei der Reduktionsausgang der (1 - 1)ten Punktionszelle (2) mit einem der

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   Einstelleingänge (5) zur Reduktion (1 - 1)ten Funktionszelle (2) und- einem der Einstelleingänge (6) zur Reduktion der (1 - ρ - 1)ten Funktionszelle, der Informationseingang (4) zur Reduktion der 1-ten Funktbnszelle (2) mit dem Informationsausgang der (1 - 1)ten Funktionszelle (2), und der andere Informationseingang (3) zur Reduktion der 1-ten Funktionszelle (2) mit dem Informationsausgang der (1 - ρ - 1)ten Funktionszelle (2) und mit einem der Informationseingänge (4) zur Reduktion der (1 - 1)ten Funktionsζeile (2) verbunden ist, die Steuereingänge (7) zur Reduktion aller Funktionsζeilen (2) an einen gemeinsamen Punkt angeschlossen sind, der als Steuereingang zur Reduktion für die Einrichtung (1) zur Zurückführung der Fiboriaccischen p-Kodes auf die Minimalform dient, die Gesamtheit der ^t!n" Informationseingänge (8) und der Informationsausgänge aller Funktionszellen (2) entsprechend den vielstelligen Informationseingang und den vielstelligen Informationsausgang der gesamten Einrichtung (1) bilden, wobei ρ = 1,2,3···,η die Stellenzahl des Fibonaccischen p-Kodes ist und 1=1,2...,n.

   Digitale Informationsverarbeitungsanlage nach Punkt 2, gekennzeichnet dadurch, daß jede Einrichtung auch eine Einheit (30) zur Bestimmung der Minimalgröße der Darstellungsform einer Zahl im Fibonaccischen p-Kode, die zur Bildung eines Signals der Minimalgröße der Darstellungsform einer Zahl, im Fibonaccischen p-Kode dient und mindestens einen Logikplan (31) "ODER".mit η Eingängen (32) und η gleichartigen Zellen (33) besitzt, von denen jede in der Form des Logikplans (36) "UND" und des Logikplans (38) "ODER" ausgeführt ist, wobei

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   .··"'· · -51 5H /

   der Informationseingang (8) der 1-ten Punktionszelle an einen der Eingänge des Logikplans (36) "UlJD" der 1-ten Zelle (33) der Einheit (30) zur Bestimmung der Minimal-„ größe angeschlossen ist, deren anderer Eingang an den Ausgang des Logikplans (38) "ODER" der Zelle (33) der Einheit (30) zur Bestimmung der Minimalgröße, die p-Eingänge (37) besitzt, welche an den Informationsausgang der Punktionszellen (2) von der (1 - 1)ten bis einschließlich der (1 - p)ten angeschlossen sind, der Ausgang des Logikplans (36) "UlJD" jeder 1-ten Zelle (33) der Einheit "(30) zur Bestimmung der Minimalgröße an den 1-ten Eingang (32) des Logikplans (31) "ODER" der Einheit (30) zur Bestimmung der Llinimalgröße, deren Ausgang als Ausgang . des Signals der Minimalgröße für die Reduktionseinrichtung (1) dient, angeschlossen ist, besitzt.

   • Digitale Informationsverarbeitungsanlage nach Punkt 2, gekennzeichnet dadurch, daß jede 1-te Punktionszelle (2) auch einen zusätzlichen Informationsausgang, einen Ausgang des Reduktionsstops, einen Abtastausgang, (p - 1) Eingänge des Reduktionsstops, einen Steuereingang für die Abtastung (20), (p + 2)Informationseingänge (21) für die Abtastung, (p + 1) Einstelleingänge (22) für die Abtastung besitzt, wobei der Ausgang des Reduktionsstops der 1-ten Punktionszelle (2) mit dem i-ten Eingang (19) des Reduktionsstops der (1 - i - 1)ten Punktionszelle, der Abtastausgang der 1-ten Punktionszelle (2) mit dem j-ten Einstelleingang für die Abtastung der (1 - ρ - j + 1)ten Punktionszelle (2) verbunden ist, die Steuereingänge (20) für die'Abwicklung aller Punktionszellen (2). in einem gemeinsamen Punkt verbunden' sind und den Steuereingang der Abtastung der Reduktionseinrichtung (1)

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   • 51 514 /

   bilden, der (ρ + 2)te Informationseingang (21) der 1-ten Funktionszelle (2) mit dem zusätzlichen Informationsausgang der (1 + 1)ten Punktionszelle (2), und der s-ten Informationseingang (21) der Abtastung der 1-ten 3?unktionszelle (2) mit dem zusätzlichen Informationsausgang der (1 - ρ - s + 2)ten Funktionsζelle (2) verbunden ist, wobei i = 1,2,.,,,ρ 1; j = 1,2,,.,,ρ 1; s = 2,3,..«,ρ 3.

   Digitale Informationsverarbeitungsanlage nach Punkt 2 und 3, gekennzeichnet dadurch, daß jede Funktionszelle (2) einen^Trigger (9), einen Schaltungsteil (10), der mindestens vier Eingänge und zwei Ausgänge besitzt, und einen Reduktionsteil (11) enthält, der mindestens vier Eingänge und einen ^ilusgang besitzt und ein Signal bildet, das über den Schaltungsteil (10) auf die (Porigger (9) der 1-ten, (1 - 1)ten und (1 - ρ - 1)ten Funktionszelle (2) wirkt und die Triggers(9) dieser Funktionsζeilen (2) in den inversen Zustand überführt, wobei der direkte Ausgang (18) der Trigger (9) als Infοrmationsausgang der Funktionszelle (2) dient, der Null-Ausgang des Triggers (9) mit einem der Eingänge (12) des Reduktionsteiles (11), dessen nächste zwei Eingänge als Informationseingänge (3) und (4) der Reduktion der Funktionszelle (2) dienen, und dessen letzter Eingang als Steuereingang der Reduktion der FunktionsζelIe (2) dient, verbunden ist, der Ausgang des Reduktionsteils (11), der Reduktionsausgang der Funktionszelle (2) ist, mit dem ersten Eingang des Schaltungsteiles (10), dessen zweiter und dritter Eingang als Einstelleingänge (5) und (6) zur Reduktion der Funktionszelle (2) und dessen letzter Eingang als Informationseingang (8) der Punkti-

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   onszelle (2) dienen, verbunden ist, und daß ein Ausgang des Schaltungsteiles (10) mit dem Eingang (17) zur Einstellung des Triggers (9) in den Einheitszustand, und der andere Ausgang des Schaltungsteiles (10) mit dem Eingang zur Einstellung des Triggers in den ITuIl zustand verbunden ist»

   Digitale Informationsverarbeitungsanlage nach Punkt 2 und 4> gekennzeichnet dadurch, daß jede Punktionszelle (2) einen Abtastteil (23) einschliei3t, der mindestens (ρ -ι- 4) Eingänge und einen Ausgang besitzt und ein Signal bildet, das über den Schaltungsteil (10) auf den Trigger (9)' der 1-ten Funktionszelle (2) und auf -die Trigger (9) der (1 - p)ten bis einschließlich der (1 - 2p)ten Funktionszellen (2) wirkt und diese in den inversen Zustand überführt, daß der Reduktionsteil (11) auch.(p - 1) Eingänge zum Reduktionsstop besitzt, die als Eingänge (19) des Reduktionsstops der Punktionszelle dienen, und weiterhin einen Ausgang zum Reduktionsstop, der als Ausgang des Reduktionsstop der Punktionszelle (2) dient, besitzt_? und der Schaltungsteil (10) (p + 2) zusätzlich Eingänge besitzt, wobei ein Eingang des Reduktionsteils (23) mit dem Einheitsausgang (18) des Triggers (9) verbunden ist, ein weiterer Eingang des Abtastteils als Steuereingang (20) zur Abtastung der PunktionsζelIe (2) dient, und die übrigen (p + 2) Eingänge des Abtastteils (23) als Informationseirigänge (21) zur Abtastung der Punktionszelle (2) dienen, der Ausgang des Abtastteils (23), der als Abtastungsgang der Punktionszelle dient, mit einem der zusätzlichen Eingänge des ^üchaltungsteils (10), dessen übrige (p + 1) zusätzliche Eingänge als Einstelleingänge

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   (22) zur Abtastung der Punktionszelle (2) dienen, verbunden ist, und daß der Nullausgang des Triggers (9) als zusätzlicher Informationsausgang der Punktionszelle dient.
2. 7. Digitale Informationsverarbeitungsanlage nach Punkt 4. und 6, gekennzeichnet dadurch, daß jede Punktionszelle (2) auch (p ~ 2) Eingänge (27) zum Abtaststop und einen ^Ausgang zum Abtaststop einschließt, wobei der Ausgang des Abtaststop der 1-ten Punktionszelle (2) an den k-ten Eingang (27).des Abtaststop der (1 - k - l)ten Punktionszelle (2) angeschlossen ist, wobei k =
3. 8. Digitale Informationsverarbeitungsanlage nach Punkt 5» gekennzeichnet dadurch, daß der Reduktionsteil (11) in Porm des Logikplans "UND" ausgeführt ist.
4. 9. Digitale Informationsverarbeitungsanlage nach Punkt 6, gekennzeichnet dadurch, daß der Reduktionsteil (11) einen Inverter (25) enthält, das der Logikplan (24) "MD" (p - 1) zusätzliche Eingänge besitzt, die als Eingänge (19) des Reduktionsstops des Reduktionsteils (11) dienen, und daß der Ausgang des Inverters (25) der Ausgang des Reduktionsstops des Reduktionsteils (11) ist, der Eingang des Inverters (25) dagegen mit dem Ausgang des Logikplans (24) "UND" verbunden ist.
5. 10. Digitale Informationsverarbeitungsanlage nach Punkt 5» gekennzeichnet dadurch, daß der Schaltungsteil (10) einem ersten Logikplan (13) "ODER" mit zwei Eingängen und außerdem einen zweiten Logikplan (14) "ODER" ebenfalls.mit zwei Eingängen, wobei der Ausgang des ersten Logikplans (13) "ODER" als Ausgang des· Schaltungsteils

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   ' (10) dient und mit dem Eingang (16) der Einstellung des Triggers (9) in den Nullzustand verbunden ist und seine Eingänge als Einsteileingänge (22) zur Reduktion der Punktionszelle (2) dienen,, und der Ausgang des zweiten Logikplans (14) "ODEK" Ausgang des Kommutationsteils (10) ist und mit dem Eingang (17) der Einstellung des Triggers (9) in den Einheitszustand verbunden ist, wobei einer seiner Eingänge als Informationseingang (8) der 1-ten Funktionszelle dient und der andere Eingang mit dem Ausgang des Reduktionsteils (11) der Punktionszelle (2) verbunden ist,
6. 11. Digitale Informationsverarbeitungsanlage nach Punkt und 10, 7 und TO, gekennzeichnet dadurch, daß der erste Logikplan (13) "ODER" des Schaltungsteils (10) einen zusätzlichen Eingang enthält, der mit dem Ausgang des Reduktionsteils (23) verbunden ist, und daß der zweite Logikplan (14) "ODER" (p + 1) zusätzliche Eingänge besitzt, die als Einsteileingänge (22) der Reduktion der Punktionszelle- (2) dienen.
7. 12. Digitale Informationsverarbeitungsanlage nach Punkt 6, gekennzeichnet dadurch, daß der Reduktionsteil (23) in Form des Logikplans ''"UlJD" mit mindestens (p + 4) Eingängen ausgebildet ist.

   13» Digitale Informationsverarbeitungsanlage nach Punkt und 12, gekennzeichnet dadurch, daß der Reduktionsteil (23) einen Inverter (29) enthält, und der Logikplan (28) "UIfD" (p + 2) zusätzliche Eingänge besitzt, die als Eingänge des Reduktionsstops (27) des Reduktionsteils (23) dienen, wobei der ^Jlusgang des Inverters (29) als

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   .'Ausgang des Reduktionsstops der Punktionszelle (2) dient, und der Eingang des Inverters (29) mit dem Ausgang des Logikplans (28) "UED" des Reduktionsteils (23) verbunden iste

   14o Digitale Informationsverarbeitungsanlage nach- Punkt 4 und 7, gekennzeichnet dadurch, daß die 1-t'e Punktionszelle (2) einen Invertierungseingang (39) besitzt, der als ^echeneingang des Triggers (9) dieser Funktionszelle (2) dient, wobei die Invertierungseingänge (39) der ersten bis einschließlich (n - p)ten Funktionszellen in einem gemeinsamen Punkt verbunden sind, in dem der Invertierungseingang der Einrichtung (1) zur Reduktion der Fibonaccischen p-Kodes auf die Minimalform gebildet wird.

   15· Digitale Informationsverarbeitungsanlage nach Punkt 1, gekennzeichnet dadurch, daß die Eingabe-Ausgabe-Einheit (40) eine Gruppe (56) zusätzlicher vielstelliger Informationseingänge und eine Gruppe zusätzlicher vielstelliger Informationsausgange besitzt, die Minimierungseinheit (51) der Fibonaccischen p-Kodes .eine zusätzliche Gruppe (57) vielstelliger Informationseingänge und eine zusätzliche Gruppe vielstelliger Informationsausgänge besitzt und zusätzlich mindestens zwei Reduktionseinrichtungen (1) enthält, daß die Gruppe der zusätzlichen Informationsausgänge der Eingabe-Ausgabe-Einheit (40) mit der zusätzlichen Gruppe (57) der Informationseingänge der Minimierungseinheit (51) der Fibonaccischen p-Kodes, die Gruppe (56) der zusätzlichen Informationseingänge der Eingabe-Ausgabe-Binheit (40) mit der zusätzlichen Gruppe der Informati-

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   onsausgänge der Minimierungseinheit (51) verbunden ist, wobei jeder zusätzliche Informationseingang (57) und jeder zusätzliche Informationsausgang der Minimierungseinheit entsprechend als Informationseingang.bzw« Informationsausgang einer der zusätzlichen Einrichtungen (1) zur Reduktion der Fibonaccischen p-Kodes auf die Minimalform dient,
8. 16. Digitale Informationsverarbeitungsanlage nach Punkt 15, gekennzeichnet dadurch, daß die Gruppe der Steuereingänge der Eingabe-Ausgabe-Einheit (40) mit der zweiten Gruppe (48) der Eingänge der Steuereinheit (47) verbunden· ist.

   17· Digitale Informationsverarbeitungsanlage nach Punkt 1, 15, 16j gekennzeichnet dadurch, daß die Eingabe-Ausgabe-Binheit (40) einen ersten Kodeumsetzer (61) für die Umformung eines k-stelligen Kodes in einen p-Kode nach Fibonacci und einen zweiten Kodeumsetzer (62) für die Umformung eines Fibonaccischen p-Kodes in einen k-stelligen Positionskode enthält, wobei Ausgang und Eingang des ersten Kodeumsetzers (61) entsprechend als Informationsausgang bzw. Informationseingang (41) der Eingabe-Ausgabe-Sinehit (40) dienen, der an den Informationsausgang des Rechenwerkes (44) angeschlossen ist, und Eingang und Ausgang des zweiten Kodeumsetzers (62) entsprechend als anderer Informationseingang (45) bzw. anderer Informationsausgang (42) der Eingabe-Ausgabe-Einheit dienen.

   18« Digitale Informationsverarbeitungsanlage nach Punkt 17, gekennzeichnet dadurch, daß der Kodeumsetzer (61) für die Umformung eines k-stelligen Positionskodes in einen

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   Fibonaecischen p-Kode der Eingabe-Ausgabe-Einheit (40) mindestens einen k-stelligen Subtraktionsimpulszähler (58), eine Nullbestimmungsschaltung und einen Sumrnationsimpulszähler (59) der Fibonaccischen p-Kodes enthält, wobei der Informationseingang des k-stelligen Impulszählers (58) als erster Informationseingang (41) der Eingabe-Ausgabe-Einheit dient, der Recheneingang des k-stelligen Subtraktionsimpulszählers (58) mit dem Recheneingang des Summationsimpulszählers (59) im Fibonaccischen p-Kode verbunden ist und den ersten Eingang der Gruppe (49) der Steuereingänge der Eingabe-Ausgabe-Einheit bildet, der Informationsausgang des Surh-' mationsirapulszählers (59) der Impulse im Fibonaccischen p-Kode als Informationsausgang der Eingabe-Ausgabe-Einheit dient, der Informationsausgang des k-stelligen Subtraktionsimpulszählers (58) mit dem Eingang der Nullbestimmungsschaltung (60), deren Ausgang den ersten Ausgang der Gruppe der Steuerausgänge der Eingabe-Ausgabe-Einheit (40) bildet, verbunden ist.
9. 19. Digitale Informationsverarbeitungsanlage nach Punkt 17, gekennzeichnet -dadurch, daß der Kodeumsetzer (62) für die Umformung des Fibonaccischen p~Kodes in einen kstelligen Positionskode der Eingabe-Ausgabe-Einheit (40) mindestens einen k-stelligen Summationsimpulszählers (65), einen Subtraktionsimpulszähler (63) im Fibonaccischen p-Kode und eine Nullbestimmungsschaltung (64) enthält, wobei der Informationseingang des Subtraktionsimpulszählers (63) im Fibonaccischen p-Kode den zweiten Informationseingang (45) der Eingabe-Ausgabe-Einheit bildet, der Recheneingang des Subtraktionsimpulszählers

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   (63) im Fibonaccischen p-Kode mit dem Recheneingang des k-stelligen Summationsimpulszählers C65) verbunden ist und als ^Ausgang der Gruppe (49) der Steuereingänge der Eingabe-Ausgabe-Einheit (40) dient, der Informationsausgang des k-stelligen SummationsimpulsZählers (65) den ersten Informationsausgang der Eingabe-Ausgabe-Einheit (40) bildet, und der Informationsausgang des Subtraktionsimpulszählers (63) im Fibonaccisehen p-Kode mit dem Eingang der Nullbestirnmungsschaltung (64), deren Ausgang den ersten Ausgang der Gruppe der Steuerausgänge der Eingabe-Ausgabe-Einheit bildet, verbunden ist.

   20, Digitale Informationsverarbeitungsanlage nach Punkt 17, gekennzeichnet dadurch, daß der Kodeumsetzer (61) ein Register (73), einen Block für Logikpläne "UND" (74), einen Block für Logikpläne "ODER" (75) sowie einen Summator für die Fibonaccischen p-Kodes enthält, daß der Informationseingang " , des Registers (73) den ersten Informationsausgang (41) der'Eingabe-Ausgabe-Einheit (40) bildet, daß der ^teuereingang de3 Summators (77) für die Fibonaccischen p-Kodes den ersten Eingang der üruppe (49) der Steuereingänge der Eingabe-Ausgabe-Einheit bildet, der Informationsausgang des Summators (69) für die Pibonaccischen p-Kodes den ersten bzw.zweiten Eingang der Gruppe (56) der zusätzlichen Informationseingänge der 'Eingabe-Ausgabe-Einheit (40) bildet, die Eingänge der Zwischensumme und des Zwischenübertrags des Summators (77) für die Fibonaccischen p-Kodes den ersten bzw« zweiten Eingang der Gruppe (56) der zusätzlichen Informationseingänge' der Eingabe-Ausgabe-Einheit bilden, die A_USgänge der

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   Zwischensumme und des Zwischenübertrags des Summators (77) für die Fibonaccischen p-Kodes den ersten bzw. zweiten Ausgang der Gruppe der zusätzlichen Informationsausgänge der Eingabe-Ausgabe-Einheit (40) bilden, daß der Informationsausgang der i-ten Stelle des Registers (73) mit dem ersten Eingang des i-ten. Logikplans "UIiD" des Blocks (74) für Logikpläne "UIiD" verbunden ist, der zweite Eingang des i-ten Logikplans des Blocks (74) für Logikpläne "OTD" dagegen den (i + 1)ten Eingang der Gruppe (49) der Steuereingänge der Eingabe-Ausgabe-Einheit (40) bildet, der Ausgang des i-ten Logikplans "UIiD" des Blocks X74) für Logikpläne "UTTD" mit einem der Eingänge der Logikpläne "ODER" des Blocks (75) für Logikpläne "ODER" verbunden ist, deren Nummern identisch sind mit den Nummern der Stellen und einen einheitlichen Wert in der Darstellung der Zahl a.k¹ im Pibonacci-• sehen Minimal-p-Kode haben, v/o k die Grundlage des Rechensystems und a. gleich der Wert der i-ten Stelle des Kodes, der sich im Register (73) befindet, sind, wobei der Ausgang des i-ten Logikplanes "ODER" des Blocks (75) für Logikpläne "ODER" mit dem Eingang des Summanden des Summators" (77) für die Fibonaccischen p-Kodes verbunden ist.

   21e Digitale Informationsverarbeitungsanlage, gekennzeichnet dadurch, - sie entspricht den Punkten 1, 15 und 16 - daß die Eingabe-Ausgabe-Einheit (40) enthält: den Umkehrimpulszähler K (70), den Umkehrimpulszähler (71) im Fibonaccischen p-Kode und zwei Nullbestimmungsschaltungen" (60) und (64), wo der Informationseingang des Umkehrimpulszählers K (70) den ersten

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   Informationseingang (41) der Eingabe-Ausgabe-Einheit (40) "bildet und den zweiten Informationseingang (45) der Eingabe-Ausgabe-Einheit (40) bildet der Informati-

   . onseingang des UmkehrimpulsZählers (72) im Fibonaccischen p-Kode, daß der Informationsausgang des Umkehrimpulszählers K (70) den ersten Informationsausgang der Eingabe-Ausgabe-Einheit (40) bildet und mit dem Eingang der ersten Nullbestimmungsschaltung verbunden (60) ist, deren Ausgang den ersten Ausgang der Gruppe der Steuerausgänge der Eingabe-Ausgabe-Einheit (40) bildet, den zweiten· Ausgang der Eingabe-Ausgabe-Einheit (40) bildet der Informationsausgang des Umkehrimpuls-

   Zahlers (71) im Pibonaccischen p-Kode und dieser Ausgang . verbunden ist mit dem Eingang der zweiten Uullbestimmungsschaltung (64) _f deren Ausgang wiederum der zweite Ausgang der Gruppe der Steuerausgänge der Eingabe-Ausgabe-Einheit (40) ist, daß der Kecheneingang des Umkehrimpulszählers K (70) mit dem Recheneingang des Umkehrimpulszählers (71) im Pibonaccischen p-Kode verbunden ist und den ersten Eingang der der Gruppe (49) der Steuereingänge der Eingabe-Ausgabe-Einheit (40) bildet, daß der Subtraktionseingang des UmkehrimpulsZählers K (70) mit dem Additionseingang des Umkehrimpulszählers K (70) im Fibonaccischen p-Kode verbunden ist und den zweiten Eingang der Gruppe (49). der Steuereingänge der Eingabe-Ausgabe-Einheit bildet und daß der Additionseingang des Umkehrimpulszählers K (70) mit dem bubt.raktiönseingang aes UmkehrimpulsZählers im Pibonaccischen p-Kode (71) verbunden ist und den dritten Eingang der Gruppe (49) der Steuereingänge der Eingabe-Ausgabe-Einheit (40) bildet.

   22, Digitale Datenverarbeitungsanlage nach Punkt 18, gekennzeichnet dadurch, daß der Additionsimpulszähler im

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   Fibonaccischen p-Kode (59) ρ Rechenzellen (125) enthält, wobei jede davon einen direkten Informationsausgang (131), einen Steuerausgang, einen Takteingang (133), einen Steuereingang und einen Informationseingang hat, wobei der Informationseingang der 1-ten Rechenzelle mit dem direkten Informationsausgang (131) der (1 - p)ten Rechenzelle und der Steuerausgang der 1-ten Zelle mit dem Steuereingang der (1 - ρ)ten Rechenzelle und dem Takteingang (133) der (1 + 1)ten Rechenzelle verbunden ist und der Takteingang (133) der ersten Rechenzelle dient als Recheneingang des Additionsimpulszählers im Fibonaccischen p-Kode (59) und die direkten Informationsausgänge (131) aller Rechenzellen (125) bilden den Informationsausgang des Additionszählers (59) ♦
10. 23. "Digitale Informationsverarbeitungsanlage nach Punkt 22, gekennzeichnet dadurch, daß die 1-te Rechenzelle (125) des Additionsimpulszählers im Fibonaccischen p-Kode (59) einen Trigger enthält (126) dessen Recheneingang als Takteingang (133) der 1-ten Rechenzelle (125) dient, die Rechenzelle enthält außerdem einen Logikplan (134), bei dem der eine Eingang den Informationseingang der 1-ten Rechenzelle bildet, sowie den Logikplan "ODER" (135), bei dem ein Eingang als Steuereingang der 1-ten Rechenzelle dient, wofceider direkte Ausgang des Triggers an den anderen Eingang der Logikschaltung (134) angeschlossen und Informationsausgang (131) der 1-ten Rechenzelle (125) ist, ein Ausgang der Logikschaltung (134) an den anderen Eingang des Logikplans "ODER" angeschlossen ist und den

    & ψ ν|| β ^ u -JiS- 9.10.1979

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    Steuerausgang der 1-ten Rechenzelle (125) bildet, der Ausgang des Logikplans "ODER" (135) mit dem Eingang (129) der Triggeranlage (126) im Nullzustand verbunden ist. .

    24» Eine digitale Informationsverarbeitungsanlage nach Punkt IS, gekennzeichnet dadurch, daß der Additionsimpulszähler im Pibonaccischen p-Kode (59) ρ Rechenzellen (125) enthält, von denen jede 1-te Zelle einen direkten Informationsausgang (131)_s einen üTullinformationsausgang, einen ^teuerausgang, einen Takteingang (133), einen Informationseingang (132) und zwei Steuereingänge hat, wobei der eine mit dem Steuerausgang der (1 - ρ - 1)ten Rechenzelle (125) und der andere mit dem Steuerausgang der (1 - p)ten Rechenzelle (125) verbunden ist, der Informationsnullausgang der 1-ten "echenzelle (125) mit dem Informationseingang (132) der (1- p)ten Rechenzelle (125) verbunden ist, die direkten Informationsausgänge (131) sämtlicher Rechen- zellen (125) den Informationsausgang des Additionszählers (59) bilden und die Taktausgänge (133) sämtlicher Rechenzellen (125) an den Recheneingang des Additionszählers (59) angeschlossen sind.

    25« Digitale Informationsverarbeitungsanlage nach Punkt 24, gekennzeichnet dadurch, daß die 1-te Rechenzelle (125) des Additionszählers (59) einen Trigger (126) enthält, dessen Eingang als Takteingang (133) der Rechenzelle (126) dient, der Additionszähler enthält zwei Logikpläne "UlID" (127) und (128) außerdem, wo/weiner der Eingänge des ersten Logikplans "UND" (127) als ein Steuereingang der Rechenzelle (125) dient und einer

    2O9I3I -f/Γ- · - 9.10.1979 • . * ' . 51 5H /

    der Eingänge des zweiten Logikplans "UND" (128) den anderen Steuereingang der Rechenzelle (125) bildet, der andere Eingang des zweiten Logikplanes "UlID" (128) Informationseingang (132) der Rechenzelle (125) ist, der Ausgang dieses Logikplanes "UIiD" (128) an den Eingang (129) der Vorrichtung in nullstellung des Triggers (126) angeschlossen ist, der Ausgang des ersten Logikplanes "UITO" (127) an den Eingang (130) der Vorrichtung im Einheitszustand des Triggers (126) angeschlossen ist und als Steuerausgang der Rechenzelle (125) dient, der Direktausgang des Triggers (126) mit dem anderen Eingang des gleichen Logikplanes (127) verbunden is"t und als direkter Informationsausgang (131) der Rechenzelle (125) und der Nullinformationsausgang als Nullausgang des Triggers (126) dient.

    26«.Digitale Informationsverarbeitungsanlage nach Punkt 18, gekennzeichnet dadurch, daß der Additionsimpulszähler im Fibonaccischen p-Kode enthält: ρ Rechenzellen (125), woiwdie 1-te Zelle einen direkten Informationsausgang (131), einen Nullinformationsausgang, einen Takteingang (133), einen Informationseingang (132),

    Nullsteuereingänge und ·~γτ*·4 Direktsteuereingänge

    hat» wobei der i-te Eingang mit dem Direktinformationsausgang (131) der 1 - i(p + 1)-1ten Rechenzelle (125) verbunden ist, der Nullsteuereingang K der 1-ten Rechenzelle (125) mit dem Direktinformationsausgang (131) der 1-K(p + 1)ten Rechenzelle (125) verbunden ist, die Takteingänge (133) sämtlicher Rechenzellen (125) an den Recheneingang des Additionszählers (59) angeschlossen sind, der Nullinformationsausgang der 1-ten Rechenzelle (125)'mit dem Informationseingang (132) der 1-p-ten

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    Rechenzelle (125) verbunden ist und die Direktinformationsausgänge (131) der Rechenzellen (125) den mehrstelligen Informationsausgang des Additionszählers (59) bilden. » * .

    ο Digitale Informationsverarbeitungsanlage nach Punkt 25, gekennzeichnet dadurch, daß jede Rechenzelle einen Trigger (126) enthält, dessen Recheneingang als Takteingang (133) der Rechenzelle (125) dient, die Anlage außerdem zwei Logikpläne "UIiD" (127) und (128) enthält, '. ' v/öbei beim ersten dieser Logikpläne "UIiD" ein Eingang als Informationseingang (132) der R_echenzelle ' (125) und die anderen Eingänge als Nullsteuereingänge - der Rechenzelle (125) dienen, ein Eingang des anderen Logikplanes "UIfD" (128) an den Direktausgang des Triggers angeschlossen und Direktinformationsausgang (131) des Triggers (126) ist, die übrigen Eingänge dieses Logikplanes "Ul-TD" (128) Direktsteuereingänge der Rechenzelle (125) sind, der Ausgang des ersten Logikplanes "UI¹TD" (127) an den Eingang (129) de'r Anlage im Nullzustand des Triggers (126) angeschlossen ist, der Ausgang des Logikplanes (128) an den Eingang (130) der Anlage im Direktzustand des Triggers angeschlossen ist und der Nullausgang des Triggers (126) als Hullinformationsäusgang der Rechenzelle (125) dient.
11. 28. Digitale Informationsverarbeitungsanlage nach Punkt 19, ^ gekennzeichnet dadurch, daß der Subtraktionsimpulszähler im Pibonaccischen p-Kode (63) ρ Rechenzellen (125), eine Logikschaltung (137) und einen Null-Logik-Oszillator (138) enthält, die l-.te Rechenzelle (125) einen

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    Nullinformationsausgang und einen Direktinformationsausgang, einen Steuereingang, -zwei Informationseingänge (132) und (144), zwei Steuereingänge und einen ' Pakteingang (133) hat, wobei der Steuerausgang der 1-t.en Rechenzelle (125) an den Takt eingang (133) der (1 + p)ten Rechenzelle (125) und an einen der Steuereingänge der (1 - p)ten Rechenzelle (125)· angeschlossen, der andere Steuereingang ^eder Rechenzelle (125) an den Ausgang (138) der Logikschaltung (137) angeschlossen ist, ein Eingang dieser Schaltung mit dem Takteingang (133) äer ersten Rechenzelle (125) verbunden ist und als Recheneingang des Subiraktionszählers (63) dient und der andere Eingang der Logikschaltung (137) mit dem Nullinformationsausgäng der ersten Rechenzelle (125) verbunden ist, wobei der Direktinformationsausgang der 1-ten Rechenzelle (125) mit einem der Informationseingänge (132) der (1 - p)ten Rechenzelle, einer der Informationseingänge (132) der 1-ten Rechenzelle (125) mit dem Ausgang des Null-Logik-Oszillators (136) verbunden ist und der zv/eite Informationseingang (144) der 1-ten Rechenzelle (125) an den Nullinformationsausgang der (1 - p)ten Rechenzelle (125) angeschlossen ist und die Direktinformationsausgänge (131) sämtlicher Rechenzellen (125) den mehrstelligen Informationsausgang des Subtraktionszählers (63) bilden,

    29· -Digitale Informationsverarbeitungsanlage nach Punkt 28, gekennzeichnet dadurch, daß die Rechenzelle (125) einen Trigger (126) enthält, wobei der Eingang der Vorrichtung im Nullzustand als Takteingang (133) der Rechenzelle (125) dient, der Direktausgang den Direktinformationsausgang der Rechenzelle (125) bildet, die

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    Anlage einen Logikplan "UKfD" (143) und einen Logikplan "ODER" (139) enthält j wobei zwei Eingänge des Logikplanes "UND" (143) als Informationseingänge (132) und (144) der Rechenzelle (125) dienen, ein weiterer' Eingang an den Hullausgang des Triggers (126) angeschlossen ist und den Fullinformationsausgang der Kechenzelle (125) bildet, der Ausgang des Logikplanes "MD" (143) an einen der Ausgänge des Logikplanes (139) "ODER" angeschlossen ist und als Steuerausgang der Rechenzelle (125) dient, die übrigen Eingänge der Logikpläne "ODER" (139) die Steuereingänge der Rechenzelle (125) bilden und der Ausgang des Logikplanes "ÖDER" (139) an den Eingang (130) der Vorrichtung im Direktzustand des Triggers angeschlossen ist.

    30· Digitale Informationsverarbeitungsanlage nach Punkt 21, gekennzeichnet dadurch, daß der Reversierzähler für Impulse im Fibonaccischen p-Kode ρ Rechenzellen (125) und eine Logikschaltung (137.) enthält, wobei die 1-te Rechenzelle (125) zwei Informationseingänge (132) und (144), zwei Steuereingänge, einen Additionssteuereingang (154), einen Subtraktionssteuereingang (155), einen Takteingang (133), zwei Informationsausgänge und einen Steuerausgang hat, wobei miteinander verbunden sind der Steuereingäng (154) für die Addition jeder Rechenzelle (125) mit dem Eingang des Reversierimpulszählers (71), der Subtraktionssteueiängang (155) jeder Rechenzelle (125) mit dem Eingang des Subtraktionsreversierimpulszählers (71), der Steuerausgang der 1-ten Rechenzelle mit dem Takteingang (133) der (1 + 1)ten Rechenzelle (125) und einem der Steuereingänge der (1 + p)ten Rechenzelle (125), der andere Steuereingang jeder Rechenzelle (125) mit dem Ausgang (138) der Logikschaltung (137), einer der Ausgänge dieser Schaltung mit dem Takteingang (133) der ersten Rechenselle (125) und als Recheneingang des Reversierimpulszählers (71) dient,

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    der andere Eingang der Logikschaltung (137) mit dem ersten Informationsausgang der ersten ^echenzelle (125), der erste Informationsausgang der 1-ten Rechenzelle mit dem ersten Informationseingang (132) der (1 - p)ten Rechenzelle und mit dem zweiten Informationseingang (144) der (1 + p)ten Rechenzelle (125), und die anderen Informationseingänge sämtlicher Rechenzellen (125) den mehrstelligen Informationsausgang, des Reversierzählers (71) bilden und außerdem der erste Informationseingang (132) der 1-ten Rechenzelle an den Eingang des Subtrak- öjonsreversierzählers (71) angeschlossen.
12. 31. Digitale Informationsverarbeitungsanlage nach Punkt 30, gekennzeichnet dadurch, daß die 1-te Rechenzelle (125) einen Trigger (126) enthält, dessen Recheneingang als Takteingang (133) der Rechenzelle (125) dient, die_ Anaige außerdem fünf Logikpläne "UInTD" (127, 128, 148, und 151)j zwei Logikpläne "ODER" (150 und 153) und einen Inverter (152) enthält, wobei die Ausgänge der ersten beiden Logikpläne "UlTO" (128 und 127) an den Eingang der Vorrichtung im Direktzustand des Triggers und an den Eingang (129) der Vorrichtung im Nullzustand des Triggers angeschlossen sind, einer der Eingänge dieser Logikpläne (127 und 128) mit dem Ausgang eines der Logikpläne "ODER" (153) verbunden ist, die anderen Eingänge des einen Paares der Logikpläne "UlJD" (127) und (148) mit einigen der Eingänge des zweiten Paares der Logikpläne "UITD" (128) und (149) verbunden sind und als Steuereingang (154) der Addition und als Steuersubtraktionseingang (155) der Rechenzelle dienen, die anderen Eingänge (147) und (148) des zweiten Paares der Logikpläne "UND" (149) und(148) an den Direktausgang und an den

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    1 ι .

    Ausgang der Vorrichtung im Nullzustand des Triggers (126) angeschlossen sind, ihre Ausgänge sind mit den Eingängen des letzten Logikplanes "ODER" (150) verbunden, dessen Ausgang den ersten Informationsausgang der Rechenzelle¹(125) bildet und an einen der Eingänge des letzten Logikplanes "UIID" (151) angeschlossen sind, dessen anderer Eingang als zweiter Informationseingang (144) der Rechenzelle (125) dient, der verbleibende Eingang über den Inverter (152) an den ersten Informationseingang (132) der Rechenzelle (125) angeschlossen ist, der Ausgang des fünften Logikplans "UI¹JD" (1-55) an einen der Eingänge des ersten Logikplans "ODER" (153) angeschlossen ist, wobei die anderen beiden Eingänge als Steuereingänge der Rechenzelle

    (125) dienen und wobei der Direktausgang des Triggers

    (126) den zweiten Informationsausgang der Rechenzelle (125) bildet.

    32, Digitale Informationsverarbeitungsanlage nach den Punkten 28 unrl 30, gekennzeichnet dadurch, daß die Logikschaltung (137) des Reversierimpulszählers im Pibonaccischen p-Kode (71) einen Logikplan "UND" (142), einen Inverter (141) und eine Verzögerungsleitung (140) enthält, wobei die Eingänge der Verzögerungsleitung (140) und des Inverters (141) an einen der Eingänge der Logikschaltung (137) angeschlossen und ihre Ausgänge mit den Eingängen des Logikplanes "URD" (142) verbunden sind, dessen verbleibender Eingang den zweiten Eingang der Logikschaltung (137) und der'A_usgang des Logikplanes "UND" (142) den Ausgang (138) der Logikschaltung (137) bildet.

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    33i Digitale Informationsverarbeitungsanlage nach den Punkten 1 bis 16, gekennzeichnet dadurch, daß die Grup-• pe der Steuerausgänge der Minimierungseinheit (51) der Fibonaccischen p-Kodes mit der zusätzlichen Gruppe (55) der Eingänge der Steuereinheit (47) verbunden sindc,

    34· Digitale Informationsverarbeituhgsanlage nach den Punkten 1 bis 14 oder 15, gekennzeichnet dadurch, daß die Gruppe der Steuerausgänge des Rechenwerkes (44) mit der Gruppe (46) der Eingänge der Steuereinheit (47) verbunden sind.

    35· Digitale Informationsverarbeitungsanlage nach den Punkten 1 und 34, gekennzeichnet dadurch, daß das Rechenwerk (44) ein Dividendenregister (91), ein. Divisorregister (90), ein Spezialregister (94), ein Zusatzregister (93), eine Multiplikationseinheit für die Fibonaccische p-Zahl (72) und einen Summator der Pibonaccischen p-Kodes (69) enthält, wobei der Informations eingang des Divisorregisters (90) mit dem Informationseingang des Dividendenregisters (91) verbunden ist und als Informationseingang (43) des Rechenwerkes (44) dient, der Informationsausgang des Spezialregisters (94) der Informationsausgang des Rechenwerkes (44) ist, die Eingang für die Zwischensumme und den Zwischenübertrag der Multiplikationseinheit für die Fibonaccische p-Zahl den ersten bzw. zweiten Eingang der Gruppe (53) der zusätzlichen Informationseingänge des Rechenwerkes (44) bilden, die Eingänge •·für die Zwischensumme und den .Zwischenübertrag und einer der Eingänge (68) des Additionssummators der Fibonacci-

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    . = - 51 514 /

    sehen p-Kodes (69) den dritten, bzw. vierten und' fünften ^Ausgang der Gruppe der zusätzlichen Informationsausgänge des Rechenwerkes (44) bilden, der Informationsausgang des Divisorregisters (90) mit dem Informations,eingang der Multiplikationseinheit für die Fibonaccisehe p-Zahl(n) und der Informationsausgang des ^ummators der Fibonaccischen p-Kodes (69) mit dem Informationseingang des Zusatzregisters (93) verbunden ist, dessen Informationsausgang an den zweiten Informationseingang des Dividendenregisters angeschlossen ist, der Informationsausgang des Dividendenregisters mit dem Eingang des Additionssummators der Fibonaccischen p-Kodes (69) und mit dem • Informationseingang des Spezialregisters (94) verbunden ist, der Steuereingang des Divisorregisters (90) an den Steuereingang des Dividendenregisters (91), des Spezialregisters (94) und des Zusatzregisters (93) angeschlossen ist und den ersten Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) bildet, der erste und der zweite Steuereingang der Multiplikationseinheit für die Fibonaccische p~Zahl (72) den -zweiten bzw. dritten Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) und der Steuereingang des Summators der Fibonaccischen p-Zahlen (69) den vierten Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) bilden,

    36, Digitale Informationsverarbeitungsanlage nach Punkt 35» gekennzeichnet dadurch, daß das Rechenwerk (44) vier Mihimalbestimmungseinheiten (30) hat, die Multiplikationseinheit für die Fibonaccische p-Zahl (72) und der . Summator der Fibonaccischen p-Kodes (69) Kontrollausgänge (89, 81) haben v/obei die Informationsausgänge des Dividendenregisters (91), des Divisorregisters (90), des

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    Spezialregisters (94) und des Zusatzregisters (93) mit den Eingängen der des entsprechenden Minimalbestimmungseinheit (30) verbunden sind und wobei die Ausgänge (82), (83)/(97) und (98) der Minimal be st immungs einheit (30) und die Kontrollausgänge (89) und (81) der Multiplikationseinheit für die Pibonaccische p-Zahl sowie des Summators der Pibonaccischen p-Kodes (69) als Ausgänge der Gruppen der Steuerausgänge des Rechenwerkes (44) dienen.
13. 37. Digitale Informationsverarbeitungsanlage nach den Punkten 1 und 34, gekennzeichnet dadurch, daß das Rechenwerk. (44) ein Divisorregister (90), ein Spezialregister (94), eine Multiplikationseinheit (72) für die Pibonaccische p-Zahl, einen Sumrnator (69) der Pibonaccischen p-Kodes und eine Kodevergleichsschaltung (95) enthält, wobei der Informationseingang des Divisorregisters (90) mit dem Eingang des zweiten Additionssummators der Pibonaccischen p-Kodes (69) verbunden ist und als Informationseingang des Steuerblocks (44) dient, die Eingänge für die Zwischensümme und den Zwischenübertrag der Multiplikationseinheit für die Pibonaccische p-Zahl der erste bzw. zweite Eingang der Gruppe (53) der zusätzlichen Informationseingänge des Rechenwerkes (44) sind, die Eingänge der Zwischensumme, des Zwischenübertrages und der Eingang des ersten Additionssummators der Pibonaccischen p-Kodes (69) der dritte, bzw. vierte und fünfte Eingang der Gruppe (53) der zusätzlichen Informationseingänge des Rechenwerkes (44) sind, der Informationsausgang der Multiplikationseinheit für die Pibonaccische p-Zahl mit . dem ersten Eingang (96) der Kodevergleichsschaltung (95)

    -26- 9.10.1979

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    und der zv/eite Eingang der Kodevergleichsschaltung (95) mit dem Informationsausgang des Summators der Fibonaccischen p-Kodes (69) verbunden ist, der Informationsausgang der Kodevergleichsschaltung (95) als erster Ausgang der Gruppe der Steuerausgaänge des Rechenwerkes (44) dient und mit dem Informationseingang des Spezialregisters (94) verbunden ist, der Informationsausgang des Spezialregisters (94) als Informationsausgang des Rechenwerkes (44) dient,, der Informat ionsausgangües Divisorregisters (90) mit dem Informat ions eingcng der Multiplikationseinheit für die Fibonaccische p-Zahl (92) verbunden ist, die Eingänge der Zwischensumme, des Zwischenübertrages und der zusätzliche Informationsausgang der Multiplikationseinheit für die Fibonaccische p-Zahl (72) der erste bzw. zweite und dritte Ausgang der Gruppe der zusätzlichen Informationsausgänge des Steuerblocks (44) und der vierte bzw. fünfte Ausgang der Gruppe der zusätzlichen Informationsausgänge des Steuerblocks (44) sind, der Steuereingang des Divisorregisters (90) mit dem Steuereingang des Spezialregisters (94) verbunden ist und der erste Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) ist, und der Steuereingang des Summators der Fibonaccisehen p-Kodes (69) der vierte Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) ist.
14. 38. Digitale Informationsverarbeitungsanlage nach Punkt 37, gekennzeichnet dadurch, daß das Steuerwerk (44) zwei Minimalbestimmungseinheiten (30) enthält, daß die Multiplikationseinheit für die Fibonaccische p-Zahl (72) und der Summator der Fibonaccischen p-Kodes (69) die Kontrollausgänge (89) und (81) haben, wobei die Informa-

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    51 5H / 13

    tionsausgange des Divisorregisters (90) und des Spezialregisters (94) mit den Eingängen der entsprechenden Minimalbestimmungseinheit (30) verbunden sind, und die Kontrollausgänge (89) und (81) der Multiplikationseinheit für die Fibonaccische p-Zahl und den Summator der Fibonaccischen p-Kodes (69) sowie die. Ausgänge der Minimalbestimmungseinheit (30) als Ausgänge der Gruppe der Steuerausgänge des Rechenwerkes (44) dienen.

    39· Digitale Informationsverarbeitungsanlage nach den Punkten 1 und 34, gekennzeichnet dadurch, daß das Rechenwerk (44) ein Multiplikationsregister (67) hat und.verbunden ist mit' aem Informationseingang der Multiplikationseinheit für die Fibonaccische p-Zahl (72) und als Informationseingang (43) des Steuerwerkes (44) dient, und die Eingänge für die Zwischensumme und dem Zwischenübertrag der Multiplikationseinheit für die Pibonaccische p-Zahl (72) den ersten bzw. zweiten Eingang der Gruppe der zusätzlichen Informationseingänge (53) des Rechenwerkes (44) bilden, daß die Eingänge der Zwischensumme und des Zwischenübertrages des Summators der Pibonaccischen p-Kodes (69) den dritten bzw. vierten Eingang der Gruppe (53) der zusätzlichen Informationseingänge des Rechenwerkes (44) bilden, daß der Informationsausgang der Multiplikationseinheit für die Pibonaccische p-Zahl (72) mit dem Eingang (68) des Additionssummators (69). der Pibonaccischen p-Kodes' verbunden ist, daß der zusätzliche Informationsausgang der Multiplikationseinheit als Ausgang der Gruppe der zusätzlichen Informationsausgänge des Steuerblocks (44) dient, daß die Ausgänge der Zwischensumme und des Zwi-

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    schenübertrages der Multiplikationseinheit für die Fibonaccische p-Zahl (72) den ersten bzw. zweiten ^Ausgang der Gruppe der zusätzlichen Informationsausgänge «des Rechenwerkes (44) bilden, daß die Ausgänge.der Zwischensumme und des Zwischenübertrages den dritten bzw. vierten Ausgang der Gruppe der zusätzlichen Informationsausgänge des Rechenwerkes (44).bilden, daß der Informationsausgang des Summators der Fibonaccischen p-Kodes (69) als Informationsausgang des Rechenwerkes (44) dient, daß der erste Steuereingang der Multiplikationseinheit für die Fibonaccische p-Zahl (72) mit dem Steuereingang verbunden ist und dieser dazu * ' dient, das'Multiplikatorregister (67) um eine Stelle zu -verschieben, daß der erste Steuereingang den ersten Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) bildet, daß der zweite. Steuereingang der Multiplikationseinheit für die Fibonaccische Zahl (69) den zweiten Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) bildet, daß der Steuereingang des Summators der Fibonaccischen p-Kodes (69) der dritte Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) ist, daß der Ausgang der rechten Bitposition des Multiplikatorregisters (67) den ersten Ausgang der Gruppe der Steuerausgänge des Rechenwerkes (44) bildet.
15. 40. Digitale Informationsverarbeitungsanlage nach Punkt 39, gekennzeichnet dadurch, daß das Rechenwerk (44) eine Minimalbestimmungseinheit (30) für die Darstellungsform im Fibonaccischen p~Kode enthält und ihr Eingang an den Informationsausgang des Multiplikatorregisters (67) angeschlossen ist, daß die Multiplikationseinheit für die Fibonaccische p-Zahl (72) und der Summator der Fibonaccischen p-Kodes die Kontrollausgänge (89) und

    _ · 9,10.1979

    . ^: ,* . 51 514 7 13

    (81) haben, wobei der Ausgang (82) der Hinimalbe-Stimmungseinheit (30) und die Kontrollausgänge (81) und (89) die Ausgänge der Gruppe der Steuereingänge des Rechenwerkes (44) bilden«

    41♦ Digitale Informationsverarbeitungsanlage nach Punkt 39» gekennzeichnet dadurch, daß die Multiplikationseinheit für die Fibonaccische p-Zahl (p + 1) Register

    (99) und einen Summator der Pibonaccischen p-Kodes (104) enthält, wobei der erste Informationseingang

    (100) des ersten Registers (99) als Informationseingang der Multiplikationseinheit für die KLbonaccische p-Zahl dient und mit den ersten Informationseingängen (100) der Register (99) vom zweiten bis zum (p - 1)ten verbunden ist, daß der Informationsausgang des ersten Registers (99-i) mit dem zweiten Informationseingang des zweiten Registers (99_?) undmit dem Eingang des ersten Additionssummators der Fibonaccischen p-Kodes (104) verbunden ist, daß alle Register eine Registerkette bilden, in der der Informationsausgang des vorangegangenen Registers (99·? i) mit dem zweiten Informationseingang des folgenden Registers (99·) verbunden ist, daß der Informationsausgang des (p + 1)ten Registers (99) mit dem Eingang (105) des zweiten Additionssummators (104) der Fibonaccisehen p-Kodes verbunden ist, daß der Informationsausgang des Summators der Pibonaccischen p-Kodes (104) als Informationsausgang der Multiplikationseinheit für die Pibonaccische p-Zahl (72) dient und mit dem zweiten Informationseingang des ersten Registers (99) verbunden ist, daß .die Eingänge für die Zwischensumme und den Zwischentransport des Summators

    .HH 8^8· _|e- 9.10.1979

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    .' der Pibonaccischenp-Kodes (104) entsprechend die · Eingänge für die Zwischensumme und den Zwischenübertrag der Multiplikationseinheit für die Pibonaccische p-Zahl'- bilden, daß die Ausgänge der Zv/ischensumme und des Zwischenübertrags des Summators der Pibonaccischen p-Kodes (104) entsprechend die Ausgänge für die Zwischensurnme und den Zwischenübertrag der Multiplikationseinheit für die Pibonaccische p~Zahl (72) bildet, daß der Steuereingang des ersten Registers (99) mit den Steuereingängen sämtlicher Register verbunden ' ist und erster Steuereingang der Multiplikationseinheit für die Pibonaccische p-rZahl ist und der zweite Steuereingang der Steuereingang des Summators der Pibonaccischen p-Kodes (104) ist.
16. 42. Digitale.Informationsverarbeitungsanlage nach den Punkten 39» 40 und 41, gekennzeichnet dadurch, daß die Multiplikationseinheit für die Pibonaccische p-Zahl (72) (p +1) Minimalbestimmungseinlieiten (30), einen Logikplan "ODER" (108) und einen Summator der Pibonaccischen p-Kodes mit Kontrollausgang (110) enthält, wobei die Eingänge der Minimalbestimmungseinheiten mit den Ausgängen der entsprechenden Register (99) verbunden sind, daß die Ausgänge der Minimalbestimmungseinheiten (30) und der Kontrollausgang (110) des Summators der Pibonaccischen p-Kodes verbunden sind mit den Eingängen des Logikplanes "ODER" (108), dessen-Ausgang gebildet wird durch den Kontrollausgang (89) der Multiplikationseinheit für die Pibonaccische p-Zahl (72) .· · '

    43o Digitale Informationsverarbeitungsanlage nach den Punkten 1 und 34, gekennzeichnet dadurch, daß das Re-

    /I XlI

    J l"3 -£*- " . 9.10.1979 ' . 51 514 / 13

    chenwerk (44) ein.Multiplikandenregister (66), ein Multiplikatorregister (67) und einen Summator der Fibonaccischen p-Kodes (69) enthält, wobei der Informationseingang des Multiplikandenregisters mit dem Informationseingang des Multiplikatorregisters (67) verbunden ist und den Informationseingang des Rechenwerkes (44) bildet, daß der Informationseingang des Multiplikandenregisters (66) mit dem Eingang des Additionssummators der Pibonäccischen p-Kodes· (69) verbunden ist, daß die Eingänge für die Zwischensumme und den Zwischenübertrag des Summators der Pibonäccischen pkodes den. ersten bzw₀ zweiten Eingang der Gruppe (53) der zusätzlichen Informationseingänge des Rechenwerkes (44), die Ausgänge.für die Zwischensumme und den Zwischenübertrag des Summators der Pibonäccischen p-Kodes (69) den ersten bzw. zweiten Ausgang der Gruppe der zusätzlichen Informationsausgänge des ftechenwerkes (44) bilden, daß der Informationsausgang des Summators der Pibonäccischen p-Kodes (69) als Informationsausgang des Rechenwerkes (44) dient,, der Ausgang der Randstelle des Multiplikatorregisters den ersten Ausgang der Gruppe der Steuerausgänge des Rechenwerkes (44) bilden, der Steuereingang - zur Verschiebung um eine Stelle - des Multiplikandenregisters (66) mit dem Steuereingang - zur Verschiebung um eine Stelle - des Multiplikatorregisters verbunden ist und den ersten Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) bildet und der Steuereingang des Summators (69) der Pibonäccischen p-Kodes (69) den zweiten Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) bildet. ...
17. 44. digitale Informationsverarbeitungsanlage nach Punkt 43, gekennzeichnet dadurch, daß das Multiplikandenregister

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    (66) und das Multiplikatorregister (67) Steuereingänge zur Verschiebung um (p + 1) Stellen haben, die miteinander verbunden sind und ihr Verbindungspunkt den dritten Eingang der Gruppe (5)" der Steuereingänge des· Rechenwerkes (44)bildet.

    45· Digitale Informationsverarbeitungsanlage nach den Punkten 43 und 44, gekennzeichnet dadurch, daß der Steuerblock (44) zwei Hinimalbestimrnungseinheiten (30) der Darstellungsform des Fibonaccischen p-Kode enthält, ihre Eingänge an die Informationsausgänge des Multiplikandenregisters (66) und des Multiplikatorregisters (67) angeschlossen sind und die Ausgänge die Ausgänge der Gruppe der Steuerausgänge des Rechenwerkes (44) bilden.
18. 46. Digitale Informationsverarbeitungsanlage nach den Punkten 1 und 34» gekennzeichnet dadurch, daß das Rechenwerk (44) ein Multiplikandenregister (66), ein Multiplikatorregister (67), einen Sumniator der Fibonaccischen p-Kodes, (p + 1) Logikschaltungen ¹¹UiID" und eine Logikschaltung "ODER" (85) enthält, wobei der Informationseingang des Multiplikandenregisters (66) mit dem Informationseingang des Multiplikaborregisters (67) verbunden ist und den Informationseingang (43) des Steuerblocks (44) bildet, daß der Steuereingang zur Verschiebung um (p + 1) Stellen des iViultiplikandenregisters (66) mit dem Steuereingang zur Verschiebung um (p + 1) Stellen des Multiplikatorregisters (67) verbunden ist und den ersten Eingang der Gruppe (50) der Steuereingänge des Rechenwerkes (44) bildet, daß die Eingänge für die Zwischensumme und den Zwischen-•übertrag des Summators der Fibonaccisehen p-Kodes (69) den ersten bzw. zweiten Eingang der Gruppe (59) der

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    zusätzlichen Informationseingänge des Rechenwerkes (44) bilden, die Ausgänge für die Zwischensumme und den Zwischenübertrag des Summators der Pibonaccischen p-Kodes (69) den ersten-bzw. zweiten Ausgang der Gruppe der zusätzlichen Informationsausgänge des Steuerwerkes (44) bilden, der Informationseingang des Summators der Pibonaccischen p-Kodes (69) als Informationsausgang des Rechenwerkes £44) dient, der Ausgang der (h - i)ten Stelle-des Multiplikatorregisters (67) mit den ersten Eingängen sämtlicher Logikpläne "UIiD" der i-ten Logikschaltung (84^) "UlH)" verbunden ist, der zweite . Eingang des 1-ten Logikplanes "Ul¹TD" der Logikschaltung "UITO" K (84_K) mit dem Ausgang der (1 + K)ten Stelle "des Multiplikandenregisters (66) verbunden ist, die Ausgänge der 1-ten Logikpläne "UlTD" sämtlicher Logikschaltungen "UND" mit den Eingängen des 1-ten Logikplans "ODER" der Logikschaltung "ODER" (85) verbunden sind und der Ausgang der Logikschaltung "ODER" (85) mit dem Eingang des Additionssummators der Pibonaccischen p-Kodes (69) verbunden ist, wobei i = 1,2,..· (p + 1) und 1 - 1,2,...p.

    47· Digitale Informationsverarbeitungsanlage nach Punkt 46, gekennzeichnet dadurch, daß das Rechenwerk (44) eine Kontrolleinheit (87) und zwei Minimalbestimmungseinheiten (30) enthält, der Summator der Pibonaccischen p-Kodes (69) einen Kontrollausgang (81) hat, wobei _die -Ausgänge sämtlicher Logikschaltungen "UITD" (84) mit den Eingängen der Kontrolleinheit (87) verbunden sind, die Eingänge der Minimalbestimmungseinheiten mit den Ausgängen des Multiplikandenregisters (66) und des Multiplikatorregisters (67) verbunden sind, die Ausgänge der Minimalbestimmungseinheiten und der Kontroll'einheit (87) sowie der Kontrollausgang (81) des

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    Summators der Pibonaccischen p-Kodes als Ausgänge der - Gruppe der Steuerausgänge des Rechenwerkes (44) dienen.
19. 48. Digitale Informationsverarbeitungsanlage nach den Punkten 35 bis 47, gekennzeichnet dadurch, daß der Summator der Fibonaccischen p-Kodes eine Hullbestimmungsschaltung (111) enthält und ihr Eingang-mit dem Informationseingang des Registers (106) für den zweiten Summanden (106) verbunden ist.
20. 50. Digitale Informationsverarbeitungsanlage nach den

    Punkten 48 und 49, gekennzeichnet dadurch, daß der Summator der Fibcnaccischen p-Kodes eine Kontrolleinheit (109) des Halbaddiators (107) enthält, wobei ein Eingang der-Summe der Kontrolleinheit des Halbaddiators (107) mit dem Ausgang der Summendes Halbaddiators (107) . und der andere Eingang für den Übertrag der Kontrolleinheit des HalbaddiBiors (107) mit dem Ausgang für den Übertrag'des Halbaddiators (-107) verbunden ist.
21. 51. Digitale Informationsverarbeitungsanlage nach dem Punkt 48, gekennzeichnet dadurch, daß der p-stellige Halbaddiator (107) ρ gleichartige Zellen (112) enthält, von denen jede einen Logikplan "OTD" (118) und einen Logikplan "ODER" (117) hat, wobei der erste Eingang des Logikplans "UlID" (118) der i-ten Zelle (112) ~des Halbaddiators (107) mit dem ersten Eingang des Logikplans "ODER" verbunden ist und den i-ten Eingang des mehrstelligen Eingangs des ersten Summanden des Halbaddiators (107) bildet, daß der zweite Eingang des Logikplans (118) "UITD" der i-ten Zelle (112) des Halbaddiators mit dem .zweiten Eingang des Logikplans (117)

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    verbunden ist und als i-ter Eingang des mehrstelligen Eingang des zweiten Summanden des HaIbaddiators .(107) dient ₉ daß der Ausgang des Logikplanes ' "ODER" (117) der i-ten Zelle (112) des Halbaddiators (107) den i-ten Ausgang des mehrstelligen Ausgangs für die Summe des Halbaddiators (107) bildet und der Ausgang des Logikplans "MD" (118) der i-ten Zelle (112) das Halbaddiators (107) der i-te A_USgang des mehrstelligen Ausgangs für den Übertrag des Halbaddiators (107) ist«,

    52, Digitale Informationsverarbeitungsanlage nach Punkt 50, gekennzeichnet dadurch, daß die Kontrolleinheit (109) des Halbaddiators (107) aus ρ gleichartigen Zellen (120) hergestellt ist, wobei jeder Zellenausgang an die Eingänge des Logikplanes "ODER" (122) angeschlossen ist und jede Zelle einen Logikplan "MD" (121) und entsprechend einen Logikplan "ODER" (122) enthält, dessen Ausgang mit einem der Eingänge des Logikplans "MD" verbunden ist und daß der andere Eingang des Logikplans "MD" den i-ten Eingang des mehrstelligen Eingangs für den Übertrag der Kontrolleinheit (109) bildet und der Ausgang des Logikplans "UITD" der Ausgang der Zelle ist, daß die Eingänge des Logikplans "ODER" der i-ten Zelle (120) vom ersten bis zum p-ten Eingang die Eingänge - vom ersten bis zum (i - p)ten - des mehrstelligen Eingang der Kontrolleinheit . (109) bilden und die Eingänge - vom (p + 1)ten bis zum 2p-ten - des Logikplans "ODER" der i-ten Zelle als Eingänge - vom (i + 1)ten bis zum (i + p)ten - des mehrstelligen Eingangs für die Summe der Kontrolleinheit (109) dienen·

    Hierzu//^ Seiten Zeichnungen