DD213544A1 - Asymmetrischer leseverstaerker fuer halbleiterspeicher - Google Patents

Abstract

Die Erfindung betrifft einen asymmetrischen Leseverstaerker fuer Halbleiterspeicher mit Speicherzellen mit erhoehtem Lesesignal. Die Aufgabe der Erfindung besteht darin, das Lesesignal solcher Speicherzellen, die vorzugsweise Ladungsschichtungszellen mit seriellem Hilfsgate sind, durch geeignete Massnahmen verstaerkend in einen Spannungsbereich zu konvertieren, so dass ein geringer schaltungstechnischer Aufwand folgt. Erfindungsgemaess wird zwischen einem Transfertransistor, an dessen Gate ein Lese-Vorbereitungstakt anliegt und dem Eingang eines Negators ein Kondensator angeschlossen, an dessen zweitem Anschluss ein Konvertierungstakt Theta tief K anliegt.

Description

Asymmetrischer Leseverstärker für Halbleiterspeicher Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen asymmetrischen Leseverstärker für Halbleiterspeicher, bei dem die Speicherzellen ein größeres Lesesignal aufweisen. Derartige Speicherzellen sind beispielsweise Ladungsschichtungszellen mit seriellem Hilfsgate. Bei Vorliegen eines derartig großen Lesesignals ist der bisher übliche symmetrische Sensorflipflop nicht nötig, so daß asymmetrische Leseverstärker eingesetzt werden können,

Charakteristik der bekannten technischen Lösungen

Im allgemeinen sind aus verschiedenen Veröffentlichungen symmetrische Flipflops als Leseverstärker zur Anwendung in Halbleiterspeichern beschrieben» Sie dienen speziell zum Verstärken kleiner Signale dynamischer Speicher» Bei Vorliegen eines größeren Lesesignales besteht die Möglichkeit, aeymmetrische Leseverstärker einzusetzen» Für Speicher mit Zweitransistorzellen wurde bereits ein Leseverstärker vorgeschlagen, bei dem ein in Reihe befindlicher Kondensator auf einen Wert zwischen beiden Leseaignalen und gleichzeitig ein Negator auf die Kennlinie U-g = U. eingestellt wird.

Durch das Lesesignal wird der Negator entweder durchgesteuerx oder gesperrt, wodurch das Lesesignal verstärkt wird. Bei dieser Schaltung wird aber eine auf U ^₁,/2 vorgeladene Bit leitung benötigt.

In der DE-CS 29 32 018 ist ein asymmetrischer Leseverstärker in CiiiüS beschrieben, bei dem die Eingangs spannung U,., eines Inverters über ein Transfergatter, das in einer

Vorladephase Ausgang und Eingang des Inverters miteinander verbindet, sowie einen Ladetransistor auf einen Wert von U_aT,/2 +/^tL eingestellt wird.

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In der folgenden Lesephase wird die auf U_ßß/2 vorgeladene Bit leitung über ein Gatter an den Negator und die ausgewählte Speicherzelle an die Bitleitung angekoppelt. Die Zelle ist dabei so dimensioniert, daß sie die Bitleitung bei einer gespeicherten "0" schnell entlädt, aber nur ein geringer Strom bei einer gespeicherten "1" in die Bitleitung fließt.

Nachteilig ist hierbei der hohe Aufwand mit mehreren Invertern und Rückkopplungen. Auch ist dieser Leseverstärker nicht speziell dazu ausgelegt, Lesesignale von auf U_nn vorgeladenen Bitleitungen zu erkennen.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, einen asymmetrischen Leseverstärker für Halbleiterspeicher zu schaffen, wobei die Speicherzelle beim Lesen einer Speicherinformation gesperrt bleibt, beim Lesen der zweiten Speicherinformation leitfähig wird. Dabei soll gleichseitig der schaltungstechnische Aufwand gering sein.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, das Lesesignal durch geeignete blaßnahmen verstärkend in einen anderen Spannungsbereich zu konvertieren, so daß der schaltungstechnische Aufwand sinkt.

bierkmale der Erfindung

Die Erfindung betrifft einen asymmetrischen Leseverstärker für Halbleiterspeicher« Der Halbleiterspeicher enthält dabei Speicherzellen, welche beim Lesen einer gespeicherten logischen "1" leitfähig werden, vorzugsweise LadungeschichtungszeIlen mit seriellem Hilfsgate. Dabei ist jeder Bitleitung eine Vorladesehaltung zugeordnet. Bei Ladungasciiichtungazellan mit seriellem Hilfsgate ala Speicherzellen besteht bei Beachtung bestimmter Lesebedingungen die Möglichkeit, eine Bitleitung zu verwenden. Vorteilhafterweiee ist jedoch jede Bitleitung in eine Bit-Leae-Leitung und eine Bit-Schreib-Leitung geteilt, denen jeweils je eine Vorladeschaltung zugeordnet ist.

Weiterhin ist die Bitleitung bzw. die Bit-Leae-Leitung über einen Transfertransistor mit dem Eingang eines Negators verbunden. Der Ausgang des Leseverstärker ist mit einer Datenleitung und eine Schreibschaltung ist mit der Datenleitung oder dem Ausgang eines Negators verbunden. Weiterhin ist der Schreibschaltung die Bit-Schreib-Leitung zugeordnet.

Erfindungsgemäß ist zwischen dem Transfertransiator und dem Eingang des ITegators ein Kondensator angeschlossen, an dessen zweiten Anschluß ein Konvertierungstakt 0„ anliegt.

In Ausgestaltung der Erfindung ist der Transfertransistor ein Enhancementtransistor, wobei an dessen Gate ein Lese-Vorbereitungstakt mit einer Referenzamplitude anliegt. In Ausgestaltung der Erfindung ist der Transfertransistor ein Zerotransiator, dessen Gate mit dem Lesesignal einer ständig eine logische "0" speichernden Dummy-Zelle verbunden ist.

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In Ausgestaltung der Erfindung Ist der verwendete ftegator ein dynamischer liegator, dessen Ausgang über einen zweiten Transfertransistor mit eine;" Datenleitung verbundeη iαt.

In Ausgestaltung der Erfindung ist der Eingang der zwischen der Bit-Schreib-Leitung und Masse angeordneten ochreibschaltung mit dem Ausgang dea Negators und über den Transfertransistor mit der Datenleitung verbunden.

Ausführungsbeispiel

Die Erfindung ist anhand zweier Ausführungsbeispiele und dreier Zeichnungen näher erläutert.

jjabei zeigen:

Pig. 1 den erfindungagemäßen asymmetrischen Leseverstärker nach dem ersten Ausführungsbeispiel

Pig. 2 das Taktdiagramm

Fig. 3 den erfindungagemäßen asymmetrischen Leseverstärker nach dem zweiten Ausführungebeispiel

Der in Pig. 1 dargestellte asymmetrische Leseverstärker enthält matrixfb'rmig angeordnete Speicherzellen 1 mit erhöhtem Lesesignal. Im konkreten Pail handelt es sich um Ladungsachichtungszellen mit seriellem Hilfsgate_e Am Hilfsgate ist dabei eine Wortleitung 2, an Drain eine Bit-Lese-Leitung 3 und am Speichergate eine Bit-Schreib-Leitung 4 angeschlossen. Source der Speicherzelle 1 ist dabei mit Lasse verbunden.

Ein Transistor 5» an dessen Gate ein erster Vorladetakt 0у. anliegt, verbindet die Versorgungsspannung U^₇, mit der Bit-Leae-Leitung 3.

Ein zweiter Transistor 6, an dessen Gate ein zweiter Vorladetakt 0yp anliegt, verbindet die Versorgungespannung U₀Q mit der Bit-Schreib-Leitung 4.

Ein erster iransfertranaiator 7 vom Enhancementtyp, an dessen Gate ein Lese-Vorbereitungstakt 0y^ anliegt, verbindet die Bit-Lese-Leitung 3 mit dem Eingang ѳідев dynamischen Negators 8.

An die Verbindung zwischen dem Transfertransistor 7 und dem Negator 8 ist ein Kondensator 9 angeschlossen, an dessen zweitem Anschluß ein Konvertierungstakt 0_R anliegt. Der Negator 8 enthält die Transietoren 10; 11} 12. Dabei ist das Gate des Transistors 10 mit dem Lese-Vorbereitungstakt 0ут und das Gate des Transistors 12 mit einem Lesetakt 0_T verbunden. Das Gate des Transistors 11 bildet den Eingang des Negators 3.

Der -Ausgang des Negators 8 iat über einen zweiten Transfertransietor 13» an dessen Gate ein Datentransfertakt 0βΦ anliegt, mit einer Datenleitung 14 zur Ein- und Ausgabe der Informationen verbunden.

Weiterhin ist der Ausgang des Negators 8 mit einer Schreibschaltung 15 verbunden. In der Schreibschaltung sind zwischen der Bit-Schreib-Leitung 4 und Masse zwei Transistoren 16; 17 angeordnet. Das Gate des Transistors 16 bildet dabei den Eingang der Schreibschaltung 15 und das Gate des Transistors 16 ist mit einem Schreibtakt 0„ ver~ bunden.

Die Wirkungsweise des Leseverstärkers ist in Verbindung mit dem in Pig. 2 dargestellten Taktdiagramm folgende: Im Speicherzustand sind die Wortleitungen 2 durch 0_WL = "M" (M = mittleres Potential - U_DD/2) auf dieses Potential vorgeladen· Gleichzeitig werden über die Vorladetakte 0_VL1; 0_VL2 * "^H" ^die Bit-bese-Leitung 3 sowie die Bit-Schreib-Leitung 4 auf das hohe Potential der Vers or gungs spannung U^ vorgeladen.

Mit Beginn des Lesezyklus wird der Vorladetakt 0ут« * "L", so daß der Transistor 5 sperrt. Die Bit-Lese-Leitung 3 bleibt dabei auf U_DD vorgeladen.

Wird nun der Wortleitungstakt 0^ = "H", wird bei einer gespeicherten "1" die Speicherzelle 1 leitfähig, bei einer gespeicherten "0" hingegen bleibt sie gesperrt. Eei einer gespeicherten "0" bleibt die Bit-Lese-Leitimg 3 auf dem hohen Potential aufgeladen.

Der Lese-Vorbereitungstakt 0γτ> der zwischenseitlich am Transfertransistor 7 anliegt, besitzt eine Amplitude von der Veraorgungsspannung U_Q~ und fungiert gleichzeitig als Referenzspannung·

Mit dem Takt 0„» wird das Potential am Eingang des Negators 8 (Eingangspotential) auf den Wert von U_DD - IL, vorgeladen, wenn IL, die Schwellspannung des Transfertransistors 7 ist. Nach dem Aufladen des Negatoreinganges wird der Konvertierungstakt 0_K = "Н^и, wobei dessen Aurolitude Δ U0_V nicht so kritisch ist wie die Amplitude U_DQ des Lese-Vorbereitungstaktes 0γτ· Mit dem Konvertierungstakt 0_K wird das Eingangspotential Ug um den Betrag

U_v = ΔϋΦττ * 3

^G1 ^{+ G}2

angehoben, wobei

G. = Kapazität des Kondensators 9 und G₀ = Kapazität des Einganges des Negators. Da hierbei die Spannungsdifferenz zwischen dem Singangspotential und der Bit-Lese-Leitung 3 nicht größer ist als die Schwellspannung IL₁, bleibt der Transfer transistor 7 wie auch die Speicherzelle 1 gesperrt und das Eingangspotential bleibt somit erhalten.

Wird nun der Lese-Vorbereitungstakt 0„т a ¹¹L", bleibt das Eingangspotential U-, auf dem erhöhten Wert. Nach Rücksetzen des Konvertierungstaktes 0_K sinkt das Eingangspotential um Д Ug wieder auf U^ - Um ab.

Bei entsprechender Dimensionierung des Kondensators 9 öffnen beim Lesetakt 0₂ = "H" die Transistoren 11; 12 und entladen den durch den Transistor 10 vorgeladenen Ausgangsknoten des Negators 8.

Beim Lesen einer "1" wird die Speicherzelle 1 leitfähig und das Potential der Bit-Lese-Leitung 3 sinkt auf einen Wert von Ü_DD - /J₁Up wobei gefordert wird, daß^^TJ_L > U_T ist. Somit nimmt das Singangepotential U™ den gleichen Wert an. Wird nun der Konvertierungstakt 0~ => "H", sind die Speicherzelle 1 und der Transfertransistor 7 leitfähig und das Eingangspotential Ug bleibt auf dem Wert

Nach Abschalten des Lese-Vorbereitungstaktes 0ут = "L" ist der Transfertransistor 7 gesperrt und durch den Konvertierungstakt sinkt das Eingangspotential auf

C₁₊C₂

Beim Anlegen des Lesetaktes 0^ * "H" öffnet der Negator auf Grund des geringen Eingangspotentiales U„ nicht, so daß das Ausgangspotential erhalten bleibt. Beim Lesen wird gleichzeitig für die ausgewählte Bit-Lese-Leitung 3 der Datentransfertakt 0™ » "H", wodurch das Ausgangspotential des Negators 8 auf die Datenleitung übertragen wird.

In den nichtausgewählten Zeilen wird das Ausgangspotential des Negators 8 mit dem Schreibtakt 0_g » "H" negiert auf die Bit-Schreib-Leitung 4 übertragen. Da gleichzeitig der Wortleitungstakt 0^. = ^ML", wird die entsprechende Information eingeschrieben. Das entspricht einem Refresh der Informationen der nicht über den Datentransfertakt 0~yn ausgewählten Speicherzellen, welche über die Wortleitung 2 aktiviert wurden.

Beim Einschreiben einer Information in die durch Wortleitung 2 und Bit-Lese-Leitung 3 ausgewählte Speicherzelle 1 wird die Datenleitung 14 auf das entsprechende Potential eingestellt und über den Datentransfertakt

0j„ wird dieses Potential auf den Eingang der Schreibschaltung 15 gegeben* ІЛіѣ dem Schreibtakt 0_a * "H" wird die Information auf die beim "Refresh" beschriebene Weise eingeschrieben.

In i?'ig. 3 ist der asymmetrische Leseverstärker nach dein zweiten. Ausführurigsbeispiei dargestellt. Er entspricht im wesentlichen der vorher beschriebenen Variante.

IiL Unterschied dazu ist der Transfertransistor 7 ein Zerotransiator, dessen Gate mit dem Lesesignal einer ständig eine logische "0" speichernden Dummy-Zelie 18 verbunden

Beim Lesen einer "0" ist hier die Gate-Source-Spannung des i'ransfertransistors OV, so daß der Transvertransistor gesperrt bleibt.

Beim Lesen einer "1" hingegen wird der Zerotransistor leitfähig, so daß das Singangspotential nach Abschalten des Konvertierungstaktes 0,_r auf den Wert

U₁, = U_nn - .Д U_T - J

absinkt.

Vorteilhaft hierbei ist, daß das Lesesignal geringere Werte als die Schwellspannung U^ eines Enhancementtransistors annehmen kann. Weiterhin ist hierbei vorteilhaft, daß die Dummy-Zelle 18 den Speicherzellen 1 in der Speichermatrix gleich ist, so daß technologische Schwankungen ausgeglichen werden.

Claims (2)

1. ii'rf indungsanapruch

   1. Asymmetrischer Leseverstärker für Halbleiterspeicher mit Speichersellen mit erhöhtem Lesesignal, vorzugsweise ЬеЛип£;Зкзсnichtіш£Я2е11еп mit seriellem Hilfsgate, wobei jeder bitleitung, die ggf«, in eine Bit-Lese-Leitung und eine Bit-Schreib-Leitung geteilt ist, jeweils eine /orladeschaltung zugeordnet ict, wobei weiterhin jede Bit leitung über einen Transfertransietor mit dem Eingang eines Negators verbunden ist und wobei schließlich eine Datenleitung mit dem .Ausgang des LeseVerstärkers sowie eine Schreibschaltung mit der Oatenleitung oder dem Ausgang des Negators verounden ist und weiterhin der Schreibleitung die Bit-b'chreib-Leitung zugeordnet ist, gekennzeichnet iaiirch, daß zwischen dem Transfertransistor (7) und dem Eingang des Negators'(8) ein Kondensator (9) angeschlossen ist, aa dessen a weitem AnschluO ein Konver-',ierungstakt (0_K) anliegt»

   ?, Asymmetrischer Leseverstärker nach Punkt 1, gekennzeichnet dadurch, daß der Transfertransistor (7) ein Enhancement transistor ist, an dessen Gate ein Leяе-Vorbereitungstakt (0γτ) anliegt.
2. 3. Äsyrumetrischer Leseverstärker nach Punkt 1, gekennzeichnet dadurch, daß der Transfertransistor (7) ein Eerotransistor ist, dessen Gate mit de ;u Le se signal einer standig eine logische "0" speichernden Duminy-2elle (13) verbunden ist.

   Ί. Asymmetrische? Leseverstärker nach Punkt 2 oder 3» gekennzeichnet dadurch, daß der Negator (8) ein dynamischer Negator ist und daß der Ausgang des Ilegators (8) über einen zwaiten Transfertransistor (13) (alt einer Datenleitung (14) verbunden ist.

   Asymmetrischer Leseverstärker nach Punkt 2 oder 3» gekennzeichnet dadurch, daß der Eingang der zwiachen der Bit-ochreib-Leitung (4) und Masse angeordneten 3chreinschaltung (15) mit dem Ausgang des liegetors (8) und über den transfertransistor (13) mit der Datenleitung (14) verbunden ist.

   Hierzu... „3 .Seiten Zeichnungen