DD220439A1

DD220439A1 - Einrichtung zur schnellen blockweisen datenuebertragung zwischen den speichern zweier rechner

Info

Publication number: DD220439A1
Application number: DD25867383A
Authority: DD
Inventors: Norbert Hrubesch
Original assignee: Norbert Hrubesch
Priority date: 1983-12-27
Filing date: 1983-12-27
Publication date: 1985-03-27
Also published as: DD220439B1

Abstract

EINRICHTUNG ZUR SCHNELLEN BLOCKWEISEN DATENUEBERTRAGUNG ZWISCHEN DEN SPEICHERN ZWEIER RECHNER, DIE EINEN INTERNEN DATENBUS BESITZEN UND UEBER BUSTRENNEINHEITEN AN EINEM DATENBUS LIEGEN, UNTER VERWENDUNG EINER VERBINDUNGSSTEUERSCHALTUNG SOWIE EINES LESE/SCHREIBSTEUERSIGNALS DES INITIATIVRECHNERS UND EINER ERKENNUNGSSCHALTUNG SOWIE EINES WARTESTEUEREINGANGS AM PROZESSOR DES ZIELRECHNERS. ZIEL IST, DEN SCHALTUNGSAUFWAND HINSICHTLICH BUSLEITUNGEN UND TRISTATE-ZWEIWEGTREIBERBAUSTEINEN ZU REDUZIEREN SOWIE DIE BLOCKLAENGEN DER ZU UEBERTRAGENDEN DATEN NICHT BEGRENZEN ZU MUESSEN. ES BESTEHT DIE AUFGABE, DEN DATENAUSTAUSCH NUR MIT DEN EIN/AUSGABEBEFEHLEN DES INITIATIVRECHNES ZU ERMOEGLICHEN. DAZU SIND DIE ERKENNUNGSSCHALTUNG UND EIN ADRESSSPEICHER AM DATENBUS UND DER AUSGANG DES ADRESSSPEICHERS ZUR AUSWAHL DES DATENBLOCKANFANGES AM ADRESSEINGANG DES SPEICHERS DES ZIELRECHNERS ANGESCHLOSSEN. EIN TEIL DES ADRESSEINGANGES ZUR ADRESSIERUNG DER SPEICHERZELLE INNERHALB DES DATENBLOCKES LIEGT AM ADRESSBUS DES ZIELRECHNERS SELBST. DER PROZESSOR DES ZIELRECHNERS IST IN EINE INKREMENTIERENDE ARBEITSWEISE SEINES PROGRAMMZAEHLERS SCHALTBAR, WOBEI DER WARTESTEUEREINGANG ZUM WEITERSCHALTEN DES PROGRAMMZAEHLERS VON EINEM ZYKLUSSTEUERSIGNAL DER VERBINDUNGSSTEUERSCHALTUNG AUSTASTBAR IST.

Description

Titel der Erfindung

Hinrichtung zur schnellen blockweisen Datenübertragung zwischen den Speichern zweier Rechner

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Einrichtung zur schnellen blockweisen Datenübertragung zwischen den Speichern zweier Rechner, die einen internen Datenbus besitzen und über Bustrenneinheiten an einen gemeinsamen Datenbus liegen, unter Verwendung einer Verbindungssteuerschaltung sowie eines Lese/ Schreibsteuersignals des Initiativrechners und einer Erkennung sschaltung sowie eines Wartesteuereinganges am Prozessor des Zielrechners·

Charakteristik der bekannten technischen Losungen

Die Kopplung von Rechnern hat allgemein den Austausch von Daten zum Inhalt· Dieser Datenaustausch kann so gewünscht sein, daß Speicher- oder E/A-Einheiten eines anderen Rechners direkt mitbenutzt werden, der allgemeine und für eine arbeitsteilige Arbeitsweise interessantere Fall ist aber der, daß Anfangs- bzw» Ergebnisdaten sowie Befehlsanweisungen ausgetauscht werden, so daß ein verhältnismäßig auto-

nomer Betrieb der einzelnen Rechner möglich ist· Hieraus resultiert der Wunsch, Daten vom Speicher eines Rechners auf möglichst direktem Wege zum Speicher eines anderen Rechners zu transportieren·

Dieses Problem wird bei einem bekannten Mehrrechnersystem (DT-OS 27 13 3G4) gelöst, indem die Adreß- und¹Datenschienen der einzelnen Rechner über Tristate-Zweiwegtreiberbausteine miteinander verbunden sind und Schaltungsmaßnahmen vorgesehen sind, die es gestatten, die Schreib- und Lesesteuersignale sowohl an den eigenen als auch an den Speicher des Rechners zu führen, mit dem Daten ausgetauscht werden sollen* Dedem Rechner steht im Schreib-Lesespeicher jedes anderen j Rechners ein eigener Speicherbereich zur Verfugung, in den er mittels direktem Speicherzugriff die zu übermittelnden Daten einschreiben bzw· lesen kann·

Diese Anordnung bietet infolge des direkten Speicherzugriffs die Möglichkeit der freien Adressierbarkeit des Austauschspeichers im Zielrechner· Diese Eigenschaft wird [ durch einen verhältnismäßig hohen Aufwand an Tristate-Zweiwegtreiberbausteinen und Busleitungen erkauftv da die elektrische Übertragung einer Adreßinformation von 10 ··· 16 Bit Breite erforderlich ist· Neben dem hohen Aufwand weist diese Vielzahl vpn Verbindungsleitungen und Treiberbaustei- ^ nen den Nachteil einer geringeren Zuverlässigkeit bzw· ^ größeren Störanfälligkeit sowie einer komplizierteren Fehlersuche auf

Eine andere bekannte Schaltungsanordnung (DD-PS137 627) schlägt

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eine ähnliche Rechnerverbindungsanordnung vor, die einen Koppelbus, bestehend aus Adreß-, Daten-, Steuer- und Anforderungsbus, verwendet· Zusätzlich wird ein spezieller Kommunikationsrechner vorgeschlagen, der die Einleitung des Datenaustausche mit geringem Zeitaufwand sowie die Reihenfolge der Rechner organisieren soll. Grundsätzlich liegen hier die gleichen, bereits beim vorher beschriebenen Mehrrechnersystem festgestellten Nachteile vor·

Bei einer anderen Mehrrechnerkopplung (DD-PS 142 135) wird vorgeschlagen, jede Recheneinheit über eine Eingabe-/Ausga-

betorschaltung an gemeinsame Sammelleitungen fur Oaten- und Adreßinformationen anzuschließen, wobei jede E/A-Torschaltung über eine besondere Steuerschaltung zur Übertragung der Steuersignale an eine Sammelleitung zum asynchronen, direkten und konfliktfreien Datenaustausch angeschlossen ist. Der Datenaustausch selbst erfolgt mit E/A-Operationen im Obergabeverfahren mittels Quittungsbetrieb·Dieser Ablauf setzt die Datenaustauschrate spürbar herab, da für das Obermitteln eines Datenbytes mehrere Operationen beider, beteiligter Rechner erforderlich sind. Weiterhin muß als Nachteil angesehen werden, daß ein spezieller Adreßbus an jede Recheneinheit geführt werden muß, um eine Auswahl des Partners zu ermöglichen«

Bei einer weiteren bekannten Mikrorechnerkopplung (DD-PS 133 482) wird angestrebt, eine peripherieartige Mikrorechnerkopplung mit Parallel-Znterface-Bausteinen so zu realisieren, daß bei niedrigem Aufwand trotzdem eine hohe Datenaustauschrate, Flexibilität und Universalität erreicht wird· Hierzu wird neben den ρrogrammIerbaren Parallel-E/A-Interface-Bausteinen eine auf beiden Seiten des Datenaustausches Wartesignale erzeugende, doppelte Zusatzwartelogik vorgesehen. Diese Lösung weist noch den Nachteil auf, daß das Wirken der Wartesignale auf beiden Seiten Abstriche von der maximal w möglichen Datenaustauschrate zur Folge hat.

Eine weitere bekannte Einrichtung (DT-OS 3 026 362) schlägt zur Schaffung einer aufwandsarmen, aber schnelleren Mikrorechnerkopplung mit E/A-Bausteinen einen voll synchronen und blockorientierten Datenaustausch vor. Durch eine Befehls/Steuereinrichtung soll der Datenaustausch auf beiden Seiten am Anfang einmal eingeleitet werden und dann synchron ablaufen· Bei einheitlicher Taktversorgung der austauschenden Rechner kann der zxj übertragende Datenblock beliebig lang sein· Bei unterschiedlicher Taktversorgung darf die maximale Blocklänge in Abhängigkeit von der relativen Taktgenauigkeit nur so groß sein, daß Obertragungsfehler mit Sicherheit ausgeschlossen werden«

Diese Eigenschaft ist ein wesentlicher Nachteil. Hinzu kömmt, daß die hotwendige synchrone Arbeitsweise beider Rechner aus unterschiedlichen Gründen nicht*immer gegeben ist. Weiterhin ist nachteilig, daß das Datenübergabeverfahren mit Ein-/Ausgabebefehlen auf beiden Seiten arbeitet, wobei für das Obertragen eines Bytes auf der Senderseite _] sogar erst eine Speicherreseoperatiort und anschließend eine Ausgabeoperation zum Öbergabeport erforderlich ist. Das hat eine nur geringe Datenaustauschrate gegenüber dem direkten Speicherzugriff zur Folge. , .

Ziel der Erfindung

D-ie Erfindung hat zum Ziel, einen blockweisen Datenaustausch zwischen zwei Rechnern mit einer hohen Datenaustauschrate bei geringem Schaltungsaufwand, hinsichtlich von Busleitungen und Tristate-Zweiwegtreiberbausteinen, zu erreichen. Dabei soll keine Beschränkung der Blocklänge vorliegen und es- sollen keine Zeitprobleme beim Zugriff auf die weiter hinten stehenden Speicherzellen eines Blokkes entstehen;

Darlegung des Wesens der Erfindung

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Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur schnellen blockweisen Datenübertragung zwischen den Speichern zweier Rechner, die einen internen Datenbus besitzen und über Bustrenneinheiten an einem gemeinsamen Datenbus liegen, unter Verwendung einer Verbindungssteuerschaltung sowie eines Lese/Schreibsteuersignals des Initiativrechners und einer Erkennungsschaltung sowie eines Wartesteuereinganges am Prozessor des Zielrechners, zu schaffen, die bei separater Taktversorgung der Rechner ohne deren taktmäßige Synchronisation einen blockweisen Datenaustausch nur mit den Ein/Ausgabebefehlen des Initativrechndrs ermöglichen soll.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die Erkennungsschaltung und ein Adreßspeicher am gemeinsamen Datenbus angeschlossen sind, wobei der Adreßspeicher zum Einschreiben von der Erkennungsschaltung aktivierbar ist und sein Ausgang zur Auswahl des Datenblockanfanges am Adreßeingang des Speichers des Zielrechners liegt* Ein Teil'des /Ad reße ingang es zur Adressierung der Speicherzelle innerhalb des Datenblockes liegt am Adreßbus des Zielrechners selbst·

Der Prozessor des Zielrechners ist von einer Zustandslogik unter Abtrennung seines Programmspeichers in eine inkrementierende Arbeitsweise seines Programmzählers für die Adressierung der Speicherzelle schaltbar· Der Wartesteuereingang ist dabei von der Zustandslogik aktivierbar und mit einem von der Verbindungssteuerschaltung ausgegebenen Zyklussteuersignal zum Weiterschalten des Programmzählers austastbar, wobei die Bustrenneinheit vom Ausgang der Verbindungssteuerschaltung richtungsabhängig durchschaltbar ist. Dem Adreßeingang des Speichers ist in einer Ausführungsvariante eine Additionsschaltung vorgeordnet, an deren ersten Eingang der Ausgang des AdreßSpeichers und an deren zweiten Eingang der Adreßbus des Zielrechners liegt. In einer anderen AusfUhrungsvariante enthält der an den Adreßeingang des Speichers geführte Ausgang des Adreßspeichers nur die höherwertigen Adreßbits und vom Adreßbus des Zielrechners sind nur die niederwertigen Adreßbitleitungen am Adreßeingang des Speichers angeschlossen, indem zwischen Adreßbus und Adreßeingang des Speichers Tore vorgesehen sind, an deren Steuereingang der Ausgang der Zustandslogik als Sperrsignal für den höherwertigen Teil der Adreßbitleitungen des Adreßbus angeschlossen sind· Der Ausgang der Zustandslogik ist vorzugsweise über ein WAIT-Logik-Element auf den Wartesteuereingang des Prozessors des Zielrechners geschaltet, wobei am zweiten Eingang das WAIT-LogIk-Elernentes die Zyklussteuersignalleitung über ein mpnostabiles Zeitglied angeschlossen 1st.

Vorzugsweise besteht die Zustandslogik aus zwei in Reihe geschalteten Flip-Flops, wovon ein Aktivierungs-Flip-Flop an seinem Informationseingang mit dem Ausgangssignal der Erkennungsschaltung und an seinem Takteingang mit dem Zielrechneraufrufsignal verbunden ist und ein Status-Flip-Flop mit seinem Informationseingang und seinem Rücksetzeingang an den Ausgang des Aktivierungs-Flip-Flops und mit seinem Takteingang an einen Haltausgang des Prozessors des Zielrechners geschaltet ist·

Zur Erreichung der inkrementierenden Arbeitsweise des Zielrechners ist eine von der Zustandslogik einschaltbare Befehlsgebereinheit vorgesehen, deren Ausgang einen NOP-Befehl auf den Dateneingang des Prozessors gibt sowie über ein von der Zustandslogik triggerbares Monoflip am Rücksetzeingang des Prozessors zum Setzen des Anfangszustandes des Programmzählers angeschlossen ist· Das Lese/Schreibsteuersignal des Initiativrechners ist über die Verbindungssteuerschaltung am Speicher des Zielrechners und am Richtungssteuereingang der Bustrenneinheit angeschlossen·

Vorteilhafterweise sind für die Datenübertragung zwischen mehr als zwei Rechnern ein Rechner als Initiativrechner und die übrigen Rechner als Zielrechner beschaltet, wobei die Datenübertragung über den Speicher des Initiativrechners durchführbar ist·

Eine andere günstige Möglichkeit für die Datenübertragung zwischen mehr als zwei Rechnern besteht darin, einen Rechner als Zielrechner und die übrigen Rechner als Initiativrechner tu beschälten, wobei die Datenübertragung über den Speicher des Zielrechners durchführbar ist«

Ausführungsbeispiel

In den Zeichnungen ist ein Ausführungsbeispiel der Erfindung dargestellt. Dabei zeigen:

Fig. 1 Ein Blockschaltbild mit der Grundstruktur der Datenübertragung,

Fig. 2 eine Schaltungsanordnung für den Datenaustausch Fig. 3 eine Schaltungsvariante für die Adreßbildung

In Fig. ι ist zunächst das grundlegende Datenübergabeverfahren anhand des Wirkungszusammenhanges veranschaulicht. Ein Initiativrechner 1 und ein Zielrechner 2 stehen über eine Bustrenneinheit 3 und einem Datenbus DAT miteinander in Verbindung. Eine Verbindungssteuerschaltung 5 unterstützt die Einleitung, Durchführung und Beendigung des Datenaustausches. Der Initiativrechner 1 soll der Datenaustausch wünschende und der Zielrechner 2 der gewünschte Partner sein. Der Initiativrechner 1 übernimmt deshalb die aktive Funktion. Die Einleitung des Datenaustausches beinhaltet, daß die zentrale Recheneinheit ZRE2 des Zielrechners 2 durch Einwirkung von Steuersignalen (INT, RESET, WAIT) der Verbindungssteuerschaltung 5 in einen NOP-Modus versetzt wird, in dem sie von ihrem Programmspeicher abgetrennt wird und von einem NOP-Befehlsgeber 6 einen fortlaufenden NOP-Befehl aufgezwungen erhält· Dies hat zur Folge, daß die zentrale Recheneinheit ZRE2 auf ihrem Adreßbus eine mit "Null" beginnende, inkrementierende Adresse A ausgibt, die als Zeiger für die auszutauschende Speicherzelle ZEL genutzt wird« Auf jeder Adresse wird die zentrale Recheneinheit ZRE2 des Zielrechners 2 durch eine WAIT-Steuerung so lange festgehalten, bis der Datenaustausch für die betreffende Speicherzelle ZEL beendet ist.

Gleichzeitig zur Adresse A sendet die zentrale Recheneinheit ZRE2 im NOP-Modus die erforderlichen Speichersteuersignale aus, so daß der Speicher Sp2 des Zielrechners 2 den Inhalt der gerade adressierten Speicherzelle aussendet.

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Der Initiativrechner 1 und insbesondere seine zentrale Recheneinheit ZREl hat somit die Möglichkeit, das vom Speicher Sp2 ausgegebene Datum direkt Ober die Bustrenneinheit 3 zu empfangen» was vorzugsweise mit einer Leseoperation Ll erfolgen soll· Anschließend kann die zentrale Recheneinheit ZREl dieses Datum in ihrem Speicher SpI ablegen, in der Fig· 1 durch eine Schreiboperation Sl. Damit ^v ist der Transport eines Datums vom Speicher Sp2 des Zielrechners 2 in den Speicher Spl des Initiativrechners 1 abgeschlossen· Umgekehrt weist die Anordnung auch die Möglichkeit auf, den Datentransport auch in der entgegengesetzten Richtung durchzuführen, was mit dem Lesevorgang L2 und dem Schreibvorgang S2 veranschaulicht ist; Die Schreibstauerung des Speichers Sp2 im Zielrechner 2 erfolgt mit durch die Verbindungssteuerschaltung 5 ,die dazu ein entsprechendes Lese-/Schreibsteuersignal R/W vom Initiativrechner 1 zugeführt bekommt. ^

Die inkrementierende Adressierungsweise des Speichers SP2 durch die zentrale Recheneinheit ZRE2 begünstigt vorteilhaft einen vom Befehlsaufbau her blockorientiert arbeitenden Blocktransportbefehl, Ober den die meisten Mikroprozessoren verfügen, und der einen schnellen und bequemen Daten-* transfer bietet. Aus der Sicht der zentralen Recheneinheit ZREl wird der Speicher Sp2 des fremden Zielrechners 2 wie der eigene behandelt, wobei der Speicher SP2 scheinbar einen noch schnelleren Zugriff erlaubt, da die Adreßzugriffszeit im Zielrechner 2 wegfällt, wie weiter unten naher beschrieben. Zur weiteren Erhöhung der Austauschgeschwindigkeit kann die zentrale Recheneinheit ZREl auch eine eigene nicht dargestellte DMA-Einheit, die als Kaufteil verfügbar ist, mit dem Blocktransfer beauftragen·Das Zugriffsproblem zu im Austauschblock weiter hinten stehenden Daten wird erfindungsgemäß durch Blockunterteilung gelöst, wobei jeder Teilblock direkt über eine eigene Blockeinsprungadresse BEA erreicht werden kann· Die Blockeinsprungadresse BEA wird dabei vom Initiativrechner 1 über

den Datenbus DAT bei der Einleitung des Datenaustausches in einen Adreßspeicher 7 ausgegeben. Dieser Adreßspeicher 7 addiert seinen Inhalt zum höherwertigen Teil der im Ziel- . rechner 2 wirksamen Adresse, wodurch eine Verschiebung der Anfangsadresse herbeigeführt wird. In Fig. 1 sind zwei Beispiele für die Blockeinsprungadresse BEAl und BEAn dargestellt, wobei diese jeweils auf den Anfang des Teilblockes zeigt und der niederwertige Adreßteil von der^zentralen Recheneinheit ZRE2 des Zielrechners 2 bereitgestellt wird und die laufende Speicherzelle ZEL des Teilblocks adressiert.

Die Schaltungsanordnung (Fig. 2) zeigt, wie das angegebene Datentauschverfahren realisiert werden kann, wobei der verbreitete Prozessor Z 80 zugrunde gelegt ist. Andere Prozessortypen weisen ähnliche Signale auf und können analog verwendet werden· Der hauptsächliche Teil der erfindungsgemäßen Schaltungsanordnung befindet sich auf der Seite des Zielrechners 2.

Die zentrale Recheneinheit ZRE2 ist in bekannter Weise Ober Datentreiberschaltungen 21, 22 und Adreßtreiberschaltungen 23a, 23b mit ihren Speicher- und E/A-Einheiten verbunden» wobei in Fig. 2 nur der für den Datenaustausch interessierende Lese-/Schreibspeicher Sp2 dargestellt ist. Die Bustrenneinheit 3 ist eine parallele bidirektionale Tristate-Treiberschaltung, z. B. aus zwei integrierten Schaltungen 8216, die die internen Datensammelleitungen 20 des Zielrechners 2 über den Datenbus DAT mit dem Initiativrechner 1 verbindet.

Der Adreßspeicher 7 dient zur Obergabe, Speicherung und Aufschaltung des Blockeinsprungzeigers für den Datenaustausch· Ober eine Zustandslogik 19, bestehend aus der Erkennungsschaltung 25 und einem Aktivierungs-Flip-Flop 26, wird der gewünschte Datenaustauschpartner (Zielrechner 2) bei mehr als zwei Recheneinheiten angefordert. Alle weiteren Funktionselemente dienen zur Ablaufsteuerung des Datenaustausches.

Dabei ist keine Adreßsammelleitung vom Initiativrechner 1 an den Zielrechner 2 geführt, sondern die Ankopplung erfolgt über den gemeinsamen Datenbus DAT, der die Datenbreite des Systems aufweisen muß. Darüber hinaus sind zur flexiblen Wahl des Zeitpunktes für den Datenaustausch in Abhängigkeit vom Stand der Pröblembearbeitung eine Zielrechneraufrufleitung ZRA, eine Rufleitung RUF und eine Abfrageleitung FRA und für die Datenaustauschsteuerung eine Zyklussteuersignalleitung ZYK und eine Lese/Schreibsteuerleitung R/W vorgesehen,

J Im folgenden soll das Zusammenwirken der Schaltelemente anhand des Ablaufes einer Datenaustauschverbindung dargestellt werden. Im Ausgangszustand sollen beide, Initiativrechner 1 und Zielrechner 2 unabhängig voneinander ihre Programme bearbeiten. Dieser Zustand soll auf der Seite des vorgesehenen Zielrechners 2 durch ein L-Signal am Aysgang des Aktivierungs-Flip-Flops 26 gekennzeichnet sein; Ober ein Status-Flip-Flop 27 sind dann die Bustrenneinheit 3 und der Adreßspeicher 7 hochohmig und die Daten- und Adreßtreiberschaltungen 21, 22, 23 aktiv geschaltet, so daß ein ungestörter Betrieb der zentralen Recheneinheit ZR E2 an ihrem Speicher _; Sp2 und ihren E/A-Einheiten möglich ist· Bei einem bestimmten Programmbearbeitungsstand entsteht

'jJ beim Initiativrechner 1 der Wunsch, Daten mit einem anderen Rechner, z» B· dem Zielrechner 2 auszutauschen· Zu diesem Zeitpunkt sollen keine Anforderungen für einen Datenaustausch von anderen Rechnern vorliegen· Hierzu fordert der Initiativrechner 1 über eine spezielle Ausgabeoperation den Zielrechner 2 zum Datenaustausch an·

Die Ausgabe beinhaltet, daß über einen ersten Teil 24a des Datenbus DAT die Adresse des Zielrechners 2 an die Erkennung sschaltung 25 und über einen zweiten Teil 24b die Blockeinsprungadresse BEA an den Adreßspeicher 7 ausgegeben wird» Bei einem 8 Bit breiten Datenbus OAT könnten z. B, 4 Bit für die Adresse des Zielrechners 2 und ebenfalls 4 Bit für di,e Blockeinsprungadresse BEA zugeordnet werden· Damit können 15 Zielrechneradressen - alle 4 Bit LOW soll Rücksetzfunktion haben - und 16 Blockeinsprungadressen kodiert wer-

den, was bereits den Aufbau umfangreicher Mehrrechnersysteme erlaubt.

Die Zielrechneraufrufleitung ZRA stellt den Ausgang eines Ausgabeentschlüsslers auf dem Initiativrechner 1 dar und ist parallel an jeden Zielrechner 2 geführt und sorgt dort einerseits für das Einschreiben der Blockeinsprungadresse BEA in den Adreßspeicher 7, wenn eine Freigabe an dessen Eingang El durch Aktivierung der Erkennungsschaltung 25 im Falle einer zutreffenden Zielrechneradresse erfolgt. Andererseits bewirkt das Zielrechneraufrufsignal ZRA am Takteingang T des Aktivierungs-Flip-Flop 26 die Abspeicherung des Ausganges der Erkennungsschaltung 25 an seidem eigenen Ausgang· Bei zutreffender Zielrechneradresse erscheint am Ausgang der Erkennungsschaltung 25, und nach Übernahme in das Aktivierungs-Flip-Fiop 26 am Ausgang des Aktivierungs-Flip-Flops 26 ein Η-Signal, das auch nach Beendigung der Ausgabe dort stehen bleibt· Die ZielrechneraufrufSignalleitung ZRA führt weiterhin über einen Negator 28 und ein Gatter 29 auf den Interrupt-Eingang INT der zentralen Recheneinheit ZRE2 des Zielrechners 2. In der anschließenden Interruptbehandlungsroutine kann die zentrale Recheneinheit ZRE2 entscheiden, ob sie zum Datenaustausch bereit ist und ggf· Vorbereitungen für den Datenaustausch treffen·. Im Fall, daß Bereitschaft vorliegt, geht die zentrale Recheneinheit ZRE2 in einen programmierten "HALT"-Zustand, der über ihren entsprechenden HALT-Ausgarig und einen Negator 30 die Zustandsiogik 19 aktiviert»¹ und über einen aus NAND-Gattern 31, 32, 33, Wickelverbindüngen 34 und Ziehwiderstanden 35 bestehenden Kennwortgeber 50 sowie den Datenbus DAT dem Initiativrechner 1 mitteilt. Der Initiativrechner 1 fragt hierzu periodisch mittels der Abfrageleitung FRA, die über einen Eingabeentschlüssler auf dem Initiativrechner 1 gesteuert wird, den Datenbus DAT ab, ob das Kennwort für den gewünschten Zielrechner 2 erscheint. Dieses Kennwort kann z. B. durch eine einfache Wortkodierung mit den NAND-Gattern 32, 33 und den wahlbaren Wickelverbindungen 34 in Verbindung mit den Ziehwiderständen 35 realisiert werden.

Erscheint bis zu einem maximal zulässigen Zeitpunkt das gewünschte Kennwort nicht, wird vom Initiativrechner 1 angenommen, daß kein Datenaustausch erwünscht ist, und er löscht seine Anforderung durch Ausgabe der fiktiven LOW-Adresse an die Erkennungsschaltung 25, was zur Abschaltung des Aktivierungs-Flip-Flops 26 führt. In diesem Fall würde der Zielrechner 2 seine eigene Programmbearbeitung fortsetzen und der Initiativrechner 1 könnte ggf. Datenaustausch mit anderen Rechnern suchen oder ein autonomes Programm bearbeiten· Zu einem späteren Zeitpunkt könnte die Datenaustauschanforde rung wiederholt werden.

Ist das Kennwort erschienen, so ist der Zielrechner zum Datenaustausch bereit, wobei im Zielrechner 2 noch folgender Ablauf wirksam wird.

Der aktivierte HALT-Ausgang von der zentralen Recheneinheit ZRE2 führt über den Negator 30 und ein UND-Gatter 36 sowie ein Monoflip 37 zu einem Rücksetzimpulsam Rücksetzeingang RESET der zentralen Recheneinheit ZRE2. Dadurch wird die zentrale Recheneinheit ZRE2 in ihre Grundstellung versetzt und insbesondere der Befehlsadreßzähler auf Null zurückgestellt· Gleichzeitig bewirkt die Einschaltflanke des HALT-SignaIs über Negator 30 in der Zustantislogik 19 die Übernahme des Ausganges des Aktivierungs-Flip-Flops 26 in das Status-Flip-Flpp 27 durch Aktivierung dessen Takteinganges T. Vom invertierten Ausgang des Status-Flip-Flops wird die Umschaltung bzw. Freigabe des Zielrechners 2 in den Datenaustauschzustand vorgenommen. Dazu wird ein erster Schaltvorgang an den Datentreiberschaltungen 21, 22 ausgelöst, indem die Datentreiberschaltung 22 zum Einschreiben über ihren Einsenreibe-Eingang E abgeschaltet (hochohmiger Zustand) und die Datentreiberschaltung 21 zum Lesen über ihren Rücksetz-Eingang R rückgesetzt wird, so daß diese an ihren Ausgängen, die mit den Dateneingängen der zentralen Recheneinheit ZRE2 verbunden sind» im Lesezustand LOW-Potentiäl führt, was dem Befehlskode für den NOP-Befehl entspricht. Dieser Befehl ist bei der zentralen Recheneinheit des Prozessors Z80 dadurch ge-

kennzeichnet, daß keine Datenverarbeitung stattfindet, jedoch ein Auffrischvorgang abläuft und der Befehlsadreßzähle'r.uin "Eins" erhöht wird·

Ein weiterer Schaltvorgang hinsichtlich der Umschaltung des Zielrechners 2 in den Datenaustauschzustand führt zur Abschaltung der Tore 23b und damit eines Teiles 38b der Adreßbusleitungen 38, so daß nur der zur Adressierung des Datenblockanfanges im Speicher Sp2 benötigte Teil der Adresse an eine digitale Additionsschaltung 39 gelangt· Weiterhin aktiviert der Ausgang des Status-Flip-Flop 27 über Negationsglieder 40, 41, 42 sowie über UND-Gatter 43, 45 und ein NAND-Gatter 44 den Adreßspeicher 7, den Kennwortgeber und das WAIT-Logik-Element 46, so daß durch L-Signal der Warteeingang WAIT der zentralen Recheneinheit ZRE2 aufgerufen ist.

Für die zentrale Recheneinheit ZRE2 ergibt sich folgender Ablauf:

Der Rücksetzimpuls des Monoflip 37 bringt die zentrale Recheneinheit ZRE2 in ihre Grundstellung, wobei der HALT-Ausgang abgeschaltet wird» Die zentrale Recheneinheit ZRE2 beginnt nun ihren ersten Zyklus auf der Befehlsadresse "Null" und erhält dabei von der als Befehlsgebereinheit ausgebildeten Datentreiberschaltung 21 den NOP-Befehlskode aufgezwungen· Die Aktivierung des Warteeinganges WAIT hat jedoch zur Folge, daß die zentrale Recheneinheit ZRE2 beim Lesen des Befehlskodes anhält, dabei aber weiter ihre Befehlsadresse und die Speichersteuersignale aussendet. Damit kann der Initiativrechner l nach erfolgreicher Abfrage der Bereitschaft über das Kennwort sofort mit dem Datenaustausch beginnen, der in Form von normalen Schreib- oder Lesevorgängen durchgeführt wird·

Der Datenaustausch soll z. B. zum Ziel haben, zuerst eine Anzahl von Datenworten aus dem Speicher Sp2 des Zielrechners -2 in den Speicher SpI des Initiativrechners 1 zu laden. Gemäß des anfangs erläuterten Prinzips führt der Initiativrechner 1 hierzu Lesebefehle auf den fremden Spei-

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eher Sp2 und Schreibbefehle auf den eigenen Speicher SpI aus. Zur Erhöhung der Datenaustauschsicherheit kann das erste Datenwort einen Kennschlüssel zum nochmaligen Prüfen des richtigen Zielrechners 2 enthalten·

. Weitere folgende Datenworte können Informationen über den Status, den Charakter oder die Menge der nachfolgenden Datenworte enthalten. Für die eigentlichen Daten bietet sich eine Organisation an, die berücksichtigt, daß häufig benötigte bzw. auszutauschende Daten näher am Blockanfang stehen, insbesondere z. B* Status- und Steuerworte·

"*) öeder Lese- aber auch Schreibzyklus zum Zielrechner 2,derimmer nur mit einer einzigen Adresse ausgeführt werden kann und damit praktisch keinen Adreßraum benötigt, führt zur Aktivierung des Zyklussteuersignals auf der Zyklussignalleitung ZYK durch einen Ausgang einer Speicherauswahleinrichtung des Initiativrechners 1· Das Zyklussteuersignal schältet über das UND-Gatter 43 die Bustrenneinheit 3 aktiv, gibt über das NAND-Gatter 44 und das UND-Gatter 45 die Lese-/ Schreiblogik frei und steuert ein WAIT-Logik-Element 46 an· Das gleichzeitig über die Lese/Schreibsteuerleitung R/W zugeführte Lese-/Schreibsteqersignal legt über das NAND-Gatter 44 sowie das UND-Gatter 45 am Schreib/Lese-Eingang des Speichers Sp2 den Lese- oder Schreibzustand und am Richtungs-

W" Steuereingang Dl der Bustrenneinheit 3 die Oatenschaltrichtung fest, d. h. im Fall des Lesezyklus die Datenschaltrichtung vom Zielrechner 2 zum Initiativrechner 1· Das WAIT-Logik-Element 46 hat die Aufgabe, bei jeder Aktivierung durch das Zyklussteuersignal im Verlauf eines Leseoder Schreibzyklus zum Zielrechner 2 das Wartesteuersignal -am Warteeingang WAIT der zentralen Recheneinheit ZRE2 kurzzeitig auszutasten, damit die zentrale Recheneinheit ZRE2 durch übergang vom laufenden in den nächstfolgenden NOP-Befehll. ihren Befehlsadreßzähler um "Eins" erhöht, wodurch die Adressierung des nächsten auszutauschenden Datums vorbereitet wird· Im Fall, daß der Zielrechner 2 mit größerer Systemfrequenz arbeitet als der Initiativrechner 1 oder auch für Schrittbetrieb mittels "WAIT" im Initiativrechner 1,

ist in die Zyklussignalleitung ZVK vor dem WAIT-Logik-Element 46 ein monostabiles Zeitglied 47 eingefügt, um abzusichern, daß bis zum nächsten Zyklus der Befehlsadreßzähler nur um "Eins" erhöht wird·

Die vorschlagsgemäße Adreßbildung für die auszutauschende Speicherzelle ZEL im Zielrechner 2 erfolgt durch Zusammensetzung aus zwei Bestandteilen mittels der digitalen Additionsschaltung 39· Diese erhält über eine Adreßsammelleitung 48 vom Adreßspeicher 7 die Blockeinsprungadresse BEA, die die erste Speicherzelle ZEL des auszutauschenden Datenblocks kennzeichnet, und über den Adreßbus 38 den von "Null" beginnenden inkrementierten Adressteil von der zentralen Recheneinheit ZRE2, der die fortlaufende Adressierung übernimmt, zugeführt. Die von der Additionsschaltung zusammengesetzte Adresse gelangt über eine AdreßSammelleitung 49 zum Speicher Sp2. VEine einfache Ausführungsform mit geringem Schaltungsaufwand zeigt hierzu Fig. 3, die jedoch bereits am Beispiel eines 16-Bit-Adreßbusses 16 Einzeldatenblöcke zu je 256 Datenwörtern erlaubt« Im Datenaustauschzustand ist der höherwertige Teil der Adreßbusleitungen 38b der zentralen Recheneinheit ZRE2 mittels der Tore 23b abgeschaltet und wird teilweise vom Adreßspeicher 7 beaufschlagt. Die restliehen über Ziehwiderstände 51 fest belegten Ädreßsammelleitungen 48 bieten zusätzliche Flexibilität für die Lage der zu adressierenden Speicherzelle ZEL im Speicher Sp2. Der Datenaustausch erfolgt in der dargelegten Form aufgrund der inkreraentierenden Adressierungswelse vorteilhaft blockorientiert, d. h. es können bei einem Austausch immer gleich mehrere adreßmäßig zusammenhängende Datenwörter übertragen werden· Das begünstigt die Nutzung der in den üblichen Prozessoren implementierten Blocktransferbefehle oder den Einsatz spezieller leistungsfähiger DMA-Bausteine im Initiativrechner 1. Hierbei kann die volle Geschwindigkeit des Prozessors oder der DMA-Einheit genutzt werden, da der Zielrechner 2, weil er immer nur einen NOP-Befehl abarbeiten muß, bereits seine Adresse inkrementlert hat, bevor der nächste Zyklus auf ihn erfolgt·

. ·. · · '

Dadurch weist der Speicher Sp2 des Zielrechners 2 aus der Sicht des Initiativrechners 1 scheinbar eine geringere Zugriffszeit als tatsächlich auf, da nur die Freigabezeit der Bustrenneinheit 3 wirksam wi,rd und nicht die Adreßzu-

griffszeit. >

' 'λ

Natürlich ist auch der Austausch von Einzelbits möglich.

Weiterhin können Lese- und Schreibzyklen zum Zielrechner 2 in beliebiger Reihefolge durchgeführt werden· Nach dem Austausch der gewünschten Daten wird die Verbindung zwischen Initiativrechner 1 und Zielrechner 2 aufge-. höben, indem der Initiativrechner 1 die fiktive Zielrechnefadresse "Null" über den Datenbus DAT an den Zielrechner 2 ausgibt· Ober die Erkennungsschaltung 25 wird das AktivierungS-Flip-Flop 26 und damit auch das Status-Flip-Flop 27gelöscht und am invertierten Eingang vom Monoflip 37 ein Rücksetzimpuls ausgelöst· Dadurch wird die zentrale Recheneinheit ZRE2 auf Normalbetrieb umgeschaltet, wobei der Rücksetzimpuls zur Abarbeitung einer Startroutine genutzt werden kann· Sollte die vor dem Datenaustausch erreichte Adresse gerettet worden sein, kann nun dort weiterbearbeitet werden·

Dedoch kann auch eine Startadresse, die vom Initiativrechner 1 während des Datenaustausches im Zielrechner 2 hinterlegt wurde, berücksichtigt werden·

Im folgenden werden weitere Möglichkeiten zum Aufbau von Mehrrechnersystemen mit dem vorgeschlagenen Datenaustauschverfahren erläutert. Bei mehr als zwei Rechnern ist es vorteilhaft» einen einzigen Initiativrechner vorzusehen und die anderen als Zielrechner anzuschließen· Die Rechner können dabei zur Lösung der ihnen zugeordneten Aufgabe verschiedenen Aufbau in Speicher/ Peripherie und sonstigen Komponenten aufweisen. Zum Ansprechen für den Datenaustausch wird jedem Einzelrechner eine eigene Zielrechneradresse zugewiesen, die jeweils vom Zielrechneradreßdekoder erkannt wird.

Der Initiativrechner weist einen abweichenden Aufbau auf, der hauptsächlich den Zweck hat, die Steuerleitungen beaufschlagen zu können. Die Datentreiberschältung puffert den Datenbus zum Koppelbus hin ab» Der Ein-/Ausgabedeko- aer bildet aus bestimmten E/A-Adressen die Signale auf der Zielrechnerauf rufeleitung und der Abfrageleitung. In analoger Weise bildet der Speicherdekoder das Zyklussignal für den Speicherzugriff im Zielrechner. Eine Treiberschaltung schaltet das Lese-/Schreibsignal der zentralen Recheneinheit des Initiativrechners zu den Zielrechnern ^s. durch und die Unterbrechungslogik bildet aus dem Rufsignal

^v der Zielrechner ein Unterbrechungssignal fur die zentrale

Recheneinheit des Initiativrechners· Alle Steuerleitungen sind parallel an alle Rechner geführt, ebenso der Datenbus. Intern besitzt der Initiativrechner einen Austauschspeicherbereich, der als Lese-/Schreibspeicher aufgebaut ist und vorzugsweise für den Datenaustausch im gesamten System verwendet wird.

Weitere mögliche Strukturen sind:

- "Master-slave"-System: Der Initiativrechner arbeitet als "master"-Rechner mit allen "slave"-Rechnern (Zielrechnern) zusammen. Hierzu kann der Initiativrechner den.ge- t~"\ samten Datenaustausch nach programmierbarem Zeitregime

oder/mit Anfrage an den Partner wie oben beschrieben organisieren.

Eine weitere Möglichkeit nutzt die "RUF"-Leitung, wobei der den Datenaustausch wünschende "slave"-Rechner sich in einen programmierbaren "HALT"-Zustand begibt und durch Aktivierung seines "HALT"-Ausganges und weiter über die . "RUF"-Schaltung und die Unterbrechungslogik dem "master"-Rechner seinen Datenaustauschwunsch mitteilt· Dadurch ist eine größere zeitliche Flexibilität möglich« .

- Köppelrechner-Systera mit Zwischenspeicherung:

Der Initiativrechner arbeitet als spezialisierter Datenaustauschrechner, der in der Hauptsache den Datenaustausch zwischen den einzelnen Funktionsrechnern abwickelt, wobei ein dynamischer programmierbarer Prioritätsalgorithmus Anwendung finden kann. Die einzelnen Zielrechner sind hierbei eigenständig funktionierende Rechner. Der Datenaustausch erfolgt mit Zwischenspeicherung in einem Lese-/ Schreibspeicherbereich des Koppelrechners. .

- Koppelrechner-Systera ohne Zwischenspeicherung:

Der Initiativrechner transportiert die Daten direkt von einem in den anderen Rechner. Hierzu sind die zwei betreffenden Rechner in den Datenaustauschzustand zu steuern, wobei dem einen wahlweise ein Lese- und dem anderen ein Schreibsignal zuführbar sein muß.

Claims

Erfindungsanspruch

1. Einrichtung zur schnellen blockweisen Datenübertragung zwischen den Speichern zweier Rechner, die einen, internen Datenbus besitzen und über Bustrenneinheiten an einem gemeinsamen Datenbus liegen, unter Verwendung einer Verbindungssteuerschaltung sowie eines Lese/Schreibsteuersignals des Initiativrechners und einer Erkennungsschaltung sowie eines Wartesteuereinganges am Prozessor des Zielrechners,
dadurch gekennzeichnet,

daß die Erkennungsschaltung (25) und ein Adreßspeicher (7) am gemeinsamen Datenbus (DAT) angeschlossen sind, wobei der Adreßspeicher (7) zum Einschreiben von der Erkennungsschaltung (25) aktivierbar ist und sein Ausgang zur Auswahl des Datenblockanfangs am Adreßeingang des Speichers (Sp 2) des Zielrechners (2) liegt und ein Teil des Adreßeinganges zur Adressierung der Speicherzelle (ZEL) innerhalb des Datenblockes am Adreßbus (38) des Zielrechners (2) selbst liegt, dessen Prozessor von einer Zuetandslogik (19) unter Abtrennung seines Programmspeichers in eine inkrementierende Arbeitsweise seines Programmzählers für die Adressierung der Speicherzelle (ZEL) schaltbar ist und der Wartesteuereingang (WAIT) von der Zustandslogik (19) aktivierbar und mit einem von der Verbindungssteuerschaltung (5) ausgegebenen Zyklussteuersignal zum Weiterschalten des Programmzahlers austastbar ist, wobei die Bustrenneinheit (3) vom Ausgang der Verbindungssteuerschaltung (5) richtungsabhängig durchschaltbar ist·

2· Einrichtung nach Punkt 1,
dadurch gekennzeichnet,

daß dem Adreßeingang des Speichers (Sp 2) eine Additionsschaltung (39) vorgeordnet ist, an deren ersten Eingang der Ausgang des Adreßspeichers (7) und an deren zweiten Eingang der Adreßbus (38) des Zielrechners (2) liegt.

3. Einrichtung nach Punkt 1,
dadurch gekennzeichnet,

daß dar an den Adreßeingang des Speichers (Sp 2) geführte Ausgang des Adreßspeichers (7) nur die höherwertigen Adreßbits enthält und,-vom Adreßbus (38) des Zielrechner (2) nur die niederwertigen AdreBbitlaitungen (38 ä) am Adreßeingang des Speichers (Sp 2) angeschlossen sind_s indem zwischen Adreßbus (38) und Adreßeingang des Speichers (5p 2) Tors (23-a, 23 b) vorgesehen sind, an deren Steuereingang der Ausgang der Zustandslogik (19) als Sperrsignal für den höherwertigen Teil der Adreßbitleitungen (38 b) des Adreßbus (38) angeschlossen sind.

4. Einrichtung nach Punkt 1 bis 3,
dadurch gekennzeichnet,

,daß der Ausgang der Zustandslogik (19)' über ein WAIT-Logik-Element (46) auf d.en Wartesteuereingang (WAIT) des Prozessors des Zielrechners (2) geschaltet ist, wobei am zweiten Eingang des WAIT-Logik-Elementes (46) die Zyklussteuersignalleitung (ZYK) über ein monostabiles Zeitglied (47) angeschlossen ist»

5. Einrichtung nach Punkt 1 bis 4,
dadurch gekennzeichnet,

, daß die Zustandslogik (19) aus zwei in Reihe geschalteten Flip-Flops besteht, wovon ein Aktivierungs-Flip-Flop (26) an seinem Informationseingang (D) mit dem Ausgangssignal der Erkennungsschaltung (25) und an seinem Takteingang (T) mit dem Zielrechneraufrufsignal verbunden ist und ein Status-Flip-Flop 27 mit seinem Informationseingang (D) und seinem Rücksetzeingang (R) an den Ausgang des Aktivierungs-Flip-Flop (26) und mit seinem Takteingang (T) an einen Haltausgang (HALT) des Prozessors des Zielrechners (2) geschaltet ist.

6. Einrichtung nach Punkt 1 bis 5,
dadurch gekennzeichnet,

daß zur Erreichung der inkrementierenden Arbeitsweise des Zielrechners (2) -eine von aer Zustandslogik (19) einschaltbare Befehlsgebereinheit (21) vorgesehen ist, deren Ausgang einen NOP-Befehl auf den Dateneingang des Prozessors gibt, sowie über ein von der Zustandslogik (19) triggerbares Monoflip (37) am Rücksetzeingang (RESET) des Prozessors zum Setzen des Anfangszustandes des Programm-Zählers angeschlossen ist.

7. Einrichtung nach Punkt 1 bis 6,
dadurch gekennzeichnet,

daß das Lese/Schreibsteuersignal (R/W) des Initiativrechners (1) über die Verbindungssteuerschaltung (5) am Speicher (Sp 2) des Zielrechners (2) und am Richtungssteuereingang (DI) der Bustrenneinheit (3) angeschlossen ist.

8. Einrichtung nach Punkt 1 bis 7,
dadurch gekennzeichnet,

daß für die Datenübertragung zwischen mehr als zwei Rechnern ein Rechner als Initiativrechner (1) und die übrigen Rechner als Zielrechner (2) beschaltet sind, wobei die Datenübertragung über den Speicher (Sp 1) des Initiativrechners (1) durchführbar ist.

9. Einrichtung nach Punkt 1 bis 7,
dadurch gekennzeichnet,

daß für die Datenübertragung zwischen mehr als·zwei Rechnern ein Rechner als Zielrechner (2) und die übrigen Rechner als Initiativrechner (1) beschaltet sind, wobei die Datenübertragung über den Speicher (Sp 2) des Zielrechners (2) durchführbar ist.

- Hierzu 3 Seiten Zeichnungen -