DD228387A1

DD228387A1 - Dynamische halbleiterspeicherzelle und damit ausgestatteter halbleiterspeicher

Info

Publication number: DD228387A1
Application number: DD26553584A
Authority: DD
Inventors: Rainer Richter; Heide Erzgraeber; Christian Weber
Original assignee: Adw Ddr
Priority date: 1984-07-23
Filing date: 1984-07-23
Publication date: 1985-10-09

Abstract

Die Erfindung betrifft eine VLSI-faehige dynamische Halbleiterspeicherzelle nach dem Ladungsschichtungsprinzip, die der Speicherung von digitalen Informationen dient, die in Form von beweglichen Ladungen in der Zelle kapazitiv gespeichert werden und bei deren Betreiben die Beauflagung der Source mit einer positiven Spannung gegenueber dem Substrat, durch Entflechtung der Doppelfunktion des Steuerbereiches der Zelle, naemlich der Isolation der Defektelektronen von der Steuerung des Zugriffs zur gespeicherten Ladung, vollstaendig entfallen kann. Dies wird durch Einfuehrung eines weiteren Steuergatebereiches erreicht, wobei dieser Bereich aus einem Gate der 2. Gateebene besteht, das zur Vereinfachung der Ansteuerung und der Strukturierung mit dem Speichergate verbunden sein kann. Fig. 1

Description

Titel der Erfindung

Dynamische Halbleiterspeicherzelle und damit ausgestatteter Halbleiterspeicher.

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine VLSI-fähige Halbleiterspeicherzelle nach dem Ladungsschichtungsprinzip, die der Speicherung von digitalen Informationen dient, die in Form von beweglichen Ladungen in der Zelle kapazitiv gespeichert werden.

Charakteristik der bekannten technischen Lösungen

Die Entwicklung VLSI-fähiger dynamischer RAM-Halbleiterspeicherzellen stützt sich zunehmend auf Ladungsschi cht ungs ze Ilen

Die in Form von Defektelektronen in einer p⁺-Speicherschicht an der Oxid-Halbleiter-Grenzfläche der Zelle gespeicherte digitale Information wird bei der Ladungsschichtungszelle nicht direkt ausgelesen wie bei herkömmlichen 1-T Zellen, sondern dient der Steuerung des Stromes₇der durch die Zelle fließen kann, Dies bedingt eine Vergrößerung des Ausgangssignales an der Bitleitung der Halbleiterzelle·

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_Λ λ -, η ί Π λ Q "7 Λ V :

Ladungsschichtungszellen mit einem seriellen Steuergate verfügen neben dem Speicherbereich, bestehend aus einer p⁺-Speicherschicht und einem darunter angeordneten η-dotierten elektronenleitenden Kanal, dem "Burled-Channel", über einen an den Speicherbereich angrenzenden Steuerbereich, bestehend aus einer p-dotierten Schicht an der Oxid-Halbleiter-Grenzflache. Speicherbereich und Steuerbereich sind seitlich begrenzt durch die ^-dotierten Gebiete, Source und Drain und durch den Übergangsbereich zwischen Gate- und FeldoxLd« Sowohl Speicherbereich als auch Steuerbereich verfügen über je eine Gateelektrode, über die die jeweiligen Zellbereiche, Speicherbereich und Steuerbereich, zur Erfüllung der Funktion der Zelle, elektrisch ansteuerbar sind.

Zur Realisierung der Punktion der Zelle (lesen, schreiben und speichern) ist an der dem Steuerbereich zugehörenden Gateelektrode, dem mit einer Wortleituhg verbundenen Steuergate, eine 3-Niveau Taktung erforderlich, wobei die dem Hightakt zugeordnete Spannung das Lesen, die Mittenspannung das Speichern und die dem Lowtakt zugeordnete Spannung das Schreiben der durch die Wortleitung angesteuerten Zellen über den Spannungsdurchgriff der Steuergateelektrode auf den Steuerbereich der Zelle bewirkt· Sine große gespeicherte Defektelektronenmenge entspricht dem Zustand "1", eine kleine dem Zustand "0".

Die schaltungstechnische Realisierung der 3-Hiveau-Taktung ist problematisch und führt in der peripheren Schaltung als Bestandteil des Speichers zu einem zusätzliehen Platzbedarf.

Der Steuerbereich der Ladungsschichtungszelle erfüllt beimBetreiben der Zelle eine Doppelfunktion, über.den

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Steuerbereich wird dazu, die Aufrechterhaltung bzw. der Abbau der Potentialbarriere für den Speicherbereich gesteuert, um ein Speichern bzw. Abfließen oder Einfließen der Defektelektronen aus oder in die Speicherschicht zu sichern. Weiterhin muß er bei der Punktion des Speichernden Stromfluß zwischen Source und Drain der Zelle, der auf Grund der an Source und Drain notwendig anliegenden unterschiedlichen positiven Spannungen auftreten kann, unterdrücken. Die Steuergatespannung ist dabei so zu wählen, daß sie unter der Schwellspannung des Steuergatebereiches der Zelle liegt, die durch den Steuergateimplanten, das Substratmaterial, die Zeil-Geometrie und die Source-Bulk-Spannung bestimmt ist. Die Höhe der Steuergatespannung ist andererseits auch so hoch zu wählen, daß eine wirkungsvolle Potentialbarriere für die in der Speicherschicht gespeicherten Defektelektronen aufgebaut ist·

Diese sich in ihrem Wesen widersprechenden Forderungen an das Potential des Steuerbereiches beim Speichern, machen neben der 3-Ui ve au -.Taktung auch eine Anhebung der am Source anliegenden Spannung gegenüber dem Bezugspotential des Schaltkreises (Masse) notwendig. Damit wird die Schwellspannung des Steuerbereiches der Zelle durch die Substratsteuerung in potitive Richtung verschoben und ein unerwünschter Drain-Source-Strom beim Speichern unterdrückt.

Diese Anhebung des Sourcepotentials, dem Bezugspotential der Speicherzelle, verringert die für die Punktion der Zelle wirksame Gate-Source- und Drain-Source-Spannung, was neben der Substratsteuerung strombegrenzend wirkt und beim Lesen nachteilig für die Zugriffszeit ist. Bei Zellen, deren Lese- und Schreibbitleitung einheitlich durch die n⁺-Gebiete der Zellen gebildet Vv'ird, ist

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beim Schreiben der Bitleitungsspannungshub eingeschränkt, da das Bitleitungslowtaktniveau nicht unter dem nach obigen Gesichtspunkten festgelegten Source-Potential der Zellen liegen darf, um einen in Richtung Bitleitung fließenden Strom durch die an der Bitleitung angeschlossenen Zellen der Speichermatrix zu unterbinden·

Ziel der Erfindung .

Ziel der Erfindung ist es, eine dynamische Halbleiterspeicherzelle und einen damit ausgestatteten HaIbleiterspeicher zu schaffen, wobei die Beauflagung des Source mit einer positiven Spannung gegenüber dem Substrat, der Source-Bulk-Spannung, entfallen kann.

Darlegung;; des Wesens der Erfindung

Der Erfindung liegt dabei die Aufgabe zugrunde, eine dynamische Halbleiterspeicherzelle und einen damit ausgestatteten Halbleiterspeicher zu schaffen, wobei die zwei Funktionen des Steuerbereiches der Ladungsschicht ungs ze He , nämlich die Isolation der Defektelektronen und die Steuerung des Zugriffs zur Information,entkoppelt sind.

Diese Aufgabe wird bei der dynamischen Halbleiterspeicherzelle und dem damit ausgestatteten Halbleiterspeicher, wobei die Halbleiterspeicherzelle nach dem Ladungsschichtungsprinzip aufgebaut ist und an der Oxid-Halbleiter-Grenzflache über einen Steuerbereich mit einem seriellen Steuergate und einen an den Steuerbereich angrenzenden, mit einem Speichergate versehenen Speicherbereich, bestehend aus einer hochdotierten Oberflächenschicht vom Leitungstyp des

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Substratmaterials, der sogenannten Speicherschicht, in der die logische Information ⁿ1" oder "0" durch die Anzahl der Ladungsträger, die vom Leitungstyp des Substratmaterials sind, bestimmt ist und einer darunter befindliehen leitenden Schicht vom entgegengesetzten Leitungstyp des Substratmaterials, dem sogenannten Buried-Channel besteht und bei der der Steuerbereich und der Speicherbereich durch die hochdotierten Gebiete vom entgegengesetzten Leitungstyp des Substratmaterials Source und Drain und durch seitlich parallel zum Buried-Channel geführte Potentialbarrieren für die Ladungsträger der hochdotierten Oberflächenschicht begrenzt sind und das Drain- oder Sourcegebiet der Zelle an die Bitleitung angeschlossen ist, erfindungsgemäß dadurch gelöst, daß der Steuerbereich der Zelle neben dem seriellen Steuergate mit der ersten Gateebene realisiert, ein serielles Zusatzgate mit der zweiten Gateebene realisiert, aufweist, die gegeneinander isoliert sind und unabhängig voneinander ansteuerbar sind und das serielle Zusatzgate elektrisch leitend mit dem Speichergate verbunden ist und daß der mit dem seriellen Steuergate gesteuerte Teil des Steuerbereiches als Schreibsteuerbereich zur Isolation bzw. zum Schreiben der Speicherregion ausgebildet und neben dem Speicherbereich angeordnet ist und der mit dem seriellen Zusatzgate gesteuerte Teil des Steuerbereiches als Zugriffsbereich zur Auswahl der Zelle und zur Stromunterdrückung für den Speicherzustand ausgebildet und zwischen dem Schreibsteuerbereich und einem der angrenzenden hochdotierten Gebiete vom entgegengesetzten Leitungstyp des Substratmaterials angeordnet ist und daß jede der beiden Gateebenen der Ladungsschi chtungs ze He beim Betreiben der Zelle mit nur zwei Spannungsniveaus.beauflagt werden.

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Eine Ausgestaltungsform der Zelle besteht dabei darin, das serielle Zusatzgate und das Speichergate gegeneinander 'elektrisch isoliert auszuführen und Zusatzgate und Speichergate unabhängig voneinander zu takten· Eine vorteilhafte Ausgestaltung der Zelle ist dadurch gegeben, daß der Zugriffsbereich und der Schreibsteuerbereich der Zelle unterschiedliche Dotierungsprofile aufweisen·

Ausführungsbeispiel

Nachfolgend wird die Erfindung anhand einer Ausführungsbeispielsbeschreibung mit Hilfe der Zeichnungen näher erläutert·

Die Figuren zeigen:

Figur 1 einen Längsschnitt zur Erläuterung der dynamischen Halbleiterspeicherzelle nach dem

Ladungsschichtungsprinzip sowie das Schaltsymbol

Figur 2 ein Schaltbild der Speichermatris

Figur 3 ein Talrfeehema eines Schreiblesezyklus der erfindungsgemäßen Halbleiterzelle

Figur 4 einen Layourfcausschnitt zur Herstellung der Speicherzellenmatrix mit einer n-Kanal-Silizium-Gate-Technologie .

Die Schnittdarstellung (Fig. 1) zeigt die erfindungsgemäße dynamische Halbleiterspeicherzelle nach dem Ladungsschichtungsprinzip· Die Zelle weist im grenzflächennahen Bereich des Halbleitersubstrats 10 zwei dotierte Schichten 7 und 9 auf, von denen die Schicht

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p-dotiert und die Schicht 9 p⁺-dotiert ist. Der Schicht 9 ist eine η-dotierte Schicht 8 in Richtung des Substratmaterials 10 unmittelbar nachgeordnet. Über einen Teil der p-dotierten Schicht 7, eine mittlere Dotandenkonzen-

16 —3 tration von etwa 1 τ3 . 10 om"^; aufweisend, der p⁺-dotierten Speicherschicht 9 angrenzend, ist über einem Gateisolator 3 die Gateelektrode 2 angeordnet. Die Gateelektrode 2 mit dem darunter befindlichen Teil der p-dotierten Schicht 7 stellt den Schreibsteuerbereich dieser Halbleiterspeicherzelle dar. Über den an die η - dotierte Schicht - Source 6, angrenzenden Teil der p-dotierten Schicht 7 ist über dem die Gateelektrode 2 überziehenden Isolator 12 sowie über dem Gateisolator 3 die Gateelektrode 1 angeordnet, die unter anderem über dem Speicherbereich der dynamischen Halbleiterzelle, bestehend aus der p⁺-dotierten Schicht 9 und der darunter befindlichen Schicht 8, angeordnet ist· Der an das Source 6 angrenzende Teil der p-dotierten Schicht 7 zusammen mit der diesen Teil der Schicht 7 überdeckenden Gateelektrode 1 bilden den Zugriffssteuerbereich der dynamischen Halbleiterspeicherzelle. Der Speicherbereich ist einerseits begrenzt durch den Schreibsteuerbereich, bestehend aus einem Teil der p-dotierten Schicht 7 und andererseits begrenzt durch die n⁺-dotierte Schicht 5, das Drain· Der Zugriffsbereich der Zelle ist einerseits begrenzt durch das Source 6 und durch den Schreibsteuerbereich der p-dotierten Schicht 7» Die Speicherzellen einer Zeile der Speicherzellenmatrix haben eine gemeinsame Gateelektrode 2 als Hilfswortleitung HWL und eine gemeinsame Gateelektrode als Wortleitung V/L.

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Die Gateelektrode 1 steuert sowohl den Zugriffsbereich als auch den Speicherbereich der Zellen· Das Draingebiet 5 ist mit der vertikal zur Wortleitung WI und Hilfswortleitung HWI geführten Bitleitung BI kontaktiert α Die Verschaltung mehrerer Halbleiterspeicherzellen zur Spei ehe matrix geht aus Pig. 2 hervor·

Der Betrieb einer Speicherzelle der Speichermatrix erfolgt nach dem Taktschema gemäß Fig. 3. Die Speicherzelle speichert bei einem an der Wortleitung WI anliegenden Lowtakt und einem an der Hilfswortleitung HWL anliegenden Hightakt· Dabei wird die Gateelektrode 2, die die Hilfswortleitung HWI darstellt mit einer positiven Spannung beauflagt und der darunter befindliche Schreibsteuerbereich der p-dotierten Schicht 7 baut eine Potentialbarriere zu der p⁺-dotierten Speicherschicht 9 auf, die einen Defektelektronenaustausch zwischen der Speicherschicht und dem Substrat über diese Barriere im wesentlichen unterbindet» Diese Defektelektronenisolation durch den Schreibsteuerbereich erfolgt bei an der Gateelektrode 2 anliegendem Highpotential, so daß die Potentialbarriere wesentlich höher ist als bei üblichen Seriellgatezellen mit einer 3-Niveautaktung, womit eine Vergrößerung der speicherbaren Defektelektronenmenge verbunden ist. Das dem Zugriffsbereich benachbarte n⁺-dotierte Gebiet, das Source 6, liegt dabei auf Substratpotential, wodurch ein schnellerer Zugriff beim lesen dadurch erzielt wird, daß die wirksamen Gate-Source- und Drain-Source-Spannungen nicht durch das erhöhte Bezugspotential am Source 6 beeinträchtigt werden und die Source-Bulk-Spannung für die Speicherzelle entfällt.

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Der Lesevorgang wird durch ein Hightakten der Wortleitung WL eingeleitet, wodurch sich die auf High vorgeladene Bitleitung BL im Falle der in der p⁺-Speieherschicht 9 gespeicherten Information "1" gegen das Source 6 der Speicherzelle entlädt, wonach der Entladungszustand der Bitleitungskapazität als gelesene Information ausgewertet wird.

Wie in dem zur Speichermatriz: Pig. 2 entworfenen Layout Pig. 4 ersichtlich ist, können die Sourcegebiete 6 der Speicherzellen von jeweils zwei Seilen als gemeinsame ^-Versorgungsleitung geführt werden, die zur Gewährleistung eines hinreichend konstanten Potentials durch parallel zur Bitleitung verlaufende Metalleitbahnen gestützt wird. Das beim Lesen der Zelle für einen ausreichenden Stromfluß durch die Zelle interessante Verhältnis von Weite zu Länge der gesamten Speicherzelle wird durch den zusätzlichen Seriellgatebereich nicht wesentlich beeinträchtigt, da, wie in Pig. 4 ausgeführt, die Peldoxidstege aus dieser Region zurückgezogen sind, wodurch sich der Kanal im Zugriffsbereich verbreitert.

Das Schreiben der Zelle erfolgt durch Hightakten der Wortleitung WL und Lowtakten der Hilfswortleitung ML, Bei einer mittleren Dotandenkonzentration der p⁺-0berflächenschicht 9, von etwa 3 . 10 ·*2 . IO^cm"^ und dem in Richtung Substratmaterial 10 unter der Schicht 9 angeordneten η-dotierten Buried-Channel 8 mit einer mittleren Dotandenkonzentration im Bereich von etwa 1.10 -8,10 cm entscheidet der Spannungspegel "High" oder "Low" an der Bitleitung über die zu schreibende Information derart, daß die ausschreibende Wirkung der Speichergatespannung entweder wirksam

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oder abgeschirmt wird. Eine auf Low getaktete Bitleitung BL bewirkt ein Einfließen von Elektronen in den Oberflächenbereich der p⁺-dotierten Schicht 9 und ein Einfließen von Defektelektronen aus dem Substrat 10 über den Schreibsteuerbereich in die p⁺-dotierte Schicht 9. Eine auf High getaktete Bitleitung BL hat eine große gateseitige Raumladungszonenausdehnung zur Folge, so daß die Defektelektronen über den Schreibsteuerbereich in das Substrat ausgeschrieben werden können, Dabei ist der Bitleitungsspannungshub "High" - "Low" ausschalggebend für die Ladungsmenge an Defektelektronen. Dadurch bedingt, daß die nicht aktivierten, an der Bitleitung angeschlossenen speichernden Zellen durch den Zugriffsbereich, an dessen Gateelektrode 1, der Wortleitung WL, ein Lowtakt anliegt, gesperrt werden, ist keine Vorspannung an der Bitleitung erforderlich, um den Stromfluß durch diese Zelle zu unterbinden. Der Bitleitungslowtakt zum Einschreiben von Defektelektronen in die Speicherschicht 9 kann deshalb auf Substratpegel liegen.

Der Flächenbedarf der_: den Zugriffsbereich überlappenden Gateelektrode 1 bzw. der den Schreibsteuerbereich überlappenden Gateelektrode 2 liegt jeweils unter dem Flächenbedarf des Seriellgates einer konventionellen Seriellgatezelle, da für die Unterdrückung des Pun.chthrough 'zwischen den kritischen Zonen n⁺-Source 6 und Buried Channel 8 die Summe beider Seriellgatelängen relevant ist und durch die nicht benötigte Vorspannung des nt^Source 6 die Punchthrough-Gefahr verringert wird.

Eine andere Möglichkeit zum Betreiben dieser Zelle wird

durch ein Vertauschen der Klemmenspannungen an den . n⁺-Gebieten erreicht. Damit erfüllt das dem Zugriffs-

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bereich, benachbarte n⁺-Gebiet die Punktion des Drain und das dem Speicherbereich benachbarte Gebiet die Punktion des Source in der Zelle,

Beim Rückschreiben über die Bitleitung wird dann eine Umkehrung des gelesenen SpannungspegeIs erforderlich.

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Fe ld ox id

1. Gateebene 2.Gateebene Leitbahnebene h ⁺ -Kon takt(B/t(eitungskontak t) Fläche einer Zelle

Legende Figur 4 ^_n _βοι._η-ί«4937

Claims

Erfindu.ngsanspru.ch

1· Dynamische Halbleiterspeicherzelle und damit ausgestatteter Halbleiterspeicher, wobei die Halbleiterspeicherzelle nach dem Ladungsschichtungsprinzip · aufgebaut ist und an der Gateisolator-Halbleiter-Grenzfläche über einen Steuerbereich mit einem seriellen Steuergate und einen an den Steuerbereich angrenzenden, mit einem Speichergate versehenen Speicherbereich, bestehend aus einer hochdotierten Oberflächenschicht vom Leitungstyp des Substratmaterials, der sogenannten Speicherschicht, in der die logische Information "1" oder "0" durch die Anzahl der Ladungsträger, die vom Leitungstyp des Substratmeterials sind, bestimmt ist und einer darunter befindlichen leitenden Schicht vom entgegengesetzten Leitungstyp des Substratmaterials, dem sogenannten BurieaChannel besteht und bei der der Steuerbereich und der Speicherbereich durch die hochdotierten Gebiete vom entgegengesetzten Leitungstyp des Substratmaterials Source und Drain und durch seitliche parallel zum Buried-Channel geführte Potentialbarrieren für die Ladungsträger der hochdotierten Oberflächenschicht begrenzt sind und das den Speicherbereich der Zelle begrenzende n⁺-Gebiet an eine Bitleitung angeschlossen ist, dadurch gekennzeichnet, daß der Steuerbereich der Zelle neben dem seriellen Steuergate ein von diesem isoliertes serielles Zusatzgate aufweist, das unabhängig vom Steuergate ansteuerbar ist und elektrisch leitend mit dem Speichergate verbunden ist und daß der mit dem seriellen Steuergate gesteuerte Teil des Steuarbereiches als Schreibsteuerbereich -sur

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Isolation bzw, zum Schreiben der Defektelektronen der Speicherregion ausgebildet und neben dem Speicherbereich angeordnet ist und der mit dem seriellen Zusatsgate gesteuerte Teil des Steuerbereiches als ³ Zugriffsbereich zur Anwahl der Zelle und zur Drainstromunterdrückung im Speicherzustand der Zelle ausgebildet und zwischen dem Schreibsteuerbereich und einem angrenzenden hochdotierten Gebiet vom entgegengesetzten Leitungstyp des Substratmaterials angeordnet ist und daß jedes der beiden Gates der ladungsschichtungszelle beim Betreiben der Zelle mit nur zwei Spannungsniveaus beauflagt werden.
2. Dynamische Halbleiterspeicherzelle und damit ausgestatteter Halbleiterspeicher nach Punkt 1, dadurch gekennzeichnet, daß serielles Zusatzgate und Speichergate gegeneinander elektrisch isoliert sind.
3. Dynamische Halbleiterspeicherzelle und damit ausgestatteter Halbleiterspeicher nach Punkt 1, dadurch gekennzeichnet, daß der Zugriffsbereich und der Schreibsteuerbereich der Zelle unterschiedliche Dotierungsprofile aufweisen»

Hierzu..^ csiän Zeichnungen