DD247334A1 - Schaltungsanordnung fuer die ermittlung von linearietaets- und monotoniefehlern bei ad-wandlern - Google Patents

Abstract

Die Erfindung bezieht sich auf die Pruefung von AD-Wandlern sowohl beim Hersteller als auch beim Anwender. Die Erfindung ermoeglicht das Erkennen und Berechnen von Monotonie- und Linearitaetsfehlern bei AD-Wandlern bei gegenueber anderen Loesungen geringem Aufwand. Die Schaltungsanordnung zur Pruefung beruht auf der Verwendung einer in einem EPROM abgelegten Digitalrampe, die von einem DA-Wandler in ein Analogsignal gewandelt wird und so als Eingangsstimulus fuer den zu pruefenden AD-Wandler dient. Das Ausgangswort des AD-Wandlers wird mit dem dazugehoerigen, zwischengespeicherten Digitalwort in einem Digitalkomperator verglichen, anschliessend ausgewertet und zur Anzeige gebracht. Anwendungsgebiete der Erfindung sind alle Pruef- und Messplaetze, zu deren Aufgabengebiet die Pruefung von AD-Wandlern gehoert.

Description

Hierzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung bezieht sich auf die Ermittlung von Linearitäts- und Monotoniefehlern von AD-Wandlern.

Charakteristik der bekannten technischen Lösungen

Bekannt ist die Prüfung von AD-Wandlern mit einem extrem oberwellenarmen Sinussignal. Umsatzfehler wirken sich auf die AD-Umsetzung so aus, als ob eine verzerrte Sinusspannung durch einen idealen Quantisierer umgesetzt wird. Der Grad der Verzerrung ist dabei ein direktes Maß für die Linearitätöfehler des AD-Wandlers. Problematisch ist die Generierung eines sehr genauen Testsignals, da das nur mit einem hohen Hardwareaufwand ist. Lüdge, Dr. W., Lüdge, A. „Rechnergestütze Testung von Analog-Digital-Wandlern"msr.22(1979)9, S.508-511

Eine andere bekannte Schaltungsanordnung basiert auf der Untersuchung mit statistischen Methoden: An den AD-Wandler wird ein Rauschsignai mit bekannter Verteilungscharakteristjk angelegt. Nach hinreichend langer Prüfzeit muß die statistische Verteilung der Häufigkeit der digitalen Ausgangsworte der Verteilung des Eingangsrauchsignales entsprechen. Abweichungen davon kennzeichnen Fehler in der Linearität der Wandlerkennlinie. Monotoniefehler werden nicht erkannt. Lüdge, A. „Verfahren zurTestung von AD-Wandlern" Wirtschaftspatent DDR 1978/DD 207699

Grundlage für das US-Patent 4,354,177 von Sloane ist die Auswertung eines Eingangssignals unter histographischen Aspekten.

Mit einem hohen gerätetechnischen und rechentechnischen Aufwand ist die Analyse des erstellten Ausgangshistogramms möglich. Aufgezeigt werden Linearitäts-und Monotoniefehler.

Ziel der Erfindung

Ziel der Erfindung ist es, den Aufwand für die Ermittlung von Linearitäts- und Monotoniefehlern bei gleichzeitiger Gewährleistung einer hohen Genauigkeit zu verringern. Mit der Erfindung ist es möglich, ein Testsignal einfach und mit hoher Genauigkeit zu generieren. Erfindungsgemäß wird das dadurch erreicht, daß eine Digitalrampe als Referenzsignal zu einem Vergleich mit dem Ausgangssignal eines von einem linearen Rampensignal angesteuerten AD-Wandlers benutzt wird.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Ermittlung von Linearitäts- und Monotoniefehlern zu schaffen, bei der das Testsignal einfach und genau generiert werden kann und eine hohe Genauigkeit der Prüfung gewährleistet ist. -

Erfindungsgemäß wird das dadurch erreicht, daß ein Taktgenerator 1 mit einer Taktfrequenz, die der Nyquist-Frequenz entspricht, einen Zähler 2 ansteuert, dessen Ausgänge mit einem Adreßdecod'er 3 verbunden sind. Der Adreßdecoder 3 dient zur Decodierung des EPROMS 4. Im EPROM 4 sind auf den Speicherplätzen in steigender Folge lückenlos η-Bit breite Werte einer Rampenfunktion abgelegt, die während der Prüfung ausgelesen werden. Das ausgelesene η-Bit breite Digitalwort gelangt zu einem DA-Wandler5 und gleichzeitig in einen RAM 8. Der η-bit breite DA-Wandler 5 stellt das analoge Eingangswort für den zu prüfenden (n-2)-Bit breiten AD-Wandler 6 dar. Wenn die Wandlung im AD-Wandler 6 abgeschlossen ist, gelangt das (n-2)-Bit breite Ausgangsdatenwort zu einem Digitalkomparator7. Gleichzeitig wird durch das vom AD-Wandler 5 gesendete Ende-der-Wandlung-Signal 11 veranlaßt, daß der RAM 8 mit dem gespeicherten η-Bit breiten Datenwort ausgelesen wird und dieses Datenwort ebenfalls dem Digitalkomparator 7 zur Auswertung zur Verfugung steht. Im Digitalkomperator 7 werden die beiden niedrigwertigsten Bit des vom RAM 8 gelieferten η-Bit breiten Datenwortes beim Vergleich vernachlässigt. Eine dem Digitalkomperatur 7 nachgeordnete Auswertelogik 9 erkennt und registriert Linearitäts- und Monotoniefehler, die nach dem Ende der Prüfung abgerufen und in der nachfolgenden Anzeigeeinheit 10 ausgegeben werden. Die Auswertelogik 9 ist über den Taktgenerator 1 mit den anderen Elementen der Prüfschaltung synchronisiert.

Ausführungsbeispiel

Die vom Taktgenerator gelieferten Impulse werden vom Dezimalzähler (IS 7) gezählt, im Codierer (IS 6) vom Dezimalcode in den BCD-Code gewandelt und im Decodierer (IS 5) adreßdecodiert, damit die EPROMs IS 3 und IS 4 angesteuert werden können, auf deren Speicherplätzen in steigender Folge lückenlos 10 Bit breite Werte einer Rampenfunktion abgelegt sind. Diese Rampenfunktion dient als Eingangsstimulus für den 10-Bit-DAU (IS 1)derden8-Bit-ADU (DUT[IS 2]) ansteuert. Die von den beiden EPROMs (IS 3, IS 4) ausgelesenen Werte gelangen nicht nur zum DAU (IS 1), sondern parallel dazu auch zu einem Schieberegister (IS 8, IS 9). Ein an den 8-Bit-ADU angeschlossener Digitalkomparator (IS 10) vergleicht dessen Ausgangsworte mit den vom EPROM (IS 3, IS 4) gelieferten und im Schieberegister (IS 8, IS 9) zwischengespeicherten Digitalworten. Der Mustercode von EPROM (IS 3, IS 4) gelangt außerdem noch zur PIO (IS 12); der im Schieberegister zwischengespeicherte Code gelangt zur PIO(IS 11), und das Ausgangssignal des Digitalkomparators(IS 10) wird ebenfalls durch die PIO (IS 12) an ein Κ-1520-System ausgegeben. Laufzeitunterschiede zwischen Mustercode und Zwischenspeichercode werden softwaremäßig ausgeglichen.

Claims (3)

1. Erfindungsanspruch:

   1. Die Erfindung Schaltungsanordnung für die Ermittlung von Linearitäts-und Monotoniefehlern bei AD-Wandlern ist gekennzeichnet dadurch, daß

   — ein Taktgenerator (1) mit der Nyquistfrequenz des zu prüfenden AD-Wandlers einen Zähler (2) ansteuert, dessen Ausgänge mit einem Adreßdekoder (3) zur Decodierung des Speicherbereichs eines EPROMS (4) verbunden sind;

   — auf dem EPROM (4) in steigender Folge lückenlos η-Bit breite Werte einer linear steigenden oder linear fallenden Rampe derart abgelegt sind, daß sie mittels vorgeschaltetem Adreßdecoder als Digitalrampe ausgelesen werden können;

   — das beschriebene Ausgangssignal des EPROMS (4) gleichzeitig auf einem RAM (8) und auf einen η-Bit breiten DA-Wandler (5) gelangt, dessen Analogausgang das Eingangssignal für den zu prüfenden (n-2)-Bit breiten AD-Wandler (6) liefert;

   — das (n-2)-Bit breite Ausgangswort des AD-Wandlers (6) an den ersten Eingang eines Digitalkomparators (7) gelangt und das Ende-der-Wandlung-Signal (11) des AD-Wandlers (6) veranlaßt, daß das im RAM (8) gespeicherte η-Bit breite Datenwort zum zweiten Eingang des Digitalkomparators (7) gelangt, wobei die beiden niedrigwertigsten Bit des n-Bit breiten Datenwortes beim Vergleich mit dem (n-2)-Bit breiten Datenwort vernachlässigt werden;

   — das vom Digitalkomparator (7) gelieferte Ausgangssignal im Ergebnis des beschriebenen Vergleichs zu einer Auswertelogik (9) gelangt, die mit dem Taktgenerator (1) zur Synchronisation verbunden ist und die Ergebnisse der Prüfung in einer nachfolgenden Anzeigeeinheit (10) ausgibt
2. 2. Schaltungsanordnung nach Punkt 1, gekennzeichnet dadurch, daß das auf dem EPROM (4) gespeicherte Prüfsignal auch ein anderes Füll-scale-Signal sein kann.
3. 3. Schaltungsanordnung nach Punkt 1 und 2, gekennzeichnet dadurch, daß die Elemente Digitalkomperator (7), Auswertelogik (9) und Anzeige (10) durch einen Mikrorechner ersetzt werden können.