DD254264A1 - Schaltungsanordnung zur zeitgestaffelten bereitstellung von steuersignalen und zur mehrfachnutzung von adressen- oder datenbussen - Google Patents
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- -1 ... Proteins 0.000 claims description 3
- 101000878595 Arabidopsis thaliana Squalene synthase 1 Proteins 0.000 claims description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 claims 1
- 101150069022 dss-1 gene Proteins 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 4
- 238000012369 In process control Methods 0.000 abstract description 2
- 238000010965 in-process control Methods 0.000 abstract description 2
- 230000000712 assembly Effects 0.000 abstract 1
- 238000000429 assembly Methods 0.000 abstract 1
- 230000001934 delay Effects 0.000 description 3
- 238000004804 winding Methods 0.000 description 3
- 102100023817 26S proteasome complex subunit SEM1 Human genes 0.000 description 2
- 101000684297 Homo sapiens 26S proteasome complex subunit SEM1 Proteins 0.000 description 2
- 101000873438 Homo sapiens Putative protein SEM1, isoform 2 Proteins 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
Die Erfindung betrifft eine Schaltungsanordnung zur zeitgestaffelten Bereitstellung von Steuersignalen und zur Mehrfachnutzung von Adressen- oder Datenbussen, die in der Prozessrechentechnik eingesetzt werden kann. Sie wird realisiert durch eine Zeiteinheit, eine logische Verarbeitungseinheit, einen Steuersignaldecoder und einen Adressdecoder, die so miteinander in Verbindung stehen, dass gestaffelte Zeitverzoegerungen der Steuersignale moeglich werden und auch die Moeglichkeit besteht auf einen Datenbus neben den Adressen der anzusteuernden aeusseren Baugruppen zusaetzliche Steuersignale zu uebertragen. Figur
Description
Die Erfindung betrifft eine Schaltungsanordnung zur Verknüpfung einer Steuerlogik mit einem Eingangssignal und dessen stufenweiser Verzögerung, die in der Prozeßrechentechnik, insbesondere bei der Steuerung sicherheitsrelevanter Vorgänge wie in der Eisenbahnsicherungstechnik, der Kraftwerkstechnik und der chemischen Industrie, Anwendung finden kann.
Bekannt sind bereits Schaltungen zur Verzögerung von digitalen Signalen. Dabei werden die Verzögerungen durch Monoflops oder Gatterlaufzeiten gewonnen.
Wird das Signal nach verschiedenen Verzögerungszeiten benötigt, stellt das einen hohen Aufwand dar, da dann die entsprechende Anzahl von Monoflops oder Gattern benötigt wird.
Außerdem tritt eine Verringerung der Genauigkeit durch die Verknüpfung der Monoflops bzw. Gatter untereinander, oder/und durch die Toleranzen der zeitbestimmenden Bauelemente der Monoflops ein.
Die Adreßleitungen werden zur Aktivierung der entsprechenden Funktionen oder Baugruppen, Schaltkreise oder Speicherplätze genutzt und übertragen teilweise zeitmultiplex auch noch Daten. Die Steuersignale für bestimmte Zwecke, wie das Bereitstellen von Test- und Anzeigesignalen, werden über separate Signalleitungen geführt.
Das Ziel der Erfindung bestand in der Einsparung von Material, Bauelementen, Verdrahtung, von Steuerleitungen zwischen den Baugruppen und von Platz für die Realisierung von Zeitverzögerungen sowie in einer größeren Genauigkeit der einzelnen Signale zueinander.
Der Erfindung lag die Aufgabe zugrunde, bei der logischen Verknüpfung und Bereitstellung von Steuersignalen Zeitbeziehungen zu realisieren und zusätzliche Steuersignale zu erzeugen, ohne die Anzahl der Steuerleitungen zur Baugruppe zu erhöhen.
Erfindungsgemäß wird die Aufgabe durch eine Schaltungsanordnung gelöst, die aus einer Zeiteinheit, einer logischen Verarbeitungseinheit, einem Steuersignaldekoder und einem Adreßdekoder besteht.
Dabei ist die Zeiteinheit mit der logischen Verarbeitungseinheit verbunden, die wiederum an den Steuersignaldecoder und den Adreßdecoder angeschlossen ist.
Der Takt und das Baugruppenauswahlsignal SEL werden auf die Zeiteinheit gegeben, wo sie miteinander verknüpft werden, so daß am Ausgang der Zeiteinheit die zeitgestaffelten Signale SEL-T1 bis SEL-Ts zur Verfügung stehen, welche der logischen
Verarbeitungseinheit zugeführt und dort verarbeitet werden. Über den Adreßbus BO, ...,Bk werden erstens Signale zur Auswahl der Baugruppen E/A-BG1,..., E/A-BGm dem Adreßdecoder zugeführt und zweitens können weitere Steuersignale über den Steuersignaldecoder ausgelesen werden.
Um diesen Decoder und damit an dessen Ausgang das entsprechend decodierte Steuersignal zu aktivieren, genügt ein einziges Signal.
Ausführungsbeispiel
Die Erfindung soll nachstehend an einem Ausführungsbeispiel erläutert werden.
In der Fig. 1 gelangt das Baugruppen-Auswahlsignal SEL und der Takt an die Zeiteinheit 1 und aktiviert diese. Durch Flip-Flop, Schieberegister oder Zähler wird das Aktivsignal mit dem Takt weitergeschaltet und bleibt solange aktiv, wie das Baugruppen-Auswahlsignal SEL aktiv ist.
Die Ausgänge der Flipflop, Schieberegister oder Zähler sind an Wickelstifte geführt, so daß durch Wickelverbindungen die gewünschten Verzögerungszeiten ausgewählt und als Signale SEL-T1 bis SEL-Ts der logischen Verarbeitungseinheit zugeführt werden können, wo sie verarbeitet werden. Anstelle der Wickelstifte zur Auswahl der Verzögerungszeiten können auch andere Mittel, z. B. Mikrowahlschalter eingesetzt werden.
An den Ausgängen der logischen Verarbeitungseinheit 2 können somit die Signale ADR-TOR, SD-TOR, COM-TOR und QUIT bei der Ausgabe von Steuerdaten an die entsprechend decodierten Baugruppen und die Signale RD-TOR und QUIT beim Einlesen der Rückmeldedaten von den Baugruppen nacheinander und in den gewählten zeitlichen Abständen bereitgestellt werden
DerAdreßbusBO,..., Bk dient in erster Linie der Auswahl der Baugruppen E/A-BG 1,..., E/A-BGm durch den Adreßdecoder 4, in zweiter Linie der Bereitstellung weiterer Steuersignale DSS1,..., DSSn durch den Steuersignaldecoder 3 im Testbetrieb. Diese Signale dienen dann als Steuersignale beim Ausgeben von Testinformationen auf die Baugruppe, zum Rücklesen von Testinformationen von der Baugruppe und zur Ansteuerung einer Fehleranzeige.
Das Signal TEST zur Aktivierung des Steuersignaldecoders 3 und zum Sperren der Adreß-, Daten-und Kommando-E/A-Tore wird in der logischen Verarbeitungseinheit 2 durch Verknüpfung der Steuersignale SS 1,...,SSI mit den Zeitsignalen SEL-T1,..., SEL-Ts erzeugt.
Aus der Verknüpfung der zusätzlichen Steuersignale DSS1,..., DSSn mit einem Signal SEL-Tj in der logischen Verarbeitungseinheit 2 entsteht dort das Quittungssignal QUIT.
Claims (1)
- Schaltungsanordnung zurzeitgestaffelten Bereitstellung von Steuersignalen und zur Mehrfachnutzung von Adressen- oder Datenbussen, gekennzeichnet dadurch, daß eine Zeiteinheit (1), an deren Eingängen das Baugruppenauswahlsignal (SEL) und derTakt liegen, mit einer logischen Verarbeitungseinheit (2), die die Steuersignale (SS 1,..., SSI) empfängt, verbunden ist, daß ein Adreßbus (BÖ,..., Bk) an einen Adreßdekoder (4) zur Auswahl der äußeren Baugruppen (E/A-BG1,..., E/A-BGm) und an einen Steuersignaldecoder (3) zur Bereitstellung weiterer Steuersignale (DSS 1,..., DSS n) angeschlossen ist, wobei der Steuersignaldecoder (3) wiederum mit der logischen Verarbeitungseinheit (2) verbunden ist.Hierzu 1 Seite Zeichnung
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD29707986A DD254264A1 (de) | 1986-12-04 | 1986-12-04 | Schaltungsanordnung zur zeitgestaffelten bereitstellung von steuersignalen und zur mehrfachnutzung von adressen- oder datenbussen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD29707986A DD254264A1 (de) | 1986-12-04 | 1986-12-04 | Schaltungsanordnung zur zeitgestaffelten bereitstellung von steuersignalen und zur mehrfachnutzung von adressen- oder datenbussen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DD254264A1 true DD254264A1 (de) | 1988-02-17 |
Family
ID=5584524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DD29707986A DD254264A1 (de) | 1986-12-04 | 1986-12-04 | Schaltungsanordnung zur zeitgestaffelten bereitstellung von steuersignalen und zur mehrfachnutzung von adressen- oder datenbussen |
Country Status (1)
| Country | Link |
|---|---|
| DD (1) | DD254264A1 (de) |
-
1986
- 1986-12-04 DD DD29707986A patent/DD254264A1/de not_active IP Right Cessation
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