DD281669A5 - Verfahren und anordnung zur parallelen datenkompression fuer testzwecke, insbesondere in rechnerstrukturen - Google Patents

Abstract

Verfahren und Anordnung zur parallelen Datenkompression fuer Testzwecke insbesondere in Rechnerstrukturen. Ziel ist es ein Verfahren und eine Anordnung zur parallelen Datenkompression zu finden, die fuer die Schaltkreisintegration mit geringem Bauelementeaufwand eine hohe Fehlererkennungswahrscheinlichkeit ermoeglicht. Die Anordnung soll einfach steuerbar und beobachtbar sein, sich sowohl als Testoverhead in Schaltkreisen integrieren lassen als auch mit Universalbauelementen aufbauen lassen. Das wird dadurch erreicht, dasz jeweils in einem Takt a-Bit-breite Eingangsdatenvektoren (A) parallel verarbeitet werden, dasz die Signaturverarbeitungslogik das Gleichungssystem fuer m-schrittige serielle Signaturregister realisiert, dasz die Taktschrittweite groeszer oder gleich der Eingangsdatenbreite ist, dasz das charakteristische Polynom irreduzibel und prim ist und dasz die Anzahl der Nicht-Null-Koeffizienten gleich 2 ist, so dasz fuer beliebige Eingangsdatenbreite die Eingangssignale des 1-Bit-Signaturspeichers ueber 2 Antivalenzverknuepfungen aus jeweils drei Signalen, dem Signal des Datenvektors und dem Ausgangssignalpaar der Rueckfuehrschaltung gebildet wird.{Mikrorechner; Test; Diagnose; parallele Datenkompression; Signaturverfahren}

Description

Hierzu 1 Seite Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung ist verwendbar für Aufgaben der parallelen Datenkompression als Testdatenauswerter bzw. Testmustergenerator in:

- Built-In-Testverfahren (z.B. BILBO - Built-In-Logic-Block-Observation)

- Test· und Diagnosezwecke (z.B. Testdatenkomprimierung)

- Überwachungsverfahren (z.B. Programmablaufüberwachung)

- Vergleichstests (z.B. Mehrfachprogrammbearbeitung, softwareimplement. Fehlertoleranz) Diese Verfahren sind vorzugsweise zur Integration auf Schaltkreisen geeignet.

-2- 281 669 Charakteristik des bekannten Standes der Technik

Bekannt sind Anordnungen zur Datenkompression, die nach dem Prinzip der Addition (parallel) und der Übergangszählung (seriell) arbeiten, die beide eine zu geringe Fehlererkennung^. Wahrscheinlichkeit aufweisen, so daß sie nicht weiter in Betracht zu ziehen sind. Serielle Signaturverfahren haben eine weite Verbreitung gefunden z. B. Signaturanalyse zur Fehlerlokalisierung auf Leiterplatten z. B. DE-OS 2538651, DD-WP 0153943. Serielle Prinzipien sind aber zur parallelen Datenkompression nur sehr aufwendig z.B. durch Parallelschaltung serieller Anordnungen anwendbar.

In (Voelkel, Lutz; Pliquett, Jürgen: Signaturanalyse. Akademie-Verlag Berlin 1988) wird das gegenwärtige Wissen auf diesem Fachgebiet zusammengefaßt.

Eine mittlerweile verbreitete Art der parallelen Datenkompression ist der Kompromiß in ein seriell arbeitendes Signaturregister zwischen die Zustandsspeicher über je ein EXOR-Gatter die Datenbits einzuspeisen. Dabei wird außer Acht gelassen, daß wesentliche Eigenschaften der Anordnung für serielle Verarbeitung dann bei Parallelverarbeitung nicht mehr gelten.

Beispielsweise werden die unterschiedlichsten Erscheinungen geradzahliger Mehrfachfehler nicht erkannt. Die Fehlererkennungswahrscheinlichkeit ist zu gering.

Eine bekannte Anordnung einer mehrschrittigen seriellen Verarbeitung arbeitet mit einem speziellen Produktpolynom das demzufolge nicht irreduzibel ist, wodurch sich die Fehlererkennungswahrscheinlichkeit reduziert und außerdem keine maximalen Folgen generierbar sind. Nebus, J.F.: Parallel Data Compression for Fault Tolerance. Computer Design, Concord 22

(1983) 5. April, S. 127-134.

Weiterhin ist eine Anordnung einer mehrschrittigen seriellen Verarbeitung bekannt, die mit einem Polynom für 16-Bit arbeitet.

Was einen minimalen Schaltungsaufwand von vier EXOR-Gattern pro Registerbit erfordert und für viele Anwendungsfälle ist die Fehlererkennungswahrscheinlichkeit eines 16-Bit-Registers außerdem zu gering. Shen, J.P.; Schuette, M.A.: On-Line SeIf-Monitoring Using Signatured Instruction Streams. Proc. of Int. Test Conference, Philadelphia 1983, S. 275-283.

Ziel der Erfindung

Ziel ist es, ein Verfahren und eine Anordnung zur parallelen Datenkompression zu finden, die für die Schaltkreisintegration mit geringem Bauelementeaufwand eine hohe Fehlererkennungswahrscheinlichkeit ermöglichen. Die Anordnung soll einfach steuerbar und beobachtbar sein, sich sowohl als Testoverhead in Schaltkreisen integrieren lassen als auch mit Universalbauelementen aufbauen lassen.

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es, ein Verfahren und eine Anordnung zur parallelen Datenkompression für Testzwecke nach dem Signaturverfahren zu schaffen, die den Schaltungsaufwand bekannter Verfahren reduziert, die die Fehlererkennungswahrscheinlichkeit insbesondere bezüglich Mehrfachfehlern gegenüber bekannten Verfahren erheblich verbessert und die dadurch zu Erhöhung der Testbarkeit und Reduzierung der Testzeiten vorteilhaft in Schaltkreise integriert werden !-.önnen.

Das wird erfindungsgemäß dadurch gelöst, daß jeweils in einem Takt a-Bit-breite Eingangsdatenvektoren parallel verarbeitet werden, daß die Signaturverarbeitungslogik das Gleicnungssystem für m-srhrittige serielle Signaturregister realisiert, daß die Taktschrittweite größer oder gleich der Eingangsdatenbreite ist, daß das charakteristische Polynom irreduzibel und prim ist und daß die Anzahl der Nicht-Null-Koeffizienten gleich 2 ist, so daß für beliebige Eingangsdatenbreite in der Regel die Eingangssignale des 1-Bit-Signaturspeichers über 2 Antivalenzverknüpfungen aus jeweils drei Signalen, dem Signal des Datenvektors und dem Ausgangssignalpaar der Rückführschaltung gebildet wird, wobei entsprechend Gleichungssystem auch d ErgeLnissignale der Antivalenzverknüpfungen verarbeitet werden.

In der Anordnung werden a Datenbits des a-Bit-Eingangsdatenvektor i'ber einen Eingangsdatenzuordner auf 1 Siynalleitungen geschaltet, die jeweils über 2 v.ji Antivalenzgatter auf den jeweiligen Ei igang des Signaturspeichers geschaltet sind, wobei die 1 Ausgangssignale des Signaturspeichers als 1-Bit Ausgangsvektor bzw. Signaturvektor anstehen und auf eine Rückführschaltung geführt sind, die eine Verdrahtung für m-schrittige Signaturverarbeitiing in einem Takt nach einem irreduziblen und primen Polynom vom Grad 1 und Gewicht 2 realisiert und die auch wahlweise Tiindestens ein Ergebnissignal der Antivalenzverknüpfung verknüpft, so daß an jedes Antivalenzpaar ein Ausgangssignalpaar der Rückführschaltung geschaltet wird. Die 1 Ausgänge des Signaturspeichers werden über einen Ausgangsdatenzuordner an die b Ausgangssignale verschaltet. Eine Steuerleitung ist an den Eingangsdatenzuordner und eine Steuerlei'.ung an den Ausgangsdatenzuordner geschaltet, die zwei Zuordnungszustände schaltbar macht, erstens für einen Signaturverarbeitungs- und Generatormodus und zweitens für einen Steuer- und Beobachtungsmodus.

Für Registerlänge größer oder gleich Eingangsdatenbreite realisiert die Rückführschaltung eine m = l-schrittige Verarbeitung durch das Gleichungssystem.

Für Registerlänge kleiner Eingangsdatenbreite realisiert die Rückführschaltung eine m = a-schrittige Verarbeitung durch das Gleichungssystem.

Zur Realisierung von Euilt-n-Registern wird außer der Signafirverarbeitungslogik eine Generatorlogik und durch logische A bschaltung der Dateneingänge einem· schrittige Datenoenerierung realisiert. Die Steuerung erfolgt über eine Steuerleitung. Zur Anpassung an unterschiedliche Datenbreiten werde 1 m = 1-schrittige Signaturverarbeitungslogiken, die für äquidistante Polynome unterschiedlicher Länge und Anzahl der Rückkopplungen gleich 2 und Distanz der Rückkopplungen gleich konstant gleichartig aufgebaut werden und die sich deshalb für eine gewählte Registerlänge mittels jeweils d Verbindungsleitungen sowohl baugruppenweise zusammengeschart als auch fest oder in der Rückführschaltung durch Steuersignale über d Umschalter verkürzt v/erden.

-3- 281 669 Ausführungsbeispiel Fig. 1: zeigt die erfindungsgemäße Anordnung.

Beim zunehmend komplexeren Schaltkreisentwurf nimmt die Steuerbarkeit und Beobachtbarkeit einer integrierten Schaltung von außen ab. Doshalb ist der Einbau von Built-in-Test-Techniken erforderlich für die in der Regel aber nur eine begrenzte Chipfläche zur Verfugung steht.

Mit der beschriebenen Lösung wird ein Optimum zwischen minimalem Schaltungsaufwand und maximaler Fehlererkennung für die parallele Datenkompression erreicht.

Verfahren der parallelen Datenkompression bilden die Grundlage für vielfältige Aufgaben auf dem Gebiet Test, Diagnose und Fehlertoleranz.

Das Ergebnis der parallelen Datenkompression stellt einen Vergleichswert über die Reproduzierbarkeit einer Datenfolge dar. Es werden Schaltungsvorschläge für parallele m-schrittige Signaturverarbeitung insbesondere für 16· bzw. 32-Bit-breite Daten gemacht. Dabsi wird besonders auf die einfache Realisierbarkeit und minimalen Schaltungsaufwand orientiert, so daß diese Schaltungen zur Integration geeignet sind.

Die hohe Taktfrequenz und hohe Datenabreite moderner Prozessoren bedingt eine schnelle parallele Datenkompression.

Die Signaturverfahren dienen der Komprimierung sequentiell anliegender Daten mittels linear rückgekoppelter Schieberegister (LFSR) zu sogenannten Signaturen. Die Signatur entspricht dem Rest der Division der beobachteten Datenfolge durch das charakteristische Polynom. Das Wesen dieser Verfahren besteht darin, die so erzeugten Signaturen auf Übereinstimmung zu überprüfen, in der Regel Ist- und Sollsignatur.

Neben der Art der Datenkomprimierung, der Takterzeugung, der Stimulierung, des Signaturvergleichs sind besonders die Schieberegistereigenschaften SR (1, r, d, m, a, b) von Interesse:

- Schaltungstyp

- externer EXOR-Typ (Eb')

- interner EXOR-Typ (IE)

- Polynomeigenschaften (z.B irreduzibel, primitiv)

- Registerlänge I (Grad des Polynoms)

- Anzahl der Rückkopplungen r (Gewicht des Polynoms)

- Distanz der Rückkopplungen d

- Taktschrittweite m

- Eingangsdatenbreite a

- Ausgangsdatenbreite b

Dabei ist d eigentlich ein Vektor mit r - 1 Elementen. Da hier nur r = 2 betrachtet wird handelt es sich um eine einfache Variable.

Zur Realisierung größerer Signaturregister (z.B. 16 oder 32 Bit) ist die Anwendung von PLAs zu empfehlen. Besteht die Möglichkeit der Integration auf einem Chip (z. B. als Overhead des Testobjektes), wird das Signaturregister auf der Gatter- bzw. Transistorebene realisiert.

Das Signaturregister muß von einer Instanz (meist Prozessor)

- steuerbar (Rücksetzen, Starten, Ausblenden, Stoppen)

- beobachtbar (Auslesen der Signatur) sein.

Mit der Schieberegisterlänpe 1 und dem gewählten charakteristischen Polynom PQ(x) bzw. dem Rückkopplungspolynom PR(x) kann die Matrix T aufgestellt werden. Das Rückkopplungspolynom ist das reziproke Polynom des charakteri«:tie.'h»i Polynoms.

1 1-1

1 1-1

Für den Extern-EXOR-Typ befinden sich die Koeffizienten in der I.Zeile, für den Intern-EXOR-Typ in der letzten Spalte der Matrix T.

C_n C C

1-1 1-2 1-3 1 . Ο- Ό . .

O 1

0 0

Typ EE

Die Matrix T enthält in der ersten Zeile die Koeffizienten des Polynoms entsprechend den Rückkopplungen und in der Diagonale der Submatrix den Wert 1, der den Verbindungen der Schieberegisterspeicher untereinander entspricht.

Wird die parallele Verarbeitung eines Datenwortes mit einem Schiebetakt vollzogen, so können beispielsweise aufeinanderfolgende Einzelbitfehler sich auslöschen und zu einer Gutsignatur führen, was ein Nichterkennen derartiger Fehler zur Folge hat, d. h. eine unerwünschte Fehlerverdeckung.

Das wird erfindungsgemäß dadurch gelöst, daß jeweils in einem Takt a-Bit-breite Eingangsdatenvektoren A parallel verarbeitet werden, daß die Signaturverarbeitungslogik das Gleichungssystem für m-schrittige serielle Signaturregister realisiert, daß die Taktschrittweite m größer oder gleich der Eingangsdatenbreite a ist, daß das charakteristische Polynom irreduzibel und prim ist und daß die Anzahl der Nicht-Null-Koeffizienten gleich 2 ist, so daß für beliebige Eingangsdatenbreite a in der Regel die Eingangssignale des 1-Bit-Signaturspeichers 2 über 2 Antivalenzverknüpfungen aus jeweils drei Signalen, dem Signal des Datenvektors dn und dem Ausgangssignalpaar der Rückführschaltung yi, yj gebildet wird, wobei entsprechend Gleichungssystem auch d Ergebnissignale der Antivalenzverknüpfungen yn verarbeitet werden.

Der Ausweg liegt in der Gleichung, die angibt, wie aus einem beliebigen Zustand Yi ein m-Takte späterer Zustand Y; _{T m} berechnet wird, wobei allerdings eine serielle Verarbeitung des m-stelligen Datenwortes angenommen wird.

Das m-schrittige Verfahren baut auf dem seriellen Verfahren auf.

Yi ist der Zustandsvektor des Registerinhalts zum Zeitpunkt i Yi, _m ist der Vektor des Folgezustandes zum Zeitpunkt! + m

Ein Takt dieser Schaltung entspricht dann genau m Takten eines konventionell»" Schinberegisters. Dadurch lassen sich Register entwerfen, die beliebig breite Eingabedatenvektoren mit Registern beliebiger Länge (I) in einem Takt verarbeiten.

Wurde die Datenbreite m und ein zugehöriges charakteristisches Polynom PQ(x) festgelegt, wird das Gleichungssystem in die schaltungstechnisch realisierbare Form aufgelöst. Das Gleichungssystem ist nach der genannten Formel durch Gatter, ROMs, P LA's realisierbar.

Die Gleichung ermöglicht eine vorteilhafte parallele Realisierung. Y,. _m ist direkter Folgezustand von Y, (ein Verarbeitungstakt).

D ist der Datenvektor bei paralleler m-schrittiger Verarbeitung

D = (dO;d1;...dm)

Tl

* D

T2

i +m

I . Sp I i.Sp

m-1 I (

τ ι τ

1 . Sp

I^T ι

T2

1.Sp. = erste Spalte der Matrix T zur genannten Potenz

Da die parallele m-schrittige Signaturverarbeitung einer seriellen Verarbeitung im herkömmlichen Signatuiregister entspricht, gelten deren Gesetzmäßigkeiten der Fehlererkennungswahrscheinlichkeit.

Die Fehlererkennungswahrscheinlichkeit P bildet die Grundlage der Zuverlässigkeitsberechnung zur Anwendung von Signaturverfahren, die vor allem von den Polynomeigenschaften und den Fehlerannahmen abhängen.

Die Fehlererkennungswahrscheinlichkeit hängt aber auch von den Eigenschaften des Generatorpolynoms ab.

Bei der parallelen Datenkompression an einem Prozessor treten in der Regel Mehrfachfehler auf. Realisierungen mit primitiven Polynomen besitzen die höchste Fehlererkennungswahrscheinlichkeit bei geradzahligen Fehlern und damit die besten Gesamteigenschaften bei zufälliger Fehlerzahl.

Bei sehr großer Fehlerzahl wird P nur noch durch I bestimmt. Vorteilhaft ist es eine möglichst hohe Registerlänge I zu verwenden.

Bei vorgegebener Restgatterzahl beim Layout einer integrierten Schaltung läßt sich eine Erhöhung von I nur durch Schaltungsreduzierung erreichen.

In der Anordnung werden a-Datenbits des a-Bit-Eingangsdatenvektor A über einen lEingangsdatenzuordner 1 auf I Signalleitungen geschaltet, die jeweils Überzwei Antivalenzgatter auf den jeweiligen Eingang des Signaturspeichers geschaltet sind, wobei die I Ausgangssignale des Signaturspeichers 2 als I-Bit Ausgangsvektor yn' bzw. Signaturvektor anstehen und auf eine Rückführschaltung 3 geführt sind, die eine Verdrahtung auf m-schrittige Signaturverarbeitung in einem Takt nach einem irreduziblen und primen Polynom vom Grad I und Gewicht 2 realisiert und die auch wahlweise mindestens ein Ergebnissignal der Antivalenzverknüpfung yn verknüpft, so daß an jedes Antivalenzpaar ein Ausgangssignalpaar der Rückführschaltung yi, yj geschaltet wird. Die !Ausgänge des Signaturspeichers 2 werden über einen Ai'sgangsdatenzuordner 4 an die b-Ausgangssignale verschaltet. Eine Steuerleitung S1 ist an den Eingangsdatenzuordner 1 und eine Steuerleitung S2 an den Ausgangsdatenzuordner 4 geschaltet, die zwei Zuordnungszustände schaltbar macht, erstens für einen Signaturverarbeitunos- und Generatormodus und zweitens für einen Steuer- und Beobachtungsmodus.

Von praktischem Interesse sind gegenwärtig vor allem die Registerlängen 16 <-1 <- 32 für den Einsatz an Rechnerdatenbussen bzw. beliebige beim Entwurf variable Längen für den Built-in-Einsatz z. B. zur Testung von ROM- und PLA-Strukturen.

FL I < 16 muß geprüft werden ob die Fehliuerkennungswahrscheinlichkeit der Anwendung genügt.

Für I > 32 ist eine Erhöhung der Fehlererkennungswahrscheinlichkeit selt'jn erforderlich, da sie in den meisten Fällen nicht mehr von praktischer Bedeutung ist (z. B. 64 Bit —> 2 · 32-Bit-Register). Der Instrumentierungsaufwand ist u. a. abhängig vom Gewicht des Polynoms (Anzahl r der Nicht-Null-Koeflizienten des charakteristischen Polynoms).

Nach PETERSON existieren für I = 16 bzw. 32 nur primitive Polynome mit dem Gewicht 4.

Mit dem eriindungsgemäßen Verfahren und der Anordnung läßt sich ein reduzierter Schaltungsaufwand bezogen auf I realisieren.

In der Tabelle sind die praktisch interessanten primitiven Polynome für r = 2 zusammengestellt.

Zwei Wege:

Für Registerlänge I kleiner Eingangsdatenbreite a realisiert die Rückfuhrschaltung 3 eine m = a-schrittige Verarbeitung durch das Gleichungssystem.

Beispiele: a = m = 16 1 = 15 32 31

Für Registerlänge I größer oder gleich Eingangsdatenbreite a realisiert die Rückführschaltung 3 eine m = l-schrittige Verarbeitung durch das Gleichungssystem.

Beispiele: a = 16 m = l = 17,22,23,25,28,29,31

Aus den Gleichungssystemen für m-schrittige Signaturverarbeitung wurden folgende Zusammenhänge abgeleitet, die für die Instrumentierung relevant sind:

Für r = const, und 'lld, = const, und I = variabel , wobei d| = j für alle .,Φ0 mit 1 S j S I - 1

existieren Gruppen von Polynomen mit äquidistanten Rückführungen, deren Vertreter im folgenden kurz Äquidistanta Polynome (r, d) genannt werden.

Die Äquidistanten Polymere (r, d) lassun sich für m = I aus gleichartigen Schaltkreisen instrumentieren. Allerdings werden hier nur Polynome mit r = 2 betrachtet.

Ein Polynom, das Folgen maximaler Länge bei serieller Verarbeitung ermöglicht, muß nicht notwendigerweise Folgen maximaler Länge bei Parallelverarbeitung erzeugen. Das läßt sich auf folgende Weise nachprüfen:

R = (2¹- Dmodm

Wird die maximale Länge modulo m dividiert, erhält man den Rest R. Ist das Ausgangspolynom irreduzibel und primitiv und hat der Rest R mit der Verarbeitungsschrittweite kein kleineres gemeinsames Vielfaches als m · R, dann führt die parallele Verarbeitung wiederum zu Folgen maximaler Länge, d. h. R und m müssen zueinander relativ prim sein, andernfalls ergeben sich verkürzte Zustandsfolgen.

Zur Anpassung an unterschiedliche Datenbreiten werden m = l-schrittige Signaturverarbeitungslogiken, die für äquidistante Polynome unterschiedlicher Länge und Anzahl dor Rückkopplungen r gleich 2 und Distanz der Rückkopplungen gleich konstant gleichartig aufgebaut werden u-sü die sich deshalb für eine gewählte Registerlänge I mittels jeweils Λ Verbindungleitungen sowohl baugruppenweise zusammengeschaltet als auch fest oder in der Rückführschaltung 3 durch Steuersignale S4 über d Umschalter verkürzt werden.

Elementarbaustein zur Realisierung Äquidistanter Polynome vom Typ (r = 2, d = 1) realisiert auf einem (16*48*8) PLA z.B. 82S10O

00 = IO (B 16 ffl 17 03 = 13 CB 19 ffl 110

01 = Il ffl 17 ffi 18 04 = T 4 ffi 110 ffi 11 1

02 = 12 ffl 18 (B 19 05 = 15 (B 11 1 ffi 112

I - BauEteincir.gang O = Etauestei nausgang

Damit kann eine Schaltung aus mehreren Bausteinen zusammengesetzt werden.

Das Verfahren und die Schaltungsanordnung werden beispielsweise als Kernschaltung in einem Signaturschaltkreis zur Unterstützung von Test-, Diagnose- und Fehlertoleranzprinzipien für unterschiedliche Mikroprozessoren und deren

Anwendungsfälle.

Dazu sind Signaturregister erforderlich, die sich von jedem beliebigen Zustand mit einem Datenwort in jeden beliebigen anderen Zustand überführen lassen. Das Signaturregister muß ein paralleles I-Bit-Signaturreyister und muß vollständig beobachtbar und steuerbar sein. Im Beispiel ist eine Datenbusbreite a= 16 und ein I = 22 Signaturspeicher realisiert. Da eine zweischrittige Steuerung und Beobachtung bei einschrittiger paralleler Signaturtaktung vorgesehen war, hätte I «- 32 sein können. Durch die erfindungsgemäße Schaltungsreduzierung war bei dem vorgegebenen Schaltkreis eine maximale Anordnung von I = 22

realisierbar.

Für die 22-Bit Signaturverarbeitungslogik wurde nachfolgendes Polynom gewählt:

PQ(x) = x²² + x' + 1 irreduzibel und prim (nach Peterson) PR(x) = x²² + x²¹ + 1 (inverses Polynom) Damit ergibt sich:

Gleichungssystem F1 zur parallelen, m = 22-schrittigen Signaturberechnung in einem Takt nach dem o.g. Polynom

-- D a te-η vektor = nc?uer Signfiiurvol;tor - alter Signaturvektor

Die Fehlererkennungswahrscheinlichkeit ist im Beispiel: PsiG = 1 - 2"" = 0.9999998

Zur Realisierung von Built-in-Registern wird außer der Signaturverarbeitungslogik eine Generatorlogk und durch logische Abschaltung der Dateneingänge eine m-schn'ttige Datengenerierung realisiert. Die Steuerung erfolgt über eine Steuerleitung

Die hier entworfenen parallelen m-schrittigen Built-in-Register oder BILBO-Bausteine wurden für die sogenannten Built-in-Testverfahren zur Instrumentierung beim Schaltungsentwurf integrierter Schaltungen geschaffen und unterscheiden sich wesentlich von den herkömmlichen Registern. Die BILBO-Register (r, d) realisieren in der Signaturfunktion (m = 1 !-Verarbeitung und in der Generatorfunktion (m = 1 !-Schritte. Scan- und Latch-Funktion unterscheiden sich nicht von herkömmlichen. Die BILBO-Register umfassen die Funktionen Testmustergenerator, Scan-Funktion (Schieberegister), Signaturregister und Normalfunktion (Latch). Nachfolgend wird die schaltbare Verkürzung von parallelen m-schritiigen Signaturregistern

beschrieben.

Polynome unterschiedlichen Polynomgrades besitzen unterschiedliche Eigonschaften. Um vorzugsweise Eigenschaften zu kombinieren kann zwischen verschiedenen Registerlängen programmgesteuert über ein Steuersignal S4 umgeschaltet

werden.

Ist beispielsweise die Kombinat η folgender Eigenschaften beabsichtig!·

- hohe Fehlererkennung ^<si der Diagnose bzw. Erzeugung von Folgen maximaler Länge

- Steuerbarkeit und Beobi. er '.barkeit für unterbrechbare Diagnose oder unterbrechbare taskparallele Bearbeitung

so kann durch schaltbare Verkürzung zwischen zwei äquidistanten Polyi'omlängen umgeschaltet werden, d.h. zwischen zwei Längen innerhalb eines Pol\ nom'.vps (r, d).

Dabei müssen z. B. für ÄquicJistanf? Polynome (r = 2, d) jeweils d Leitungen (Rückführungen) umgescha> 'et werden. Dies kann zwischen Bausteinen oder durch die verschobene Gesamtrückführung der Registers erreicht werden.

y'	21 =	d	Q	(D	y21	O)	y2u	1	)	y
y'	20 =	d	1	(I.	y20	Gi	yl9
a			*		•		•
•			•		•		•
y'		d	20	ffi	yi	ft)	yO
y'	0 =	cl	^- j	(Ü	yO	(!I	(y2

Soll beispielsweise das mit drei PLA-Bausteinen 82S100 realisierte 17-Bit-Signaturregister auf ein 16-Bit-Signaturregister verkürzt werden, so kann wahlweise der Zustand y 4, y 10 oder y 16 ausgegliedert worden.

AusPR(x) = x" + x¹⁴ + 1 mit I = m = 17 ergibt sich dann PR(x) = χ^1β + x" + 1 mit I = m = 16

Dabei muß das zugehörige Datenbit d 12, d6 bzw. dO beim 17-Bit-Betrieb konstant auf High-Pegel liegen. Das erzeugte 16-Bit-Polynom liefert dann allerdings im autonomen Betriebsfall keine maximalen Folgen.

Claims (6)

1. Verfahren zur parallelen Datenkompression für Testzwecke, insbesondere in Rechnerstrukturen, nach dem Signaturverfahren, gekennzeichnet dadurch, daß jeweils in einem Takt a-Bit-breite Eingangsdatenvektoren (A) parallel verarbeitet werden, daß die Signaturverarbeitungslogik das Gleichungssystem für m-schrittige serielle Signaturregister realisiert, daß die Taktschrittweite (m) größer oder gleich der Eingangsdatenbreite (a) ist, daß das charakteristische Polynom vom Grad irreduzibel und prim ist.

2. Anordnung zur parallelen Datenkompression für Testzwecke, insbesondere in Rechnerstrukturen, nach dem Signaturverfahren, unter Verwendung eines Signaturspeichers, dadurch gekennzeichnet, daß der a-Bit-Eingangsdatenvektor (A) die a Datenbits über einen Eingangsdatenzuordner (1) auf 1 Signalleitungen geschaltet sind, die jeweils über zwei Antivalenzgatter auf den jeweiligen Eingang des Signaturspeichers (2) geschaltet sind, daß die 1 Ausgangssignale (yn') des Signaturspeichers (2) als 1-Bit Ausgangsvektor bzw. Signaturvektor anstehen und auf eine Rückführschaltung (3) geführt sind, die eine Verdrahtung für m-schrittige Signaturverarbeitung in einem Takt nach einem irreduziblen und primen Polynom vom Grad 1 und Gewicht 2 realisiert und die auch wahlweise mindestens ein Ergebnissignal der Antivalenzverknüpfung (yn) verknüpft, so daß an jedes Antivalenzpaar ein Ausgangssignalpaar der Rückführschaltung (yi, yj) geschaltet wird und daß die 1 Ausgänge des Signaturspeichers (2) über einen Ausgangsdatenzuordner [Λ) an die b Ausgangssignale verschaltet sind und daß eine Steuerleitung (S 1) an Eingangsdatenzuordner (1) und eine Steuerleitung (S2) an Ausgangsdatenzuordner (4) zwei Zuordnungszustände schaltbar macht, erstens für einen Signaturverarbeitungs- und Generatormodus und zweitens für einen Steuer- und Beobachtungsmodus.

3. Anordnung nach Anspruch 2. dadurch gekennzeichnet, daß die Rückführschaltung (3) für Registerlänge (1) größer oder gleich Eingangsdatenbreite (a) eine m = 1-schrittige Verarbeitung durch das Gleichungssystem realisiert.

4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Rückführschaltung für Registerlänge (1) kleiner Eingangsdatenbreite (a) eine m = a-schrittige Verarbeitung durch das Gleichungssystem realisiert wird.

5. Anordnung nach Anspruch 2 oder 3 zur Realisierung von Built-in-Registern, dadurch gekennzeichnet, daß außer der Signaturverarbeitungslogik eine Generatorlogik durch logische Abschaltung der Dateneingänge eine m-schrittige Datengenerierung realisiert, und daß die Steuerung über die Steuerleitung (S3) erfolgt.

6. Anordnung nach Anspruch 2,3 oder 5 zur Anpassung an unterschiedliche Datenbreiten, dadurch gekennzeichnet, daß die m = 1-schrittige Signaturverarbeitungslogiken, die für äquidistante Polynome unterschiedlicher Länge und Anzahl dor Rückkopplungen (r) gleich 2 und Distanz der Rückkopplungen gleich konstant gleichaiiig aufgebaut werden und die sich deshalb für eine gewählte Registerlänge (1) mittels jeweils d Verbindungsleitunoen sowohl baugruppenweise zusammengeschaltet als auch fest oder in der Rückführschaltung (3) durch Steuersignale (S4) über d Umschalter verkürzt werden.