DD283880A5

DD283880A5 - Frequenzsynthesizer mit stoerkompensation

Info

Publication number: DD283880A5
Application number: DD89329216A
Authority: DD
Inventors: Frederick L Martin
Original assignee: ��@��Kk��
Priority date: 1988-06-03
Filing date: 1989-06-02
Publication date: 1990-10-24
Also published as: HU217392B; EG19069A; HU893407D0; EP0344509A3; IL89833A0; TR24163A; AU3741089A; US4816774A; EP0344509B1; IE891752L; YU112489A; FI905875A0; KR900702661A; WO1989012362A1; DK281690A; DE68914717D1; MX164871B; YU47487B; HK72097A; IL89833A

Abstract

Die Erfindung bezieht sich auf einen Frequenzsynthesizer mit Stoerkompensation, der waehlbare Frequenzausgaenge erzeugt, waehrend unerwuenschte Stoerausgaenge reduziert werden. Erfindungsgemaesz bedient man sich der Bruchteilung in der Synthesizerschleife, wobei zwei Akkumulatoren fuer die Bestimmung des Teilerwertes N eingesetzt werden. Die Kapazitaet der beiden Akkumulatoren ist waehlbar. Ein Offsetwert wird selektiv in die Akkumulatoren eingefuehrt, um eine Wellenform zu erzeugen, die einen akzeptablen Stoerinhalt aufweist. Fig. 1{Frequenzsynthesizer; waehlbare Frequenzausgaenge; Stoerkompensation; Synthesizerschleife; Bruchteilung; Teilerwert; Wellenform; akzeptabler Stoerinhalt; Akkumulatoren}

Description

Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen Frequenzsynthesizor im allgemeinen und einen Teiler-N-Frequenzsynthesizer im besonderen, der wählbare Frequenzausgänge erzeugt, während die unerwünschten Störausgänge reduziert werdsn. Die Frequenzteilürschaltungen werden in Frequenzsynthosizerschaltungen wie beispielsweise in einer Phasensynchronisationsschleife (PLL) angewendet. In einer Teiler-N-Synthese-PLL-Schaltung wird die Ausgangsfrequenz f₀ eines spannungsgeregelten Oszillators (VCO) als erstes geteilt und dann an den Phasendetektor angeschlossen, der in herkömmlicher Weise arbeitet, indem er die Phase des geteilten Ausgangssignals mit der Bezugsspannung f. vom Bezugsoszillator vergleicht, um die Ausgangsfrequenz f₀ des spannungsgesteuerten Oszillators zu steuern. Die Ausgangsfrequenz ₀ wird mit der Bezugsfrequenz der Bezugsfrequenzquelle durch die Beziehung f₀ = (N · F) x f, in Beziehung gesetzt. N F ist der wirksame Teiler, durch den die Ausgangsfrequenz geteilt wird, bevor sie mit der Bezugsfrequenz verglichen wird. N · F wird durch eine Teilersteuerschaltung erzeugt und besteht aus einem ganzzahligen Teil N und einem Bruchteil F. Der Bruchteil F = k/D, wobei k und D beides ganze Zahlen sind.

Da ein Teiler mit ganzzahligen Werten arbeitet, wird die Bruchteilung durch Hin- und Herschalten zwischen verschiedenen ganzen Werten des Divisors simuliert. Dieses Schalten zwischen den Divisoren jedoch resultiert in störenden Seitenbändern im zusammengesetzten Ausgangsfrequenzsignal f₀.

Charakteristik des bekannten Standes der Technik

Eine im US-Patent Nr.4204174 veranschaulichte Lösung für die Unterdrückung unerwünschter Störsignalo bedient sich zweier Akkumulatoren für die Simulierung der Bruchteilung und eines Digital-Analog-Wandlers für die Erzeugung eines Korrektursignals, um den entstehenden Störseitenbändern entgegenzuwirken. Das US-Patent Nr.4 694475 veranschaulicht auch den Einsatz der zwei Akkumulatoren für eine Freriuenzteilerschaltung. Grundsätzlich wird bei beiden Verfahren ein erster Akkumulator für die Korrektur des Phasenfehlers und ein zweiter Akkumulator für die Summierung des augenblicklichen Inhalts des ersten Akkumulators bei jeder Schwingungsperiode des Teilerausgangs eingesetzt. Bei jedem Taktzyklus, bei dem die festgesetzte Kapazität D des zweiten Akkumulators erreicht wird, wird der Divisor um eins von seinem programmierten Wert aus erhöht. Bei jedem nachfolgenden Taktzyklus wird der Teiler N von seinem programmierten Wert aus um eins verkleinert. Der Nutzeffekt des Teilerdurchschnitts ist Null, da die Impulse immer paarweise addiert und subtrahiert werden. Diese beiden Akkumulatorlösungen liefern eine einzigartige Wellenform und einen zugehörigen Störfrequenzgang für jeden Wert des Zählers k für den Bruch des Teilers und der Kapazität D der Akkumulatoren für den Synthesizer einer vorbestimmten Schleifenbandbreite.

Die eine einzigartige Wellenform kann zu nichtakzeptablen Störsignalen für eine gewünschte Ausgangsfrequenz f₀ führen. Bei einigen Anwendungen müssen die Störsignale bei einer gewünschten Frequenz fo von 2OkHz um 60 dB unter dem Signal de r Trägerfrequenz f₀ liegen, während die Störsignale, die mehr als 2OkHz von der Trägerfrequenz entfernt liegen, um 9OdB unter dem Trägerpegel liegen müssen. Mit der durch den Stand der Technik bereitgestellten Wellenform unter Einsatz zweier Akkumulatoren können die Störsignale die gewünschten Grenzen überschreiten. In Fig.6 wird eine solche Situation dargestellt.

Bei dieser Darstellung liegt die Störung 134 innerhalb der gewünschten Grenzen, jedoch überschreitet die Störung 132 die gewünschten Grenzen.

Bei Anwendung wie beispielsweise dem Wechselsprechfunk ist die Verminderung der Hardware auf ein Minimum zusammen mit der Ausschaltung der Störeinflüsse von äußerster Wichtigkeit.

Ziel der Erfindung

Ziel der Erfindung ist daher die Verminderung der Hardware und das Ausschalten von Störeinflüssen.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, einen verbesserten Synthesizer der eingangs genannten Art zu entwickeln, mit dem die Amplituden von subhai monischen Störungen unter einer größtmöglichen, akzeptablen Grenze gehalten werden können.

Erfindungsgemäß wird die Aufgabe durch die Veränderung des gestörten Ausgangs eines Synthesizers für eine beliebige Ausgangsfrequenz f₀ gelöst, indem verschiedene Störfrequenzgänge bereitgestellt werden. Dabei wird eine Wellenform mit akzeptablen Störungen verwendet, um die gewünschte Ausgangsfrequenz zu erzeugen.

Der erfindungsgemäße Synthesizer umfaßt eine Schleife, die einen programmierbaren Teiler besitzt. Eine Teilersteuereinrichtung liefert dem programmierbaren Teiler Teilerwerte und schließt eine Einrichtung für die Bereitstellunc variierender Werte für den Teiler für die Bruchteilung und die Erzeugung einer gewünschten Ausgangsfrequenz ein.

Die Teilersteuereinrichtung schließt einen ersten und einen zweiten Akkumulator ein. Der erste Akkumulator hat einen Eingang für den Empfeng von Daten, einen ersten Ausgang für die Variierung des geteilten Wertes una einen zweiten Ausgang für die Bereitstellung von Daten an den zweiten Akkumulator. Der zweite Akkumulator hat einen Eingang, der an den zweiten Ausgang des ersten Akkumulators angeschlossen ist, und einen Ausgang für die Variierung des Teilerwertes.

Bei einem Ausführungsbeispiel der Erfindung haberi die erste und die zweite Akkumulatoreinrichtung jeweils eine variable Kapazität.

Ausführungsbeispiel

In der Zeichnung zeigen:

Fig. 1: ein Blockschaltbild eines erfindungsgemäßen Frequenzsynthesizers mit Störkompensation;

Fig. 2: ein Blockschaltbild einer Teilersteuerschaltung des Frequenzsynthesizers gem. Fig. 1;

Fig.3: ein Blockschaltbild dor Offset-Steuerung gem. Fig. 2;

Fig.4: ein Blockschaltbild der Steuerlogik gem. Fig. 2;

Fig.5: ein Blockschaltbildeines Akkumulators gem. Fig.2;

Fig. 6: ein Beispiel des Frequenzganges eines Synthesizers mit zwei Akkumulatoren gemäß der dem Stand der Technik

entsprechenden Lösungen und

Fig. 7: den Frequenzgang des Frequenzsynthesizers der Erfindung für eine ausgewählte Wellenform.

Im folgenden wird Bezug auf dio Zeichnung genommen.

Aus Fig. 1 geht hervor, daß der Frequenzsynthesizer 10 erfindungsgemäß einen Bezugsoszillator 11 einschließt. Der Ausgang des Bezugsoszillators 11 f, int am Phasendetektor 12 angelegt, der seinen Ausgang über ein Tiefpaßfilter 13 an einem spannungsgesteuerten Oszillator (VDO) 14 angeschlossen hat. Der Ausgang des spannungsgesteuerten Oszillators 14 ist am Ausgang 15 des Frequenzsynthesizers 10 und am durch N teilenden programmierbaren Teiler 16 angeschlossen. Der spannungsgesteuerte Oszillator 14 liefert das Synthesizerausgangssignal f₀. Der Ausgang des Teilers 16 sorgt für ein geteiltes Signal f_d, das dem Phasendetektor 12 und einer Teilersteuerschaltung 17 in einer herkömmlichen Weise bereitgestellt wird. Die Teilersteuerschaltung 17 ist am programmierbaren Teiler 16 angeschlossen und stellt die Teil- oder „Ν''-lnformation zur Verfügung, die vom Teiler verwendet wird.

Bei einem Teiler-N-Frequenzsynthesizer kann die gewünschte Ausgangsfrequenz fo nicht unter Anwendung eines einzigen Teilers für den durch N teilenden prorj.ammierbaren Teiler 16 erzielt werden. Der N-Wert muß in einer solchen Weise periodisch nachgeregelt werden, daß die durchschnittliche Ausgangsfrequenz gleich der gewünschten Ausgangsfrequenz ist. Die Teilersteuerschaltung 17 ist, wie dies ausführlicher aus Fig. 2 hervorgeht, dazu bestimmt, die erforderlichen N-Werte für den programmierbaren Teiler 16 bereitzustellen, während die Störsignale so klein wie möglich gehalten werden. Ein Speicher 19, der eine Speichereinrichtung darstellt, die einen Festwertspeicher sowie einen ROM und RAM einschließen kann, hält Daten für die Teilersteuerschaltung 17 für die Ermittlung des Wertes N bereit, der für den programmierbaren Teiler 16 Anwendung findet. Es wird ein Mikroprozessorsteuerer 20 für das Auslesen der Daten aus dem Speicher 19 und für die Lieferung der Daten über einen Datenbus an ein Datenregister 22, das auch als Latchkreis dient, eingesetzt. Ein Frequenzselektor 21 ist mit dem Mikroprozessorsteuerer 20 gekoppelt, um die Ausgangsfrequenz I₀ des Synthesizers zu wählen. Bei Anwendungen, wie beispielsweise den Wechselsprechfunkgeräten, entspricht der Frequenzselektor dem Kanalschalter.

Das Datenregistor 22 liefert die verschiedenen Datenausgänge, die als Zähler bezeichnet werden oder den k-Wert, den Offset, den Nenner oder den D-Wert darstellen und darüber hinaus N_nom, welches der Nennwert für den N-Teilerwert ist. Die Zähler- und Offsetdatenleitungen werden an den A- bzw. B-Eingang eines Multiplexers 23 angeschlossen. Die Ausgangsdatenleitungen des Multiplexers 23 sind am Eingang eines ersten Akkumulators 24 angeschlossen, der eine erste Akkumulatoreinrichtung darstellt. Sein Ausgang, der als Inhalt bezeichnet wird, wird an den Eingang eines zweiten Akkumulators 25 angeschlossen, der eine zweite Akkumulatoreinrichtung darstellt. Jeder der Akkumulatoren 24 und 25 hat einen Kapazitätseingang, der am Nennerausgang des Registers 22 angeschlossen ist. Übertragungsausgänge werden von beiden Akkumulatoren 24 und 25 bereitgestellt und werden an den beiden Eingängen einer Steuerlogikschaltung 27 angelegt. Der Ausgang der Steuerlogikschaltung 27 wird am programmierbaren Teiler 16 angelegt. Die N_nom-Datenleitung des Datenregisters 22 ist auch an der Steuerlogikschaltung 27 angeschlossen.

Der Mikroprozessorsteuerer 20 liefert einen Ausgang, der an den Triggereingängen des Datenregisters 22 und an der Offsetsteuerschaltung 26 engelegt wird. Die Offsetsteuerschaltung 26 hat einen SELECT-Ausgang, der an einem SELECT-Eingang des Multiplexers 23 angeschlossen ist, und einen Rückstellausgang, der an den Rückstelleingängen der Akkumulatoren 24 und 25 angeschlossen ist. Die Takteingänge der Offsetsteuerung 26, der Steuerlogik 27 und der Akkumulatoren 24 und 25 werden mitdemfd-Ausgang des programmierbaren Teilers 16 versorgt. Andererseits könnten diese Taktsignale direkt vom Bezugsoszillator 11 bereitgestellt werden, da f_d und f, phasenverkettet sind.

Im folgenden wird auf Fig.3 Bezug genommen. Die Offsetsteuerschaltung 26 wird ausführlicher dargestellt. Der Taktausgano des programmierbaren Teilers 16 ist an einer Reihenschaltung angeschlossen, die aus den Invertern 31 und 34 und einem Verzögerungsbauelement 33 besteht. Dur Ausgang des Inverters 31 ist am Eingang des Inverters 34 angeschlossen, dessen Ausgang über das Verzögerungsbauelement 33 mit dem Takteingang eines Flipflops 36 verbunden ist. Der Ausgang von Inverter 31 ist ebenfalls mit einem Takteingang eines Flipflops 35 verbunden. Ein Flipflop 37 hat einen D-Eingang mit V_Oo gekoppelt, damit der Eingang hochgehalten wird. Sein Takteingang ist der TRIGGER-Eingang der Offsetsteuerung 26. Der Q-Ausgang des Flip'lops 37 ist mit dem D-Eingang von Flipflop 35 gekoppelt. Der RESET-Ausgang der Offsetsteuerung 26 wird durch den Q-Ausgang von Flipflop 35 versorgt, der auch am D-Eingang von Flipflop 36 angeschlossen ist. Der SELECT-Ausgang der Offsetsteuerung 26 wird durch den Q-Ausgang von Flipflop 36 versorgt. Die Q-Balkenausgänge der Flipflops 35 und 36 sind an den Eingängen eines NOR-Gatters 38 angeschlossen, dessen Ausgang mit dem Rückstelleingang von Flipflop 37 gekoppelt ist.

Im folgenden wird Bezug auf Fig.4 genommen: es wird die Steuerlogik 27 beschrieben. Der Übertragsausgang des Akkumulators 24 wird in den Eingang A eines Bitaddierers 41 eingespeist, wogegen der Übertragungsausgang des zweiten Akkumulators 25 in den Eingang B des Addierers 41 und in einen D-Eingang eines Flipflops 42 eingespeist wird. Der Takteingang von Flipflop 42 is. am Ausgang des programmierbaren Teilers 16 angeschlossen. Der Q-Balkenausgang von Flipflop 42 ist mit dem Eingang C des Addierers 41 gekoppelt. Der Summen- und Übertragsausgang von Addierer 41 werden an die eine bzw. die andere Stelle der beiden Bits mit der geringsten Bedeutung des Wort-B-Eingangs eines Addierers 43 angelegt. Dip im Datenregister 22 gespeicherten N_nom-Daten werden mit dem Wort-A-Eingang von Addierer 43 gekoppelt. Der Summenausgang von Addierer 43 ist der N-Wert, der als Divisor des programmierbaren Teilers 16 herangezogen wird.

Im folgenden wird Bezug auf Fig. 5 genommen, in der ein Akkumulator von der Art, wie er für die Akkumulatoren 24 und 25 gemäß Fig.2 verwendet wird, ausführlich dargestellt wird. Zwei Addierer 45 und 46, ein 2-zu-1 -Multiplexer 47 und ein Latchkreis 48 sind über ihre entsprechenden Eingänge und Ausgänge in Reihe geschaltet. Der RESET-Ausgang der Offsetsteuerschaltung 26 ist mit dem Rückstelleingang des Latchkreises 48 für die Initialisierung des Ausgangs des Lachtkreises gekoppelt. Der Addierer 45 summiert den Wart an seinem Eingang A₁ bei dem es sich um den Akkumulatoreingang handelt, mit dem Ausgang des Latchkreii.es 48 und legt das Ergebnis am Eingang A des zweiten Addierers 465 und ebonfallc am IN₀-Eingang des 2-zu-1-Multiplexers 47 an. Ein Wert, der dem Zweierkompliment der Kapazität entspricht, wird am Eingang B des Addierers 46 angelegt, bei dem es sich um den CAPACITY-Eingang der Akkumulatoren handelt. Die Kapazität ist definiert als der minimale Wert, der den Akkumulator dazu veranlaßt, ein Übertragungssignal zu erzeugen. Die Summe vom Addierer 46 wird am 'NfEingangdes Multiplexers 47 angelegt. Die Übertragungsausgänge der Addierer 45 und 46 werden an den Eingängen eines OR-Gattors 49 angelegt. Der Ausgang des OR-Gatters 49 wird als ÜBERTRAGS-Ausgang (CARRY) des Akkumulators herausgebracht. Der Ausgang des OR-Gatters 49 ist mit dem SELECT-Eingang des Multiplexers 47 gekoppelt, um zu bestimmen, ob INo oder INi des Multiplexers 47 in den Eingang des Latchkreises 48 eingespeist wird. Der Ausgang des Multiplexers 47 ist der INHALTS-Ausgang (CONTENTS) des Akkumulators. Der Takteingang zum Latchkreis 48, bei dem es sich um den Akkumulatortakteingang handelt, wird gepulst, um den Wert vom Eingang zum Ausgang des Latchkreises zu übertragen. Wenn grundsätzlich während des Betriebs die Akkumulatorkapazität durch das Addieren zweier Zahlen erreicht wurde, dann ist der Übertragsausgang eines der Addierer 45 oder 46 hoch. Dies bewirkt, daß der Ausgang des OR-Gatters 49 seinen hohen Wert annimmt, wodurch der ΙΝ,-Eingang des Multiplexers 47 als Inhalt des Akkumulators gewählt wird. Dadurch wird die Kapazität von der Originalsumme subtrahiert. Wenn die Summe der beiden Zahlen die Kapazität nicht überschreitet, dann sind die Übertragsausgänge der Addierer 45 und 46 niedrig, und das resultierende Niedrig des OR-Gattars wählt den Summen-IN₀-Eingang des Multiplexers 47 als Inhalt des Akkumulators.

An sich sind die Vorteile des Frequenzsynthesizers anhand der vorangegangenen Beschreibung der Teile völlig offensichtlich geworden, jedoch soll der Vollständigkeit der Offenbarung halber eine kurze Beschreibung des Betriebs und der Anwendung der Schaltung gegeben werden.

Die Teilersteuerschaltung 17 des bevorzugten Ausführungsbeispiels bedient sich eines Multiplexers und einer Offsetsteuerung für die Einführung eines Offsetwertes in die Akkumulatoren für die Verbesserung der Teiler-N-Synthese. Es könnten verschiedene andere Schaltungsvarianten für die Erzielung dieser gewünschten Steuerung des N-Teiers Anwendung finden, einschließlich der Einbeziehung der Akkumulatoren in einen Mikroprozessor.

Die Kapazität der Akkumulatoren 24 und 25 ist oine Variable. Die Kapazitätsinformation wird mit den anderen Frequenzinformationen im Speicher 19 gespeichert. Der tatsächlich gespeicherte Wort ist das Zweierkomplement des D-Wertes, det schließlich an den Kapazitätseingängen der Akkumulatoren 24 und 25 angelegt wird. Der Wert von D wird anhand der Gleichung D = f,/Kanalabstand abgeleitet.

Der Eingang zum Akkumulator 24 und somit die Beziehung zwischen den beiden Akkumulatoren 24 und 25 wird dadurch bestimmt, welches der beiden Eingangsworte, die im Datenregister 22 gespeichert werden, von der Offsetsteuerung 26 al? Ausgang des Multiplexers 23 zur Einspeisung in den ersten Akkumulator 24 ausgewählt wird. Die beiden Eingangsworte sind der Zähler k für die stationären Bedingungen und der Offsetvvert, der für einen vorbestimmten Ausgangswert für die Akkumulatoren sorgt. Der Offsetwert für jede gewünschte Frequenz f₀ wird in einer Tabelle im Speicher 19 zusammen mit den anderen Frequenzinformationen, nämlich dem Zähler, dem Nenner und den N_nom-Werten gespeichert, die in das Datenregister 22 geladen werden. Der Offsetwert verändert sich mit k, D und der erforderlichen Anwendung und kann durch Versuch und Irrtum unter tatsächlichen Einsatzbedingungen durchgeführten Prüfungen und/oder vorläufig durch Computersimulation ermittelt werden. Soll eine Abweichung (Offset) vorliegen, darf der Wert nicht gleich Null, der Zänler oder der Nenner sein. Würde einer dieser Werte verwendet, gäbe es keine Abweichung.

Die Offsetsteuerung 26 legt fest, wann ein bestimmtes Eingangswort ausgewählt wird. Nach der Initialisierung des Synthesizers (d. h. nach der Wahl einer neuen Ausgangsfrequenz f₀) liefert der MikroprozessQrsteuerer 20 ein Triggersignal, um Daten in das Datenregister 22 einzublenden bzw. auf das Taktflipflop 37 aufzutasten, um einen hohen Q-Ausgang von seinem D-Eingang in den D-Eingang des Flipflops 35 zu übertragen. Wenn das invertierte Taktsignal aus dem Inverter 31 das Flipflop 35 taktet, dann wird sein hoher D-Eingang in seinen Q-Ausgang und den D-Eingang des Flipflops 36 übertragen, und als ein hohes Rückstellsignal ist es an den Rückstelleingängen der Akkumulatoren 24 und 25 anzulegen. Dadurch wird der Inhalt der beiden Akkumulatoren asynchron auf den Wert zurückgestellt, der am Eingang von Akkumulator 24 angelegt ist und sperrt ihre Takteingänge. Es wird wieder auf niedrig zurückgestellt. Als Ergebnis des hohen Wertes am D-Eingang von Flipflop 36 kippt der Ω-Ausgang von Flipflop 36 der Offsetsteuerschmtung 26 nach der Taktgabe vom verzögerten Taktsignal des Verzögerungsbauelementes 33 in den hohen Zustand, um den B-Eingang des Multiplexers 23 zu wählen. Dadurch tritt der Offsetwert als Inhaltswert von Akkumulator 24 in Erscheinung. Gleichzeitig stellen die niedrigen Q-Balkenausgänge der Flipflops 35 und 36 den Q-Ausgang von Flipflop 37 über das NOR-Gatter 38 auf niedrig. Beim nächsten Taktzyklus taktet das invertierte Taktsignal das Flipflop 35 so, daß das Rückstellsignal zurück auf niedrig gestellt wird, wodurch es den Akkumulatoren möglich wird, als Reaktion auf die Taktsignale zu inkrementieren. Beim nächsten Übergang des Taktsignals vom niedrigen in den hohen Zustand wird der Wert am Eingang des ersten Akkumulators 24 im Akkumulator 24 gespeichert. Nach einer bestimmten, durch das Verzögerungsbauelement 33 festgesetzten Verzögerung für die Taktgabe des Flipllops 36 wird der niedrige D-tingang von Flipflop 36 als niedriger SELECT-Ausgang übertragen. Das niedrige SELECT-Signal bewirkt, daß der Eingang-A-Wert, der den Zähler beinhaltet, zum Ausgang des Multiplexers 23 für den stationären Betrieb übertragen wird. Immer, wenn der Frequenzselektor 21 für die Wahl einer neuen Ausgangstrequenz f₀ betätigt wird, liest der Mikroprozessorsteuerer 20 die Daten aus dem Speicher 19 für die gewählte Frequenz und bewirkt, daß die Daten in das Datenregister 22 getaktet werden. Der Mikroprozessorsteuerer 20 triggert das Datenregister und die Offsfitsteuerung, i.mzu bewirken, daß der Offsetwert am ersten und zweiten Akkumulator 24 und 25 angelegt wird. Der Multiplexer 23 wird dann geschaltet, so daß der Zählerwert am Eingang von Akkumulator 24 bereitgestellt wird, wo er zum zuvor geladenen Offsstwert addiert wird. Für jeden Taktimpuls vom f_d-3ignal wird der Zählwert wieder zum Inhalt des Akkumulators 24 addiert. In gleicher Weise wird der Ausgang von Akkumulator 1 i,n Akkumulator 25 summiert.

Der erste Akkumulator 24 hat eine Kapazität D, wie dies auch für den Akkumulator 25 der Fall ist. Für jeden Taktzyklus wird ein Eingangswert zum Inhalt des ersten Akkumulators 24 addiert, Der Inhalt des ersten Akkumulators 24 wird zum inhalt des zweiten Akkumulators 25 addiert. Bei jedem Taktzyklus, bei dem die Akkumulatorkapazität D erreicht wird, läuft der bestimmte Akkumulator über, und ein Übertragswert von eins wird erzeugt. Andernfalls wird ein Übertragswert von Null erzeugt. Bei jedem Bezugstaktzyklus f_d erzeugt die Steuerlogik 27 einen augenblicklichen Divisorausgang N für den programmierbaren Teiler 16, der auf den Eingängen zur Steuerlogik vom programmierten N-Wurt des Funkspeicherregisters, den zwei augenblicklichen (i) Übertragsausgängon vom ersten und zweiten Akkumulator Cn bzw. C_2i und dem zuvor gespeicherten Übertragsausgang des zweiten Akkumulators C^ - n, wobei N = N_nom + Cu + C₁-, - C₂(i - u, basiert. Der Nutzeffekt über die D-Zyklen des Bezugstaktes besteht darin, daß k-Üburtragsimpulse durch den ersten Akkumulator 24 erzeugt werden. Akkumulator 25 hat keinen Einfluß puf den Durchschnittswert von N, da die Ergebnisse immer paarweise vom zweiten Akkumulator 25 addiert und subtrahiert werden. Der Durchschnittswert des programmierbaren Teilers besteht dann aus einem ganzen Teil - das dem prograr.imierten Wert N gleich ist - und einem Bruchteil, der gleich k/D ist. Auf diese Weise wird für die Teilerschleife ein nichtganzzahliger Wert erzeugt, um die gewünschte Ausgangsfrequenz f₀ durch die Multiplikation der Bezugsfrequenz f, durch die nichtganzzahlige Teilerschleife zu erhalten, wobei fo = f, (N + k/D). Während die Schaltung dee bevorzugten Ausführungsbeispiels sich des Multiplexers 23 für das Laden des Offsets in den ersten Akkumulator 24 bedient, sind andere Varianten wie das Laden des Offsets in den zweiten Akkumulator 25 oder das Laden des Offsetwertes direkt in den Eingang des ersten Akkumulators 24 oder des zweiten Akkumulators 25 für einen oder mehrere Taktzyklen möglich. Für eine bestimmte Ausgangsfrequenz f₀ kann es erforderlich sein, mit verschiedenen Offsetwerten zu experimentieren. Wenn erst einmal ein Offsetwert bestimmt wurde, der einen akzeptablen Störfrequenzgang hat, so wird dieser Wert zusammen mit dem Zähler, dem Nenner und dem N_nOm-Wert im Speicher 19 gespeichert und gewählt, wann immer diese bestimmte Frequenz gewünscht ist. Für Frequenzen, bei denen ein Offset nicht notwendigerweise Null ist odor der Zählerwert als Offsetwert im Speicher 19 gespeichert werden kann. Für eine gegebene Frequenz oder einen gegebenen Kanalabstand kann ein einziger Nonner oder D-Wert herangezogen werden.

Für eine bestimmte Frequenz f₀ ist es auch möglich, sowohl den N- als auch den D-Wert zu verändern und doch den gleichen Frequenzausgang zu erhalten. Wenn die Veränderung des Offsetwertes allein keinen akzeptablen Störausgangspegel liefert, dann können andere N- und D-Werte für die Frequenz in Verbindung mit der Wahl eines Offsetwertes gewählt werden. Der Einsatz von variablen Kapazitätsakkumulatoren 24 und 25 gestattet, den Kanalabstand des Synthesizers 10 geringfügig zu ändern. Für einen Kanalabstand von entweder 5 oder 6¹A kHz benötigen die Akkumulatoren beispielsweise nur eine hinreichende Kapazität (d. h. Länge oder Anzahl von Bits), um einen 5-kHz-Abstand zu tragen. Wenn Akkumulatoren festgesetzter Länge Anwendung finden, müßten sie einen Kanalabstand von 1¹AkHz tragen, damit sie sowohl 5- als auch 6'A-kHz-Kanäle aufbauen können. Dies würde viel größere Akkumulatoren erfordern als die beiden programmierbaren Akkumulatoren 24 und 25.

Claims

1. Frequenzsynthesizer (10) mit Störkompensation für die Bereitstellung einer synthetisierten Ausgangsfrequonz fo, gekennzeichnet durch eine Synthesizerschleife einschließlich eines programmierbaren Teilers (16), einerTeilersteuereinrichtung (17) für die Bereitstellung von Teilerwerten für den programmierbaren Teiler (16), wobei die Teilersteuereinrichtung (17) sich verändernde Werte für den programmierbaren Teiler (16) für die Bruchteilung und damit für die Erzeugung einer gewünschten Ausgangsfrequenz fo herstellt, und einschließlich einer ersten und zweiten Akkumulatoreinrichtung (24 und 25), wobei die erste Akkumulatoreinrichtung (24) einen Eingang für den Empfang von Daten, einen ersten Ausgang für die Variierung des Teilerwertes, und einen zweiter: Ausgang für die Boreitstellung von Daten für die zweite Akkumulatoreinrichtung (25) hat, wobei γ·'3 zweite Akkumulatoreinrichtung (25) einen Eingang einschließt, der an den zweiten Ausgang dor ersten Akkumulatoreinrichtung (24) angeschlossen ist, sowie einen Ausgang für die Variierung des Teilerwertes, wobei die erste und die zweite Akkumulatoreinrichtung (24 und 25) jeweils eine veränderbare Kapazität aufweisen.

2. Frequenzsynthesizer (10) nach Anspruch 1, gekennzeichnet durch eine Einrichtung für die Bereitstellung eines Offsetwertes (19, 20, 21,22 und 23) für die erste und die zweite Akkumulatoreinrichtung (24 und 25).

3. Frequenzsynthesizer (10) nach Anspruch 2, gekennzeichnet dadurch, daß die Einrichtung für die Bereitstellung eines Offsetwertes (19, 20, 21, 22 und 23) eine Speichereinrichtung (19) einschließt, wobei die Speichereinrichtung (19) für jede gewünschte Ausgangsfrequenz f₀ eine Offsetinformation enthält.

4. Frequenzsynthesizer (10) nach Anspruch (3), gekennzeichnet dadurch, daß die Speichereinrichtung (19) eine Kapazitätsinformation für die Bestimmung der Kapazität der ersten und zweiten Akkumulatoreinrichtung (24 und 25) einschließt.

5. Frequenzsynthesizer (10) nach einem der vorangehenden Ansprüche, gekennzeichnet dadurch, daß die Akkumulatoreinrichtung (24 und 25) einen ersten Addierer (45) einschließt, die einen ersten und zweiten Eingang, einen Summenausgang und einen Übertragsausgang, einen zweiten Eingang operativ an die Ausgänge des ersten und zweiten Addierer (46) mit einem ersten und zweiten Eingang, einen Summenausgang und einen Übertragsausgang hat, wobei der Ausgang des ersten Addierers (45) operativ an den ersten Eingang des zweiten Addierers (46) angeschlossen ist, ein Multiplexer (47) einen ersten und zweiten Addierers (45 bzw. 46) angeschlossen hat und einen Ausgang und einen Latchkreis (48) mit einem Eingang hat, der operativ an den Ausgang des Multiplexers (47) angeschlossen ist, und einen Ausgang hat, der operativ an den zweiten Eingang des ersten Addierers (45) angeschlossen ist, der erste Eingang des ersten Addierers (45) einen Eingang der Akkumulatoreinrichtung (24 und 25) umfaßt, der zweite Eingang des zweiten Addierers (46) einen Kapazitätseingang der Akkumulatorein'richtung (24 und 25) umfaßt, der Ausgang des Multiplexers (47) einen Ausgang der Akkumulatoreinrichtung (24 und 25) umfaßt, und die Übertragsausgänge des ersten und zweiten Addierers (45 und 46) kooperativ einen Übertragsausgang der Akkumulatoreinrichtung (24 und 25) einschließen.

6. Frequenzsynthesizer (10) für die Bereitstellung einer synthetisierten Ausgangsfrequenz fo, gekennzeichnet durch: eine Synthesizerschleife, die einen programmierbaren Teiler (16) einschließt, eine Teilersteuereinrichtung (17), die Teilerwerte für den programmierbaren Teiler (16) bereitstellt, wobei die Teilersteuereinrichtung (17) vai iierende Werte für den programmierbaren Teiler (16) für die Bruchteilung und damit zur Erzeugung einer gewünschten Ausgangsfrequenz f₀ bereitstellt, und eine erste und zweite Akkumulatoreinrichtung (24 und 25) einschließt, wobei die erste Akkumulatoreinrichtung (24) einen Eingang für den Empfangyon Daten, einen ersten Ausgang für die Variierung des Teilerwertes und einen zweiten Ausgang für die Bereitstellung von Daten für die zweite Akkumulatoreinrichtung (25) einschließt, und wobei die zweite Akkumulatoreinrichtung (25) einen Eingang einschließt, der an den zweiten Ausgang der ersten Akkumulatoreinrichtung (24) und an den Ausgang für die Variierung des Teilerwertes angeschlossen ist, sowie eine Einrichtung für die Bereitstellung eines Offsetwertes (19, 20, 21, 22 und 23) für die erste und die zweite Akkumulatoreinrichtung (24 und 25) einschließt.

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