DD290967A5 - Schaltungsanordnung zur ueberwachung der abarbeitung von unterprogrammen in rechnerarchitekturen - Google Patents

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur UEberwachung der Abarbeitung von Unterprogrammen in Rechnerarchitekturen und kommt vorzugsweise in Mikroprozessorsystemen zur Anwendung. Sie loest die Aufgabe, eine Schaltungsanordnung zur UEberwachung der Abarbeitung von Unterprogrammen zu entwickeln, die die Erkennung von Fehlern im Programmablauf, welche sich auf den Datenaustausch zwischen einer Verarbeitungseinheit und Kellerspeichern abbilden, mit geringem zusaetzlich noetigen Aufwand an Hardwarestrukturen gestattet. Die zum Einsatz kommende Rechnerarchitektur enthaelt mindestens eine Verarbeitungseinheit und einen Speicher. Ihre Komponenten sind ueber ein Bussystem aus Steuer-, Adresz- und Datenbus verbunden. An einem Ausgang der Schaltungsanordnung ist ein Signal zur Einleitung einer Fehlerbehandlung generiert. Erfindungsgemaesz sind der Adresz- und der Steuerbus auf zugehoerige Eingaenge eines Steuerdekoders gelegt, dessen Ausgaenge auf Modussteuereingaenge eines invers schaltbaren und eine Signatur &S! fuehrenden Signaturanalysators gelegt sind. Die Dateneingaenge des Signaturanalysators sind am Datenbus angeschlossen. Er ist mit i Ausgaengen versehen, welche die um einen Takt verschobene Signatur &A! &S! fuehren und wieder auf den Datenbus gelegt sind, sowie mit j Ausgaengen, die die Signatur &S! fuehren und mit den Eingaengen eines weiteren Dekoders verbunden sind. Der Ausgang dieses Dekoders ist mit einem Eingang einer Torschaltung verbunden, deren Ausgang den das Signal zur Einleitung einer Fehlerbehandlung fuehrenden Ausgang der Schaltungsanordnung darstellt. Fig. 1{Rechnerarchitektur; Mikroprozessorsystem; Verarbeitungseinheit; Kellerspeicher; Unterprogramm; Signaturanalysator, invers schaltbarer; Dekoder; Fehlerbehandlung}

Description

Hierzu 4 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zur Überwachung der Abarbeitung von Unterprogrammen in Rechnerarchitekturen, wobei bei Feststellung eines fehlerhaften Programmablaufes eine Fehlerbehandlung eingeleitet wird, und kommt vorzugsweise in Mikroprozessorsystemen zur Anwendung.

Charakteristik des bekannten Standes der Technik Zur Erhöhung der Zuverlässigkeit von Mikroprozessorsystemen ist es von großer Wichtigkeit, auftretende Fehler schnell und

sicher zu diagnostizieren.

Es ist allgemein bekannt, dazu zyklisch aufgerufene/abzuarbeitende Diagnoseprogramme zu verwenden. Mit dieser Softwarelösung wird eine qualitativ hochwertige Fehlererkennung jedoch nur sehr unvollkommen und mit erheblichem Aufwand erreicht, so daß sich durchgesetzt hat, dafür zusätzliche Hardware einzusetzen (vgl. Hedtke, R.: Mikroprozessorsysteme-Zuverlässigkeit, Testverfahren, Fehlertoleranz. Berlin, Heidelberg, New York, Tokyo; Springer Verlag; Die bekannten On-Iine-Lösungen zur Erkennung von Fehlern mittels zusätzlicher Hardwarestrukturen lassen sich in drei Kategorisn einteilen:

- Schaltungsanordnungen zur Adreßüberprüfung

- Schaltungsanordnungen zur Zeitüberwachung

- Schaltungsanordnungen zur Überwachung des Operationscodes.

Mit Schaltunrjsanordnungen zur Adreßüberprüfung lassen sich Fehler in Mikroprozessorsystemen erkennen, die sich als Zugriff

auf einen nicht vorhandenen bzw. verbotenen Speicherbereich, Schreibzugriffe auf Nur-Lese-Speicher, unberechtigtes

Verlassen von Schleifen u. ä. darstellen. Eine Schaltung zur Überwachung der Programmabarbeitung in Mikrorechnern auf Basis der Adreßüberprüfung ist in der DE-OS 2906117 offengelegt. Es werden Fehler erkannt, die zur Verfälschung von Zugriffsadressen und/oder fehlerhaften Sprüngen führen. Mittels der Adreßüberprüfung läßt sich nur eine eingeschränkte Zahl an Fehlermöglichkeiten erkennen, der Hardwareaufwand

ist verhältnismäßig groß.

Schaltungsanordnungen zur Zeitüberwachung erkennen die Überschreitung einer für einen Programmteil vorgegebenen Abarbeitungszeit als Fehler. Solche Schaltungen sind u.a. in der DE-OS 2903630 und im DD-WP 210775 beschrieben. Es werden Hard- und Software-Fehlor erkannt, die im überwachten Programmteil als zusätzliche Schleifen oder Verzweigungen

erscheinen, die zu einer wesentlichen zeitlichen Verlängerung oder zum Überspringen des Endes des entsprechenden

Programmteiles führen. Zur Fehlererkennung über die Überwachung des Operationscodes sind mehrere grundsätzliche Lösungen bekannt. Im einfachsten Fall wird unter Ausnutzung der Gegebenheit, daß nicht alle Möglichkeiten des Operationscodes sinnvollen Prozessoroperationen entsprechen, beim Auftreten eines solchen nicht sinnvollen Operationscodes eine Fehlerbehandlung

ausgelöst. Eine solche Schaltungsanordnung ist z. B. in der DE-OS 2939194 dargelegt. Dabei werden die Operationscodes mitvorgegebenen Sollwerten verglichen, welche in einem Soll-Wert-Speicher abgelegt sind.

Der dazu erforderliche Speicheraufwand ist beträchtlich. Es lassen sich nur Fehler erkennen, die bei der Übersetzung und/oder Speicherung des Operationscodes entstehen. In der EP-Anm. 104635 ist eine Schaltung beschrieben, bei der der Operationscode und die durch den Operationscode ausgelöste Steuersignalfolge gleichermaßen überprüft werden. Dazu wird der Operationscode in bekannter Weise auf seine Zulässigkeit

untersucht sowie zusätzlich die durch ihn ausgelöste Steuersignalfolge einem Signaturanalysator eingeschrieben und über sieeino Signatur gebildet. Diese Signatur wird mit einer für den entsprechenden Befehl in der Testschaltung erzeugten zweiten

Signatur verglichen; bei einer Abweichung wird ein Fehlersignal generiert, das eine Fehlerbehandlung ausgelöst. Mit dieser Schaltung werden zusätzlich zu der bereits dargelegten Schaltungsanordnung zur Überwachung auf zulässige Operationscodes Hardware-Fehler in der Ablaufsteuerung des Mikroprozessorsystems erkannt. Bei einer weiteren Schaltung zur Überwachung des Operationscodes wird dia Operationscodefolge mittels eines Signaturanalysators überprüft, (vgl. Sridhar, T.; Thatte, S.: Concurrent Checking of Programm Flow in VLSI Processors. Proc.

12th ITC.IEEE; 1982; pp. 191-199).

Dabei wird innerhalb verzweigungsfreier Programmteile über die Folge der Operationscodes eine Signatur gebildet und mit

einer vorab berechneten Soll-Signatur verglichen.

Bei einer festgestellten Abweichung der Ist-Signatur von dieser Soll-Signatur wird in bekannter Weise eine Fehlerbehandlung

ausgelöst.

Es werden dabei neben Fehlern, im Operationscode auch Fehler im Programmfluß festgestellt. Moderne Programmiertechniken bevorzugen eine ausgeprägte und strenge Modularität. Zu den Prinzipien einer strengen Modularität gehört, daß während der Abarbeitung von Unterprogrammen die Rückkehradresse

sowie weitere Daten der aufrufenden Programmeinheit nicht verändert werden.

Die zur Fortsetzung der Programmabarbeitung bei Aufruf von Unterprogrammen bzw. Programmunterbrechungen durch Interrupts oder Traps notwendigen Daten worden in Mikroprozessorsystemen im allgemeinen in Kellerspeichern

zwischengespeichert. Diese Kellerspeicher sind in der Regel reservierte Teile dos Hauptspeichers mit der Organisationlast-in-first-out (LIFO), in welche Daten aus speziellen Registern der Verarbeitungseinheit abgelegt werden.

Die dargestellten bekannten Lösungen zur Fehlererkennung in der Programmabarbeitung in Mikroprozessorsystemen gestatten

es nicht, Verfälschungen der für die Programmfortsetzung notwendigen Daten, wie sie bei der Übertragung oder

Zwischenspeicherung im Kellerspeicher entstehen können, die unzulässige Veränderung der Rückkehradresse des aufrufenden Programms, Fehler in Form einer ungleichen Zahl von Lese- und Schreiboperationen zu den Kellerspeichern sowie allgemeine Verletzungen der Regeln modularer Programmierung zu erkennen. Es ist keine Schaltungsanordnung zu einer qualitativ hochwertigen Überwachung der Abarbeitung von Unterprogrammen bei

geringem zusätzlich nötigen Hardwareaufwand bekannt.

Ziel der Erfindung

Das Ziel der Erfindung besteht in der Erhöhung der Sicherheit eines ordnungsgemäßen Ablaufes umfangreicher Programme in Rechnerarchitekturen, insbesondere bei der Abarbeitung von Unterprogrammen, ohne größeren zusätzlichen Hardwareaufwand.

Darlegung des Wesens der Erfindung Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Überwachung der Abarbeitung von Unterprogrammen in Rechnerarchitekturen zu entwickeln, die die stetige Erkennung von Fehlern im Programmablauf, welche

sich auf den Datenaustausch zwischen einer Verarbeitungseinhoit und Kellerspeichern abbilden, mit geringem zusätzlichnötigen Aufwand an Hardwarestrukturen gestattet.

Zur Lösung der Aufgabe wird eine Schaltungsanordnung zur Überwachung der Abarbeitung von Unterprogrammen in Rechne. Architekturen, deren Komponenten über ein Bussystem aus Steuer-, Adreß- und Datenbus verbunden sind und die

mindestens eine Verarbeitungseinheit und einen Speicher enthalten, vorgeschlagen, welche mit einem ein Signal zur Einleitungeiner Fehlerbehandlung führenden Ausgang versehen ist.

Erfindungsgemäß sind der Adreß- und der Steuerbus auf zugehörige Eingänge eines Steuerdekoders geführt. Die Ausgänge des Steuerdekoders sind auf Modussteuereingänge eines invers schaltbaren Signaturanalysators gelegt. Dieser führt eine Signatur [S] und ist im weiteren mit mehreren Dateneingängen, welche am Datenbus angeschlossen sind, versehen. Er besitzt i Ausgänge, welche die um einen Takt verschobene Signatur [A) 0 [S] (mit [A]... Systemmatrix und [S]... Signatur des Signaturanalysators), d. h. den Folgezustand, führen und wieder auf den Datenbus gelegt sind, sowie j Ausgänge, die die Signatur [S] führen und mit den zugehörigen Eingängen eines zweiten Dekoders verbunden sind. Dieser dekodiert einen einer

fehlerfreien Programmabarbeitung entsprechenden Zustand des Signaturanalysators. Ein Ausgang des zweiten Dekoders ist aneinem Eingang einer Torschaltung angeschlossen, deren Ausgang den das Signal zur Einleitung einer Fehlerbehandlungführenden Ausgang der Schaltungsanordnung darstellt.

In vorzugsweiser Ausgestaltung der Erfindung ist der Steuerdekoder mit einem zusätzlichen, ein Testsignal führenden Ausgang

versehen, wplüh·- - "lit einem weiteren Eingang der Torschaltung verbunden ist.

Bei einer weiteren Ausgestaltungsvariante der Erfindung ist der Ausgang der Schaltungsanordnung an einen Interrupteingang

der Verarbeitungseinheit gelegt.

Der Steuerdekoder dekodiert Rechneroperationen in die Moden /1/ Kellerspeicher schreiben 121 Kellerspeicher lesen

/3/ Ausgabe des Folgezustandes [A] ® [S] des Signaturanalysators auf den Datenbus /4/Auswerten der Signatur [S] des Signaturanalysators

In den vier Moden wird der Signaturanalysator wie folgt betrieben

/1/ Normalmodus: einen Takt weiterschalten 121 Inversmodus: einen Takt zurückschalten

/3/ Freigabe der Ausgänge für den Folgezustand der Signatur [A] © [S] /4/ Speichern der Signatur [S].

Vor Ausführung eines zu überwachenden Unterprogrammeswird durch Erkennen einer vereinbarten Operation über den Steuerdekoder der Signaturanalysator freigegeben, so daß der Folgezustand der signatur [A] © [S) von den i Ausgängen auf den Datenbus gelangt. Dieser wird entweder im Rechner zwischengespeichert und im folgenden Operationszyklus oder aber sofort in den Kellerspeicher übergeben. Gleichzeitig liegt der Folgezustand des Signaturanalysators [A] © [S] an den Dateneingängen des Signaturanalysators an und wird auf die Signatur [S] abgebildet. Bei fehlerfreier Ausführung dieser Operationen geht die Signatur [S] in einen definierten Soll-Zustand über.

Alle Daten, die nun in den Kellerspeicher eingeschrieben werden, bilden sich analog hierzu auf die Signatur [S] ab. Alle Daten, die wieder aus dem Kellerspeicher ausgelesen werden, werden im Inversmodus auf die Signatur [S] abgebildet. Wurden alle abgespeicherten Daten wieder aus dem Kellerspeicher ausgelesen und auf den invers geschalteten Signaturanaiysator abgebildet, so besitzt die Signatur [S] bei fehlerfreier Ausführung des Unterprogramms wieder den Soll-Zustand.

Zur Auswertung des Zustandes des Signaturanalysators wird ηίιη im Steuerdekoder das Testsignal generiert, das an die Torschaltung übergeben wird und diese freigibt. Ein fehlerhafter Zustand des Signaturanalysators, d. h. eine Abweichung der Signatur [S] vom definierten Soll-Zustand, wird durch den zweiten Dekoder erkannt und es wird ein Fehlersignal gebildet. Dieses gelangt durch die freigegebene Torschaltung auf den Ausgang der Schaltungsanordnung, liegt an einem Interrupteingang der Verarbeitungseinheit an und löst eine Fehlerbehandlung'aus.

Die vorliegende Erfindung gibt eine Schaltungsanordnung zur verbesserten Fehlererkennung in Rechnerarchitekturen an. Die vorgeschlagene Lösung sichert, daß Fehler bei der Abarbeitung von Unterprogrammen, welche sich auf den Datenaustausch zwischen der Verarbeitungseinheit und Kellerspeichern abbilden, wie z. B. eine ungleiche Zahl von Lese- und Schroiboperationen zu den Kellerspeichern, die Verfälschung der im Kellerspeicher zwischengespeicherten Daten, die unzulässige Veränderung der Rückkehradresse des aufrufenden Programms oder eine allgemeine Verletzung der Regeln der modularen Programmierung, unter Berücksichtigung einer der Technik der Signaturanalyse eigenen Restfehlerwahrscheinlichkeit von

P, = 2"' mit r... Anzahl der Bitstellen der Signatur

mit großer Sicherheit erkannt werden.

Der notwendige zusätzliche Hardwareaufwand für eine technische Realisierung der Schaltungsanordnung ist gering.

Zusätzlicher Speicherbedarf, etwa für Referenzmuster der Soll-Signaturen, entsteht nicht.

Ausführungsbeispiel

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels und vier Zeichnungen näher erläutert. Dabei zeigen

Fig. 1: ein Prinzipschaltbild dererfindungsgemäßen Schaltungsanordnung

Fig. 2: die Konfiguration eines Steuerdekoders für einen Standardmikroprozessor

Fig. 3a: die Konfiguration eines invers schaltbaren Signaturanalysators im Normalbetrieb

Fig. 3 b: hierzu die Wahrheitstabelle einer Datenübernahme in den Signaturanalysator

Fig. 3c: die Konfiguration eines invers schaltbaren Signaturanalysators im Inversbetrieb

Fig. 3d: hierzu die Wahrheitstabelle einer Datenübernahme in den Signaturanalysator.

Wie in Fig. 1 dargestellt, sei die zu überwachende Rechnerarchitektur aus einer Verarbeitungseinheit CPU und einem Speicher RAM konfiguriert. Die Komponenten der Rechnerarchitektur sind über ein Bussystem, bestehend aus Steuerbaus SB, Adreßbus AB und Datenbus DB, verbunden.

Die Rechnerarchitektur kann - ohne Beeinträchtigung der erfindungsgemäßen Lösung - weitere Baugruppen, z. B. zur Ein- und Ausgabe, enthalten.

Am Bussystem ist die erfindungsgemäße Überwachungsschaltung MON angeschlossen, welche mit einem Ausgang AF versehen ist, der ein Signal F zur Einleitung einer Fehlerbehandlung führt und mit einem Interrupteingang INT der Verarbeitungseinheit CPU verbunden ist.

Die Überwachungsschaltung MON ist aus einem Steuerdekoder 1, einem invers schaltbaren Signaturanalysator 2, einem Dekoder 3 und einer Torschaltung 4 konfiguriert.

Der Steuerdekoder 1 ist mit seinen Eingängen am Steuer- SB und Adreßbus AB angeschlossen und dekodiert die Rechneroperationen in die Moden

/1/ Kellerspeicher schreiben

121 Kellerspeicher lesen

/3/ Ausgabe des Folgezustandes des Signaturanalysators 2

[A] © [S] (mit [A]... Systemmatrix [S]... Signatur)

auf den Datenbus DB /4/ Auswerten der Signatur [S]

Die Realisierung der Dekodierung der Steuer- und Adreßsignale für die genannten Operationen ist abhängig vom verwendeten Prozessor und wird im folgenden anhand von Fig. 2 noch näher erläutert werden. Im einfachsten Fall erfolgt die Ausgabe desZustandes [A] © [S] durch eine Leseoperation auf eir.ir für den Signaturanalysator 2

reservierten Adresse und die Auswertung der Signatur [S] durch eine Schreiboperation auf dieser Adresse.

Die Steuerdekoder 1 ist im weiteren mit mehreren Modussteuerausgängen und einem ein Testsignal TEST führenden Ausgang

versehen. Die Modussteuerausgänge sind auf die ihnen zugeordneten Modussteuereingänge des Signaturanalysators 2; das

Testsignal TEST auf einen Eingang der Torschaltung 4 geführt. Der Signaturanalysator 2 besitzt weiterhin Dateneingänge Xx und i hochohmig schaltbare Datenausgänge ASx', welche die um

einen Takt verschobene Signatur, d. h. den Folgezustand [A] ® [S] führen, die mit dem Datenbus DB verbunden sind, und j

Datenaüsgänge ASx, welche die Signatur [S] führen und auf zugehörige Eingänge des Dekoders 3 gelegt sind. Der Signaturanalysator 2 wird in den vier Moden wie folgt betrieben: IM Normalmodus: einen Takt weiterschalten

111 Inversmodus: einen Takt zurückschalten

/3/ Freigabe der Ausgänge ASx' für den Foigezustand der Signatur [A] ® [S]/4/ Speichern der Signatur [S].

Der Dekoder 3 dekodiert den einer fehlerfreien Programmabarbeitung entsprechenden Zustand des Signatursnalysators

[0; 0; 0;...; 0). Er besitzt einen Ausgang, der auf einen zweiten Eingang der Torschaltung 4 geführt ist.

Die Torschaltung 4 gibt im Fehlerfall das Fehlersignal F an den Ausgang AF der Überwachungsschaltung MON aus, wenn durch

das Testsignal TEST eine Freigabe erfolgt ist.

Vor Ausführung eines zu überwachenden Unterprogrammes werden durch Lesen auf einer für die Überwachungsschaltung MON reservierten Speicher- bzw. ΙΟ-Adresse oder eine spezielle Steuersignalkodierung über den Steuerdekoder 1 die Ausgänge ASx' des Signaturanalysators 2 freigegeben, so daß der Folgezustand der Signatur [A] ® [S] von den Ausgängen ASx' auf den Datenbus DB gelangt. Dieser wird entweder im Rechner zwischengespeichert und im folgenden Operationszyklus oder aber

sofort in den Kellerspeicher übergeben. Gleichzeitig mit der Abspeicherung im Kellerspeicher liegt der Folgezustand der Signatur[A] ® [S] an den Dateneingängen Xx des Signaturanalysators 2 an und wird im Normalmodus auf die Signatur [S] abgebildet. Beifehlerfreier Ausführung dieser Operationen geht die Signatur [S] in einen definierten Sollzustand [0; 0; 0;...; 0] über.

Alle Daten, die nun in den Kellerspeicher eingeschrieben werden, bilden sich analog hierzu auf die Signatur [S] ab. Alle Daten, die wieder aus dem Kellerspeicher ausgelesen werden, gelangen genauso über den Datenbus DB an die Dateneingänge Xx des Signaturanalysators 2 und werden im Inversmodus auf die Signatur [S] abgebildet. Wurden alle abgespeicherten Daten wieder aus dem Kellerspeicher ausgelesen und auf den Signaturanalysator 2 abgebildet, so

besitzt die Signatur [S] bei fehlerfreier Ausführung des Unterprogramms wieder den Soll-Zustand [0; 0; 0;...; O].

Zur Auswertung des Zustandes des Signaturanalysators 2 wird nun, ausgelöst durch z. B. die Dekodierung der Befehlsfolge RETURN, beliebig anderer Befehle oder durch das Lesen auf einer reservierten Speicher- bzw. ΙΟ-Adresse, im Steuerdekoder 1

das Testsignal TEST zur Freigabe der Torschaltung 4 generiert.

Eine Abweichung der Signatur [S] vom gewählten Soll-Zustand [0; 0; 0;...; 0] wird vom Dekoder 3 dekodiert und bewirkt über

die freigegebene Torschaltung 4, daß am Ausgang AF der Überwachungsschaltung MON ein Fehlersigna F aktiv wird. Das

Fehlersignal F löst über einen Interrupteingang INT der Verarbeitungseinheit CPU eine Fehlerbehandlung aus. In Fig.2 ist die Konfiguration des Steuerdekoders 1 für den Standardmikroprozessor U 8000 angegeben. Der U 8000 besitzt spezielle Statusausgänge, mit deren Hilfe zwischen Kellerspeicher-, Daten- und Befehlszugriffen

unterschieden werden kann, sowie einen multiplex betriebenen Adreß- und Datenbus ADB (vgl. Brennenstuhl: Programmierungdes 16-Bit-Mikroprozessorsystems U 8000). VEB Verlag Technik Berlin; 1987).

Für den Rechnermodus 131 wird eine Schreiboperation auf der Sp jicheradresse YY und für den Modus /4/ eine Speicherleseoperation auf der Adi sse YY verwendet. Der Steuerdekoder 1 ist eingangsseitig mit den Leitungen des Steuerbusses SB Adreßstrobe /AS Datenstrobe /DS Speicheranforderung /MREQ Lese-Schreibauswahl READ-/WRITE Statuskodierung STO... ST3 verbunden.

Der Steuerdekoder 1 besitzt drei Modussteuerausgänge, welche zur Ansteuerung des Signaturanalysators 2 mit den Funktionen OE Freigabe der Ausgänge ASx' des Signaturanalysators 2

/NORMAL-INVERS Umschaltung des Signaturanalysators 2 Nornrtulmodus/Inversmodus

TS Takt zum Weiterschalten des Signaturanalysators (mit der Low/High-Flanke)

sowie einen das Testsignal TEST führenden Ausgang.

Der Adreß- und Datenbus ADB ist auf die Eingänge AO.. .A15 eines Dekoders 10zur Dekodierung der Adresse YYgeführt) dessen Ausgang mit dem Dateneingang eines D-Flipflops 11 verbunden ist.

Der negierte Takteingang des D-Flipflops 11 liegt am Signal /AS. Sein Ausgang ist auf jeweils einen Eingang von AND-Gattern 12; 13; 14 geführt.

Das Signal READ-/WRITE ist unmittelbar auf den das Signal /NORMAL-INVERS führenden Ausgang sowie gleichzeitig auf einen weiteren Eingang des AND-Gatters 12 sowie einen negierten Eingang des AND-Gatters 14 gelegt. Die Signale /DS; /MREQ; ST1 und ST2 sind auf die Eingänge eines NOR-Gatters 15; das Signal ST3 ist auf einen negierten Eingang des NOR-Gatters 15 geführt. Desson Ausgang ist mit jeweils einem Eingang der AND-Gatter 12; 13; 14 verbunden. Das Signal STO ist auf einen Eingang des AND-Gatters 13 sowie jeweils einen negierten Eingang der AND-Gatter 12 und 14 gelegt. Der Ausgang des AND-Gatters 12 führt das Signal OE, der des AND-Gatters 13 das Signal TS und der Ausgang des AND-Gatters 14 das Testsignal TEST.

Dabei wird das D-Flipflop 11 durch das Signal /AS getriggert, so daß das Flipflon den Zustand „Zugriff auf Adresse YY" bis zum

eich an die Ausgabe der Adresse anschließenden Datentransfer zwischenspeichert.

Die logischen Gatter 12; 13; 14; 15 realisieren ein kombinatorisches Netzwerk folgender Funktion:

Rechneroperation Eingangssignale IM 111 IZI ΙΛΙ

ZugriffaufYY	X	X	1	1
READ-/WRITE	0	1	0	1
/DS	0	0	0	0
/MREQ	0	0	0	0
ST3	1	1	1	1
ST 2	0	0	0	0
ST1	0	0	0	0
STO	0	0	1	1

Ausgangssignale	IM	111	/3/	/4/	sonst
OE	0	0	1	0	0
/NORMAL-INVERS	0	1	X	X	X
TS	0	0	1	1	1
TEST	0	0	0	1	0

mitX... beliebig

Die Fig. 3 a...3d veranschaulichen Aufbau und Wirkungsweise eines invers schaltbaren Signaturanalysators am Beispieleines

vierstelligen parallelen Signaturanalysators.

DerSignaturanalysatorbestehtausD-Flipflops20.x(mitx = 1...4),EXOR-Gattern21.x{mitx = 1...4)undeinemalsEX0R-Gatter

21.0 konfigurierten Rückführnetzwerk.

Im in Fig.3a dargestellten Normalmodus sind die Eingänge der D-Flipflops 20.x mit den Ausgängen der EXOR-Gatter 21.x und

die Ausgänge der D-Flipflops 20.x {mit χ = 1 ...3) mit jeweils einem ersten Eingang der EXOR-Gatter 21 .x + 1 verbunden. Das

EXOR-Gatter 21.0 ist mit seinen Eingängen an den Ausgängen der D-Flipflops 20.1 und 20.4 angeschlossen, sein Ausgang ist auf

den ersten Eingang des EXOR-Gatters 21.1 geführt. Die jeweils zweiten Eingänge der EXOR-Gatter 21.x (mitx= 1...4) stellen die

Dateneingänge Xx des Signaturanalysators dar. Die Ausgänge der D-Flipflops 20.x sir. J auf die die Signatur ISI führenden Ausgänge ASx (mit χ = 1 ...4) des Signaturanalysators, der Ausgang des EXOR-Gatters 21.0 ist auf den Ausgang AS 1' und die Ausgänge der D-Flipflops 20.x - 1 sind auf die Ausgänge ASx' (mit χ = 2 ...4), welche den Folgezustand der Signatur [A) © [S]

führen, gelegt. Die Takteingänge der D-Flipflops 2O.i (mit i = 1 ...4) liegen am Taktsignal TS.

In Fig.3b wird die Funktion des Signaturanalysators nach Fig.3a an einem Beispiel illustriert. Der Signaturanalysator hat einen zufälligen Anfangszustand [S] x. Im ersten Takt witd er mit dem Wert [X]o = [A] © [S] stimuliert

und geht in den Zustand [S]ο = [0; 0; 0;...; 0] über. In den folgenden Takten werden die Eingangsvektoren (X] 1... [X]4 über die

Eingänge X1 ...X4 in den Signaturanalysator eingegeben, wobei der Signaturanalysator nacheinander in die Zustände

[S]1...(S]4übeigeht.

Im Inversmodus, dargestellt in Fig.3c, sind die Ausgänge der D-Flipflops 20.x mit den ersten Eingängen der EXOR-Gatter 21.x

(mit χ = 1 ...4} und die Eingänge der D-Flipflops 20.x (mit χ = 1 ...3) jeweils mit den Ausgängen der EXOR-Gatter 21.x + 1verbunden. EXOR-Gatter 21.0 ist mit seinen Eingängen an den Ausgängen der EXOR-Gatter 21.1 und 21.2 angeschlossen; sein

Ausgang ist auf den Eingang des D-Flipflops 20.4 gelegt. Die zweiten Eingänge der EXOR-Gatter 21.χ stellen die Dateneingänge Xx dos Signaturanalysators dar. Die Ausgänge der D-Flipflops 20.x sind auf die Ausgänge ASx (mit X = 1 ...4) des Signaturanalysators geführt. Das Umschalten des Signaturanalysators in den Inversbetrieb erfolgt zweckmäßig über Multiplexer (nicht dargestellt). Fig. 3d illustriert das mit dem Auslegen von Daten aus dem Kellerspeicher verbundene Zurückschalten des Signaturanalysators. Der in den Inversmodus geschaltete Signaturanalysator wird mit dem Anfangswert [S]4 gestartet und nacheinander mit den Eingangsvektoren [X] 4; [X] 3; [X] 2; [X] 1 und [X] ο stimuliert. Dabei geht er nacheinander in die Zustände [S)3; [S] 2; [S] 1; [S] ο

und [S]x über.

Aufstellung der verwendeten Bezugszeichen zur Patentanmeldung „Schaltungsanordnung zur Überwachung der Abarbeitung

von Unterprogrammen in Rechnerarchitekturen*

CPU Verarbeitungseinheit RAM Speicher MON Überwachungsschaltung AB Adreßbus ADB Adreß-und Datenbus (multiplex) DB Datenbus SB Steuerbus A^r Ausgang der Schaltungsanordnung, das Fehlersignal F führend ASx Ausgänge des Signaturanalysators, die Signatur ISI führend ASx' Ausgänge des Signaturanalysators, den Folgezustand der Signatur [A] © [S] führend Xx Dateneingänge des Signaturanalysators

[A] IS] IX) [A] ©I?]	Systemmatrix des Signaturanalysators Signatur des Signaturanalysators an einen Kellerspeicher übergebene Daten die um einen Takt verschobene Signatur (Fo
1 2 3 4	Steuerdekoder Signaturanalysator Dekoder Torschaltung
10 11 12; 13; 14 15	Dekoder D-Flipflop AND-Gatter NOR-Gatter
20.x 21.0; 21.x	D-Flipflops EXOR-Gatter
/AS /DS /MREQ READ-/WRITE STO...ST3	Steuersignale vom Steuerbus SB (Betriebszustandsanzeige des Standardmiki
/NORMAL-INV. OE TS TEST	Modussteuersignale für Signaturanalysator Testsignal für die Überwachungsschaltung
F	Fehlersignal
YY	Speicheradresse

Claims (3)

1. Schaltungsanordnung zur Überwachung der Abarbeitung von Unterprogrammen in Rechnerarchitekturen, deren Komponenten über ein Bussystem aus Steuer-, Adreß- und Datenbus verbunden sind und die mindestens eine Verarbeitungseinheit und einen Speicher enthalten, wobei an einem Ausgang der Schaltungsanordnung ein Signal zur Einleitung einer Fehlerbehandlung generiert ist, dadurch gekonnzeichnet, daß der Adreß- (AB) und Steuerbus (SB) auf zugehörige Eingänge öines Steuerdekcders (1) gelegt sind, dessen Ausgänge mit Modussteuereingängen eines invers schaltbaren und eine Signatur [S] führenden Signaturanalysators (2) verbunden sind, daß Dateneingänge (Xx) des Signaturanalysators (2) am Datenbus (DB) angeschlossen sind und i Ausgänge (ASx') des Signaturanalysators (2), welche die um einen Takt verschobene Signatur [A] (*) [S] führen, wieder auf den Datenbus (DB) sowie j Ausgänge (ASx) des Signaturanalysators (2), die dio Signatur [S] führen, auf ihnen zugeordnete Eingänge eines Dekoders (3) gelegt sind, und daß ein Ausgang des Dekoders (3) mit einem Eingang einerTorschaltung (4) verbunden ist, deren Ausgang den das Signal (F) zur Einleitung einer Fehlerbehandlung führenden Ausgang (AF) der Schaltungsanordnung darstellt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerdekoder (1) mit einem zusätzlichen, ein Testsignal (TEST) führenden Ausgang versehen ist, welcher mit einem weiteren Eingang der Torschaltung (4) verbunden ist.

3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Ausgang (AF) der Schaltungsanordnung mit einem Interrupteingang (INT) der Verarbeitungseinheit (CPU) verbunden ist.