DD297731A5 - Verfahren und schaltungsanordnung zum test von speichern mit wahlfreiem zugriff - Google Patents
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Abstract
Die vorliegende Erfindung kommt vorzugsweise fuer den Selbsttest von in anwenderspezifischen Schaltkreisen eingebetteten RAM in unterschiedlichen Lebensphasen und unterschiedlicher funktioneller Umgebung zur Anwendung. Sie loest die Aufgabe, einen Test dieser Speicher auf Basis von Stichprobentestsaetzen zu realisieren, wobei mehrere Testzyklen durchlaufen werden, in denen zur Stimulierung des Speichers mit von Zyklus zu Zyklus unterschiedlichen Testvektoren der Startzustand des verwendeten Testmustergenerators (TMG) nicht mehr mit externen Mitteln veraendert werden musz. Nach Initialisierung des TMG wird in einer ersten Testphase sukzessive fuer alle Adreszbelegungen des Speichers der aktuelle Zustand des nach jeder Schreiboperation weiterschaltenden TMG in die adressierten Speicherzellen eingeschrieben. Anschlieszend wird in einer zweiten Testphase zyklisch sukzessive fuer alle Adreszbelegungen des Speichers der Inhalt der adressierten Speicherzellen mit dem phasenkorrigierten Zustand des TMG verglichen und bei Nichtuebereinstimmung eine Fehlermeldung ausgegeben, danach in die adressierten Speicherzellen der aktuelle Zustand des TMG eingeschrieben sowie der TMG nach jeder Schreiboperation weitergeschaltet. Fig. 1{Speicher, mit wahlfreiem Zugriff; RAM; Kompakttest; Selbsttest; Patternmethode; Stichprobentestsatz; Fehlererkennungswahrscheinlichkeit; Aufwandsakzeptanz; Pseudozufallsgenerator; Phasenverschiebungsnetzwerk, lineares}
Description
Hierzu 2 Seiten Zeichnungen
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Test von Speichorn mit wahlfreiem Zugriff (RAM -Random Access Memory) unter Verwendung von Stichprobentestsätzen, wobei die vorgeschlagene Lösung für eine Umsetzung in eine integrierte Testanordnung geeignet is; und vorzugsweise für den vollständigen oder teilweisen Selbsttest von in anwenderspezifischen Schaltkreisen eingebetteten Schreib-Lese-Speichern, aber auch von hochintegrierten RAM-Schaltkreisen, in unterschiedlichen Lebensphasen und unterschiedlicher funktioneller Umgebung zur Anwendung kommt.
mikroelektronischen Speicherschaltkreisen, aber auch beim Anwender, sind zum Nachweis der Verwendbarkeit umfassende
und eingeführt.
und ihre Erkennung, gerichtet.
oder in den Schreib-/Lese-Leitungen, ein Übersprechen zwischen benachbarten Speicherzellen sowie musterabhängige Fehlerzugrunde gelegt.
poluprovodnikovych BIS OZU. Cifrovye ustrojstva i mikroprozessory; 1979; Nr.3; S.135-152).
welche letztlich die notwendige Testzeit bestimmt.
die algorithmische Struktur bestimmend für den zusätzlich erforderlichen Schaltungsaufwand („Overhead") und damit für seinewirtschaftliche Akzeptanz.
zugrunde.
gelesen. Bei Nichtübereinstimmung der ausgelesenen mit den eingeschriebenen Werten, also Bitverfälschungen, wird ein
um dekodier- und musterabhängige Fehler erweitert.
(„chackerboard-pattern") gerichtet ist.
2(exp n)...Anzahl der Speicherzellen des zu testenden Speichers, d.h. n...Anzahl der Adreßeingänge) Prüfschritte erforderlich(vgl. Hayes, J.P.: Testing memories for single-cell pattern sensitive faults. IEEE Transactions on computers; C-29(1980|; Nr.3;
Ein guter Kompromiß hinsichtlich der erforderlichen Testzeit, dem zusätzlich notwendigen Hardwareaufwand und der erzielbaren Fehlerüberdeckung ist mit der Anwendung von Stichprobentestsätzen erreichbar.
Dabei wird eine Menge von Testvektoren generiert, welche nicht auf einem determinierten Fehlermodell basieren, sondern Fehler mit einer bestimmten Wahrscheinlichkeit anregen, deren ausreichende Höhe durch die Gestaltung des Verfahrensablaufes gesichert werden muß.
Die Erkennungswahrscheinlichkeit ρ für einen Fehler i hängt dabei von der Stichprobengröße η und der Anregungshäufigkeit xi ab und konvergiert gegen p(i) > 1 - e(exp -nxi).
Ein Stichprobentestsatz läßt sich schaltungstechnisch relativ einfach generieren. Von Vorteil ist auch die potentielle Möglichkeit, unterschiedliche Fehlerklasson anregen zu können.
Bekannte Verfahren zum Test von Speichern mit wahlfreiem Zugriff unter Verwendung von Stichprobentestsätzen verwenden für die Stimulierung der sukzessive adressierten Speicherzellen des zu prüfenden RAM Pseudo-Zufallsgeneratoren mit maximaler Zykluslänge.
Zur Erzielung einer hinreichenden Fehlerüberdeckung werden dabei üblicherweise mehrere Adressierungszyklen durchlaufen, wobei die Stimulierung des Speichers mit von Zyklus zu Zyklus unterschiedlichen Testvektoren erforderlich ist.
Ein solches Verfahren ist z. B. im DD-WP 252 698 beschrieben. Hier wird vorgeschlagen, den zu prüfenden Speicher pseudozufällig zu adressieren oder zu beschreiben und mit dualen Bitfolgen zu beschreiben oder dual zu adressieren. Zur Stimulierung mit variierten Testvektoren in den einzo'nen Adreßzyklen wird der Startzustand des verwendeten Testmustergenerators mit externen Mitteln verändert.
Nachteilig für die Umsetzung solcher Verfahren in integrierte Selbsttestanordnungen ist der damit verbundene zusätzliche Schaltungsaufwand.
Ziel der Erfindung
Das Ziel der Erfindung besteht in einer Verringerung des zur Realisierung integrierter Selbsttestanordnungen zusätzlich erforderlichen Hardwareaufwandes bei einer gegenüber bekannten adäquaten Lösungen mindestens gleichen Prüfgüte.
Darlegung des Wesens der Erfindung
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zum Test von Speichern mit wahlfreiem Zugriff zu entwickeln, welche einen Test auf Basis von Stichprobentestsätzen realisieren, wobei zur Erhöhung der Fehlererkennungswahrscheinlichkeit mehrere Testzyklen durchlaufen werden, in denen zur Stimulierung des Speichers mit von Zyklus zu Zyklus unterschiedlichen Testvektoren der Startzustand eines verwendeten Pseudozufallsgenerators nicht mehr mit externen Mitteln verändert werden muß.
Zur Lösung der Aufgabe wird ein Verfahren zum Test von Speichern mit wahlfreiem Zugriff unter Verwendung von Stichprobentestsätzen vorgeschlagen, wobei zu Beginn des Testes ein verwendeter Testmustergenerator mit der Zykluslänge 2(exp m)-1 initialisiert wird und danach in einer ersten Testphase sukzessive für aile 2(exp n) Adreßbelegungen des Spoichers der aktuelle Zustand des Testmustergenerators in die adressierten Speicherzellen eingeschrieben sowie der Testmustergenerator nach jeder Schreiboperation weitergeschaltet wird.
Erfindungsgemäß wird danach in einer zweiten Testphase zyklisch sukzessiv für alle Adreßbelegungen des Speichers der Inhalt der adressierten Speicherzellen gelesen, mit dem phasenkorrigierten Zustand des Testmustergenerators verglichen und bei Nichtübereinstimmung eine Fehlermeldung ausgegeben. Anschließend wird dabei in die adressierten Speicherzellen der aktuelle Zustand des Testmustergenerators eingeschrieben sowie der Testmustergenerator nach jeder Schreiboperation weitergeschaltet.
Dabei sind die Zyklen der Adreßbelegungen in den genannten Testphasen identisch, d. h. in der zweiten Testphase werden nacheinander zyklisch alle Adressen in der gleichen Reihenfolge wie in der ersten Testphase erzeugt.
In Ausgestaltung des erfindungsgemäßen Verfahrens wird der verwendete phasenkorrigierte Zustand des Testmustergonerators aus dem aktuellen Zustand des Testmustergenerators abgeleitet.
Vorzugsweise wird für den verwendeten phasenkorrigierten Zustand der aktuelle Zustand des Testmustergenerators um 2(exp
n) module 2(exp m)-1 Schritte verschoben.
Die Zykluslänge des verwendeten Testmustergenerators von 2(exp m)-1 ist zur Länge des Adreßzyklus von 2(exp n) für jedes Wertepaar (n, m) mit m; η größer 1 teilerfremd.
Daraus ergibt sich der wesentliche Vorteil der erfindungsgemäßen Lösung, daß der Testmustergenerator nach einmaliger Initialisierung zu Testbeginn mit einem Zustand aus dem Maximalzyklus den Speicher nacheinander mit 2(exp m)-1 verschiedenen, 2(exp n) Vektoren umfassenden Testsätzen stimuliert, ohne daß es erforderlich wäre, den Startzustand des Testmustergenerators von Zyklus zu Zyklus mit externen Mitteln zu verändern.
Zur Gewährleistung eines repräsentativen Stichprobentests wird die Reihenfolge der Generierung der Adressen und Testdaten so der internen Speicherarchitektur angepaßt, daß keine Zellen-, Spalten- und Diagonalkorrelationen auftreten.
Weitere günstige Ausgestaltungen des Verfahrens werden erhalten, indem der Test vor Durchlauf des maximalen Testzyklus nach der Ausgabe einer Fehlermeldung oder nach Dekodierung eines vorab vereinbarten Zustandes des Testmustergenerators und einer vorab vereinbarten Adreßbelegung beendet wird.
Dadurch ergibt sich eine weitere Verkürzung der Testzeit.
Zur Lösung der Aufgabe wird in Realisierung des Verfahrens eine Schaltungsanordnung zum Test von Speichern mit wahlfreiem Zugriff vorgeschlagen, welche linear rückgekoppelte Schieberegister und einen Adreßzähler verwendet, die an Takt- und Initialisierungssignalen der Schaltungsanordnung angeschlossen sind, wobei Ausgänge des Adreßiählers mit den Adreßeingängen und die Ausgänge des linear rückgekoppelten Schieberegisters mit den Dateneingängen des zu prüfenden Speichers verbunden sind und wobei die Datenausgänge der Schaltungsanordnung durch die Datenausgänge des Speichers realisiert sind.
Erfindungsgemäß ist der verwendete Adreßzähler (n + 1 )-stellig (mit n... Anzahl der Adreßeingänge des zu prüfenden Speichers) konfiguriert. Sein niedrigstwertiger Ausgang ist auf den Schreib-/Lese-Steuereingang des Speichers und einen Schiebetakteingang des linear rückgekoppelten Schieberegisters geführt, die übrigen Ausgänge sind mit den zugehörigen Adreßeingängen des Speichers verbunden. Die Datenausgänge des linear rückgekoppelten Schieberegisters sind im weiteren auf die Dateneingänge eines linearen Phasenverschiebungsnetzwerkes gelegt. Die Datenausgänge des Speichers und des linearen Phasenvers ' :ebungsnetzwerkes sind mit ihnen zugeordneten Eingängen eines Komparators verbunden, an dessem Ausgang ein Signal des Vergleichsergebnisses generiert ist.
In einer ersten Ausgestaltungsvarianta der erfindungsgemäßen Schaltungsanordnung ist der Adreßzähler mit einem ein erstes
Testendesignal führenden Übertragsausgang versehen. .,
Ist das Ende eines Adressierungszyklus erreicht, wird dies als eine erste Testendebedingung bewertet.
In einer weiteren Ausgestaltungsvariante ist das linear rückgekoppelte Schieberegister mit einem ein zweites Testendesignal führenden Komparatorausgang versehen.
Damit wird ein vorab festgelegter Registorzustand am Komparatorausgang als zweite Testendebedingung dekodiert.
Eine günstige Ausgestaltungsvariante der Erfindung wird erhalten, indem der Übertragsausgang des Adreßzählers mit einem Eingang eines Triggers verbunden, das genannte Initialisierungssignal auf den zweiten Eingang des Triggers gelegt und am Ausgang des Triggers ein Statutssignal „Test-Alnitialisierungsphase" generiert ist.
Zu Beginn des Testes wird über das Initialisierungssignal der Adrf ßzähler zurückgesetzt und im linear rückgekoppelten Schieberegister ein Startwert aus dem Maximalzyklus eingestellt. Gleichzeitig wird der Trigger in den Status ,Initialisierungsphase" gesetzt, der über das Statussignal ausgegeben wird.
Ausgelöst durch eine entsprechende Steuersignalkodierung zählt der Adreßzähler nun zyklisch alle 2(exp n) Adressen des Speichers durch.
Mit dem vom niedrigstwertigen Auegang des Adreßzählers abgeleiteten Schiebetakt, der gleichzeitig als Schreib-/Lese-Umschaltsignal für den Speicher fungiert, wird der Speicher in einer ersten Phase des Schreib-/Lose-Umschaltsignales gelesen und in der zweiten Phase mit dem an seinen Dateneingängen stehenden aktuellen Zustand des linear rückgekoppelten Schieberegisters beschrieben. Das linear rückgekoppelte Schieberegister wird über das Schiebetaktsignal nach jedor Speicherschreiboperation um einen Schritt weitergeschaltet.
Dabei wird in jedem Lesezyklus der Zustand an den Ausgängen des Speichers mit dem über das lineare Phasenverschiebungsnetzwerk phasenkorrigierten Zustand des linear rückgekoppelten Schieberegisters im Komparator verglichen. Eine festgestellte Abweichung wird über das Signal des Vergleichsergebnisses ausgegeben.
Am Ende des ersten Adressierungszyklus erscheint am Übertragsausgang des Adreßzählers das erste Testendesignal, das den Trigger in den Status „Testphase" umschaltet, was über das Statussignal ausgegeben wird.
In allen nun folgenden Zyklen, die analog dem beschriebenen ersten Zyklus ablaufen, wird aus den Zuständen der Modussteuersignale, des Schreib7Lese-Umschaltsignales, des Statussignales und des Signales des Vergleichsergebnisses ein Diagnosesignal generiert, über welches das Testergebnis ausgegeben wird.
Daraus erfolgt eine Auswertung des bei einer festgestellten Abweichung am Ausgang des Komparators generierten Signales des Vergleichsergebnissos erst nach einem vollständigen Schreibzyklus.
Das Testende ist erreicht, wenn die beiden Testendesignale gleichzeitig aktiv sind.
In weiterer Ausgestaltung der Erfindung ist der Adreßzähler aus einem am Testtakt angeschlossenen und den niedrigstwertigen Ausgang des Adreßzählers führenden 2:1-Binärteiler sowie einem vom Ausgang des Binärteilers getakteten und die übrigen Ausgänge realisierenden rückgekoppelten Schieberegister konfiguriert.
Zur Verminderung des zusätzlich notwendigen Schaltungsaufwandes können das linear rückgekoppelte Schieberegister durch über Modu&steuersignale gesteuerte Funktionskonvertierung von Datenregistern biw. der Adreßzähler durch Funktionskonvertierung von Adreßregistern des Speichers konfiguriert sein.
Eine weitere vorteilhafte Ausgestaltungsvariante der erfindungsgemäßen Schaltungsanordnung ist dadurch gekennzeichnet, daß mehrere zu prüfende Speicher eingangsseitig einander parallel geschaltet sind, daß die Datenausgänge jedes Speichers auf die ihnen zugeordneten Eingänge jeweils eines Komparators geführt sind, deren übrige Eingänge an den zugehörigen Ausgängen des linearen Phasenverschiebungsnetzwerkes angeschlossen sind und daß jeder Komparator einen das Signal des jeweiligen Vergleichsergebnisses führenden Ausgang besitzt.
Damit kann nochmals eine deutliche Verringerung des zur Prüfung eines Speichers erforderlichen relativen Hardwareaufwandes sowie der relativen Testzeit erreicht werden.
Ausfuhrungsbeispiel
Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels, zweier Zeichnungen und zweier Tabellen näher erläutert. Dabei zeigen
Fig. 1: die erfindungsgemäße Schaltungsanordnung
Fig. 2: die Konfiguration eines linear rückgekoppelten Schieberegisters mit angeschlossenem linearem Phasonverschiebungsnetzwerk
Tab. 1: die Logiktabelle des linearen Phasenverschiebungsnetzwerkes Tab. 2: einen Ausschni't der in den Speicher eingetragenen Testdatenfolgen.
Eingangs sei der Ablauf des erfindungsgemäßen Verfahrens näher erläutert:
Vor Beginn des Testes wird ein verwendeter Testmustergenerator, welcher eine Zykluslänge von 2(exp m)-1 aufweist, initialisiert. Danach werden in einer ersten Testphase sukzessive alle 2(exp n) Adreßbelegungen an den Speicher angelegt und für jede Adreßbelegung der aktuelle Zustand des nach jeder Speicherschreiboperation um einen Schritt weitarschaltenden Testmustergenerators in die adressierten Speicherzellen eingeschrieben. In einer si :h anschließenden zweiten Testphase
werden zyklisch nacheinander alle Adreßbelegungen In dergleichen Reihenfolge wie in der ersten Testphase b 'zeugt. Die damit sukzessive adressierten Speicherzellen werden zuerst gelesen, die ausgelesenen Daten werden mit dem um 2(exp n) module 2(exp m)-1 Schritte phasenverschobenen Zustand des Testmustergenerators verglichen und die adressierten Speicherzellen werden danach mit dem aktuellen Zustand desTestmustergenerators neu beschrieben. Dabei schal· st der Testmustergenerator nach jeder Schreiboperation um einen Schritt weiter. Wird bei dem Vergleich eine Abweichung festgestellt, so wird eine Fehlermeldung ausgegeben. Die zweite Testphase wird maximal so lange wiederholt, bis der Speicher nacheinander mit 2(exp m)-1 verschiedenen, 2{expn) Vektoren umfassenden Testsätzen stimuliert wurde. DerTest kann vorzeitig beendet werden, wenn eine Fehlermeldung ausgegeben oder die Adreßbelegung am Ende eines Zyklus und oin vorab definierter Zustand des Testmustergenerators dekodiert wurden.
(nachfolgend als LFSR bezeichnet) mit einem Komparatorausgang K, einen als Adreßzähler 3 eingesetzten Binärzähler, welcherη + 1 Stellen (mit n...Anzahl der Adreßeingänge des Speichers 1) besitzt und einen Übertragsausgang UE führt, ein lineares
zur Parallel-/Seriell-Betriebsumschaltung des LFSR 2 und den Steuereingang /OE des Binärzählers 3; das Initialisierungssignal
liegen, verbunden.
hochohmig schaltbaren Treiber (nicht dargestellt) auf den Schiebetakteingang CSI des LFSR 2 und den invertierten Schreib-/
| Anwendermodus | 1 | O | X |
| Initialisieren desTestrnustergenerators | |||
| undAdreßzählers | X | 1 | X |
| 1. Phase: Initialisiere.'des Speichers | O | O | O |
| 2. Phase: Test | O | O | 1 |
(mit X...beliebig)
die Datenübernahrne vom Anwendertaktsignal CP getaktet wird.
im Maximalzyklus enthaltener Startwort eingestellt. Trigger 6 wird in den Status „Initialisierungsphase'1 gesetzt, d.h. das
auch als Schiebetakt wirkt, getaktet. Damit schaltet das LFSR 2 nach jeder Speicherschreiboperation um einen Scnritt weiter.
Für jede Adreßbelegung wird der Speicher I zuerst gelesen und danach mit dem an seinen Dateneingängen Dl 1... DIm anliegenden aktuellen Zustand des LFSR2 beschrieben.
In jeder Leophase des Schreib'/Lese-Umschaltsignales (Schiebetakt) wird dabei der Zustand der Ausgänge D01... DO m des Speichers 1 mit dem über das LPVN4 phasenkorrigierten Zustand an den Datenausgängen Q1 ...Qm des LFSR2 verglichen. Am Ende des ersten vollständigen Zyklus des Binärzählers 3 steht das erste Testendsignal TE 1 am Übertragungsausgang UE des Binärzählers 3. Dieses liegt am Setzeingang des Triggers 6 und schaltet ihn die Status „Testphase", d. h. das Statussignal El führt den Wert „1".
In den folgenden Zyklen, die in ihrem Ablauf dem ersten Adressierungszyklus entsprechen, wird zusätzlich (nicht dargestellt) nach der Büdungsvorschrift FM = /AM * R · El* V (mit R... Lesephase des Schreib-/-Lese-Umschaltsignales R-/W) ein highaktives Diagnosesignal FM (Fehlermagazin) generiert und ausgegeben.
Dadurch erfolgt eine Auswertung des bei einer festgestellten Abweichung am Ausgang des Komparators 6 generierten Signales des Vergleichsergebnisses V erst nach Ausführung eines vollständigen Schreibzyklus.
Das Ende des Testes ist erreicht, wenn ein nach der Vorschrift TE = TE 1 « TE 2 gebildetes Testendosignal TE aktiv ist. Fig. 3 zeigt die Struktur eines LFSR 2 mit zugehörigem LPVN 4, konfiguriert für den Test eines 4*512 Bit RAM. Das LFSR 2 ist aus vier seriell verschalteten Registerzellen 2.1... 2.4 aufgebaut, wobei die Ausgänge der Registerzelen 2.1...2.4 die Ausgänge Q1 ...Q4 des LFSR2 darstellen. Entsprechend dem gewählten Rückkopplungspolynom sind die Ausgänge der dritten 2.3 und vierten Registerzelle 2.4 modulo-2 addiert auf den Eingang der ersten Registerzelle 2.1 geführt. Damit besitzt das LFSR 2 eine Zykluslänge von 2(exp 4) - 1 = 15 und erzeugt zyklisch die hexadezimale Zahlenfolge ...; 1; 2; 4; 9; 3; 6; D; A; 5; B; 7; F; E; C; 8;... Die Ausgänge QL. .0.4 des LFSR 2 sind mit den ihnen zugeordneten Eingängen DU ...DIm des LPVN4 verbunden.
Das LPVN 4 ist für eine Phasenverschiebung von 512 modulo 15 = 2 konzipiert. Dazu ist der Eingang Dl 3 direkt auf den Ausgang D01 und der Eingang DI4 direkt auf den Ausgang D02 gelegt. Eingang Dl 1 ist mit dem Eingang DI4 modulo-2 addiert auf den Ausgang D03 geführt, für den Ausgang D04 ist der Ausgang D03 modulo-2 mit dem Eingang Dl 2 verknüpft. Die zur Schaltungsanordnung nach Fig. 2 gehörige Logiktabelle ist in Tab. 1 dargestellt. Tab. 2 zeigt einen Ausschnitt der in den Speicher eingetragenen Testfolgen.
| Eingang | Q4 | 03 | 02 | 01 | 4 | Ausgang | DO 4' | D03' | 509 | DO 2' | DOV |
| H | O | 0 | 0 | 1 | H | 1 | 1 | 0 | 0 | ||
| 1 | O | 0 | 1 | 0 | C | 1 | 0 | 0 | 0 | ||
| 2 | O | 1 | 0 | 0 | 8 | 0 | 0 | 0 | 1 | ||
| 4 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | ||
| 9 | O | 0 | 1 | 1 | 2 | 0 | 1 | 0 | 0 | ||
| 3 | O | 1 | 1 | 0 | 4 | 1 | 0 | 0 | 1 | ||
| 6 | 1 | 1 | 0 | 1 | 9 | 0 | 0 | 1 | 1 | ||
| D | 1 | 0 | 1 | 0 | 3 | 0 | 1 | 1 | 0 | ||
| A | O | 1 | 0 | 1 | 6 | 1 | 1 | 0 | 1 | ||
| 5 | 1 | 0 | 1 | 1 | D | 1 | 0 | 1 | 0 | ||
| B | O | 1 | 1 | 1 | A | r. | 1 | 0 | 1 | ||
| 7 | 1 | 1 | 1 | 1 | 5 | 1 | 0 | 1 | 1 | ||
| F | 1 | 1 | 1 | 0 | B | 0 | 1 | 1 | 1 | ||
| E | 1 | 1 | 0 | 0 | 7 | 1 | 1 | 1 | 1 | ||
| C | 1 | 0 | 0 | 0 | F | 1 | 1 | 1 | 0 | ||
| 8 | Tabelle 2 | E | |||||||||
| Testschrift | Adresse | ||||||||||
| 0 12 3 | 7 ... 508 | 510 511 | |||||||||
| 5 6 | |||||||||||
| 1 | 2 | 4 | 9 | 3 | 6 | D | A . | .. C | 8 | 1 | 2 |
| 4 | 9 | 3 | 6 | D | A | 5 | B . | .. 1 | 2 | 4 | 9 |
| 3 | 6 | D | A | 5 | B | 7 | F . | .. 4 | 9 | 3 | 6 |
Claims (13)
1. Verfahren zum Test von Speichern mit wahlfreiem Zugriff unter Verwendung von Stichprobentestsätzen, wobei zu Beginn des Testes ein verwendeter Testmustergenerator mit der Zykluslänge 2 (exp m)-1 initialisiert wird und danach in einer ersten Testphase sukzessive für alle 2(exp n) Adreßbelegungen des Speichers der aktuelle Zustand des Testmustergenerators in die adressierten Speicherzellen eingeschrieben sowie der Testmustergenerator nach jeder Schreiboperation weitergeschaltet wird, dadurch gekennzeichnet, daß anschließend in einer zweiten Testphase zyklisch sukzessive für alle Adreßbelegungen des Speichers der Inhalt der adressierten Speicherzellen mit dem phasenkorrigierten Zustand des Testmustergenerators verglichen sowie bei Nichtübereinstimmung eine Fehlermeldung ausgegeben wird und daß nunmehr in die adressierten Speicherzellen der aktuelle Zustand des Testmustergenerators eingeschrieben sowie der Testmustergenerator nach jeder Schreiboperation weitergeschaltet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der verwendete phasenkorrigierte Zustand des Testmustergenerators aus dem aktuellen Zustand des Testmustergenerators abgeleitet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß für den verwendeten phasenkorrigierten Zustand des Testmustergenerators der aktuelle Zustand des Testmustergenerators um 2(exp n) modulo 2(exp m)-1 Schritte verschoben wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Test nach der Ausgabe einer Fehlermeldung beendet wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Test nach Dekodierung eines vorab vereinbarten Zustandes des Testmustergenerators und einer vorab vereinbarten Adreßbelegung beendet wird.
6. Schaltungsanordnung zum Test von Speichern mit wahlfreiem Zugriff, unter Verwendung linear rückgekoppelter Schieberegister und eines Adreßzählers, welche an Takt- und Initialisierungssignalen der Schaltungsanordnung angeschlossen sind, wobei Ausgänge des Adroßzählers mit den Adreßeingängen und die Ausgänge des linear rückgekoppelten Sc' ,leberegisters mit den Dateneingängen des zu prüfenden Speichers verbunden sind und wobei die Datenausgänge der Schaltungsanordnung durch die Datenausgänge des Speichers realisiert sind, dadurch gekennzeichnet, daß der verwendete Adreßzähler (3) (n + 1)-stellig (mit n... Anzahl der Adreßeingänge des zu prüfenden Speichers) konfiguriert und sein niedrigstwertiger Ausgang (Q 1) auf den Schreib'/Lese-Steuereingang (/R-Wl) des Speichers (1) und einen Schiebetakteingang (CSI) des linear rückgekoppelten Schieberegisters (2) geführt ist, daß die Datenausgänge (Q 1... Qm) des linear rückgekoppelten Schieberegisters (2) im weiteren auf die Dateneingänge (Dl 1'... DIm') eines linearen Phasenverschiebungsnetzwerkes (4) gelegt sind und daß die Datenausgänge (D01... DOm; DO' 1...DO'm) des Speichers (1) sowie des linearen Phasenverschiebungsnetzwerkes (4) mit ihnen zugeordneten Eingängen eines Komparators (5) verbunden sind, an dessem Ausgang ein Signal des Vergleichsergebnisses (V) generiert ist.
7. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß der Adreßzähler (3) mit einem ein erstes Testendesignal (TE 1) führenden Übertragsausgang (UE) versehen ist.
8. Schaltungsanordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß das linear rückgekoppelte Schieberegister (2) mit einem ein zweites Testendesignal (TE 2) führenden Komparatorausgang (K) versehen ist.
9. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Übertragsausgang (UE) des Adreßzählers (3) mit einem Eingang (S) eines Triggers (6) verbunden ist, daß das genannte Initialisierungssignal (SET) auf einen zweiten Eingang (R) des Triggers (6) gelegt ist und daß am Ausgang des Triggers (6) ein Statussignal „Test-/Initialisierungsphase" (El) generiert ist.
10. Schaltungsanordnung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß der Adreßzähler (2) aus oinem an einem Testtakt (CT) angeschlossenen und den Ausgang (Q 1) führenden 2:1 -Binärteiler sowie einem vom Ausgang (Q 1) des Binärteilers getakteten und die Ausgänge (Q2...Qn + 1) realisierenden rückgekoppelten Schieberegister konfiguriert ist.
11. Schaltungsanordnung nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß das linear rückgekoppelte Schieberegister (2) durch über Modussteuersignale (AM) gesteuerte Funktionskonvertierung von Datenregistern des Speichers (1) konfiguriert ist und daß dabei Dateneingänge (IN 1 ...INm) der Schaltungsanordnung auf ihnen zugeordnete Dateneingänge (Dl 1... DIm) des linear rückgekoppelten Schieberegisters 2 geführt sind.
12. Schaltungsanordnung nach einem der Ansprüche δ bis 11, dadurch gekennzeichnet, daß der Adreßzähler (3) d'irch über Modussteuersignale (AM) gesteuerte Funktionskonvertierung von Adreßregistern des Speichers (1) konfiguriert ist.
13. Schaltungsanordnung nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß mehrere zu prüfende Speicher (1) eingangsseitig einander parallel geschaltet sind, daß die Datenausgänge (D01 ...DOm) jedes Speichers (1) auf die ihnen zugeordneten Eingänge jeweils eines Komparators (6) geführt sind, deren übrige Eingänge an den zugehörigen Ausgängen (DOT...DOm') des linearen Phasenverschiebungsnetzwerkes (4) angeschlossen sind und daß jeder Komparator (6) einen das Signal des jeweiligen Vergleichsergebnisses führenden Ausgang (V) besitzt.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD34416290A DD297731A5 (de) | 1990-09-24 | 1990-09-24 | Verfahren und schaltungsanordnung zum test von speichern mit wahlfreiem zugriff |
| DE19914130570 DE4130570A1 (de) | 1990-09-24 | 1991-09-13 | Verfahren und schaltungsanordnung zum test von speichern mit wahlfreiem zugriff |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD34416290A DD297731A5 (de) | 1990-09-24 | 1990-09-24 | Verfahren und schaltungsanordnung zum test von speichern mit wahlfreiem zugriff |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DD297731A5 true DD297731A5 (de) | 1992-01-16 |
Family
ID=5620513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DD34416290A DD297731A5 (de) | 1990-09-24 | 1990-09-24 | Verfahren und schaltungsanordnung zum test von speichern mit wahlfreiem zugriff |
Country Status (2)
| Country | Link |
|---|---|
| DD (1) | DD297731A5 (de) |
| DE (1) | DE4130570A1 (de) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0935496A (ja) * | 1995-07-12 | 1997-02-07 | Advantest Corp | メモリ試験装置 |
| US5790559A (en) * | 1996-03-29 | 1998-08-04 | Advantest Corporation | Semiconductor memory testing apparatus |
-
1990
- 1990-09-24 DD DD34416290A patent/DD297731A5/de not_active IP Right Cessation
-
1991
- 1991-09-13 DE DE19914130570 patent/DE4130570A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE4130570A1 (de) | 1992-03-26 |
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