DE10033143A1 - Verbessertes CIMT-Codiersystem und -Verfahren mit einer automatischen Wortausrichtung für eine Simplexoperation - Google Patents

Abstract

Bei einem Verfahren und System zum Empfangen von CIMT-codierten Daten, die im Simplexmodus übertragen werden, ist ein Empfänger angepaßt, um einen Strom von digitalen Daten zu empfangen und um aufeinanderfolgende Abschnitte desselben zu analysieren, um ein vorbestimmtes Muster von Daten zu identifizieren. Der Empfänger gibt die empfangenen digitalen Daten, ansprechend auf eine Erfassung des vorbestimmten Musters von Daten, aus, und derselbe gibt alternativ andere Daten, ansprechend auf ein Versagen, das vorbestimmte Muster von Daten zu erfassen, aus. Bei dem beispielhaften Ausführungsbeispiel wird der Strom von Daten als Simplexdaten übertragen, die gemäß einem Codierverfahren mit bedingt invertiertem Masterübergang codiert sind. Der Empfänger umfaßt einen CIMT-Decodierer, der die Eingangsdaten analysiert, um einen Masterübergang in denselben zu identifizieren. Der Empfänger verwendet einen Lokaltakt, um aufeinanderfolgende Abschnitte des empfangenen Datenstroms zu analysieren, und eine Wortausrichtungslogik, um in denselben einen Masterübergang zu identifizieren. Beim bevorzugten Ausführungsbeispiel sind die erfindungsgemäßen Lehren in einem Kommunikationssystem mit einem CIMT-Codierer implementiert, der ein zeitlich gescrambeltes Flagbit zusammen mit einem Strom von CIMT-codierten Daten überträgt. Der Empfänger descrambelt das Flagbit und verwendet dasselbe, um den Masterübergang in der Anwesenheit von statischen Daten in demselben zu erfassen.

Description

Die vorliegende Erfindung bezieht sich auf Datenübertra­ gungssysteme und Datenübertragungsverfahren. Insbesondere bezieht sich die vorliegende Erfindung auf Systeme und Ver­ fahren zum Codieren von digitalen Daten mit hoher Geschwin­ digkeit, um einen ausgeglichenen seriellen Datenstrom zu liefern, der eine Bit- und Rahmensynchronsationssteuerung umfaßt.

Der Bedarf, große Mengen an Daten schnell von einem Punkt zu einem anderen Punkt zu übertragen, führte zu der Entwicklung von sehr schnellen Kommunikationsverbindungen, wie z. B. op­ tischen Fasern, und zugeordneten elektrooptischen Komponen­ ten. In vielen solchen Anwendungen besteht der Bedarf, die Daten vor der Übertragung in eine serielle Form zu bringen.

In der Technik wird bevorzugt, einen Strom von Daten zur Übertragung auf eine solche Art und Weise zu codieren, daß der Datenstrom ausgeglichen ist. "Ausgeglichen" bedeutet, daß der Strom über der Zeit eine Anzahl von Bits mit einer logischen Eins und eine dazu gleiche Anzahl von Bits mit einer logischen Null umfaßt. Elektrisch gesprochen hat ein ausgeglichener Datenstrom keine Gleichkomponente, während ein nicht-ausgeglichener Datenstrom eine Gleichkomponente hat.

Ausgeglichene Daten erlauben die Verwendung von Wechselsi­ gnal-gekoppelten Schaltungen in der Kommunikationsverbin­ dung. Viele Kommunikationsverbindungen verhalten sich nicht zufriedenstellend und manche arbeiten überhaupt nicht, es sei denn, daß Wechselsignal-gekoppelte Schaltungen verwendet werden. Beispielsweise kann es nötig sein, einen Transforma­ tor (ein Wechselsignal-Kopplungs-Gerät) zu verwenden, um Masseschleifen zu verhindern, und um Gleichtaktsignale zu reduzieren. Zusätzlich erfordert ein Laserelement in einem schnellen faseroptischen Sender einen geregelten Treiber­ strom. Wenn der Laser ausgeglichene Daten trägt, ist der mittlere Treiberstrom unabhängig von den Daten und daher in der Regelung einfacher zu handhaben, als es der Fall sein würde, wenn nicht-ausgeglichene Daten übertragen werden würden. Es ist ferner einfacher, ausgeglichene Daten von Versorgungsgleichströmen in einem optischen Empfänger zu trennen. Dementsprechend bestand ein Bedarf nach einem Verfahren zum Codieren von digitalen Daten, so daß der resultierende Datenstrom ausgeglichen ist, bevor die Daten zu einem Sender in einer Kommunikationsverbindung geliefert werden.

Ein weiterer Bedarf leitet sich von der Anforderung ab, daß ein Empfänger in einer digitalen Kommunikationsverbindung mit einem ankommenden Datensignal synchronisiert sein muß, so daß er Rahmen- und Bit-Zeitsteuerinformationen aus dem Signal extrahieren kann. Diese Zeitsteuerinformationen wer­ den dann verwendet, um die tatsächlichen Daten wiederher­ zustellen. Eine solche Synchronisation kann beispielsweise mittels einer Phasenregelschleifenschaltung ("PLL"-Schal­ tung; PLL = Phase-Lock-Loop) erreicht werden, wie sie bei­ spielsweise in dem U.S.-Patent Nr. 4,926,447 beschrieben ist, wobei die Offenbarung dieses Patents hierin durch Be­ zugnahme aufgenommen ist.

Es ist ferner wünschenswert, verschiedene Steuersignale zu dem Empfänger zu kommunizieren. Diese Signale können zusätz­ liche Informationen liefern, oder sie können verwendet wer­ den, um den Betrieb des Empfängers selbst zu regeln.

Ein Verfahren zum Liefern eines ausgeglichenen Datenstroms ist in "Low-Disparity Binary Coding System", Electronic Lettes, Mai 1965, Band 1, Nr. 3, S. 67-68 von R. O. Carter beschrieben. Kurz gesagt werden Gruppen von Bits je nach Bedarf invertiert, um einen Ausgleich zwischen der mittleren Anzahl an Bits mit einer logischen Eins und Bits mit einer logischen Null, die von der Kommunikationsverbindung über­ tragen werden, beizubehalten. Ein Indikatorbit wird jeder Gruppe angehängt, um anzuzeigen, ob die Gruppe in inver­ tierter Form übertragen wird.

Eine verbesserte Version dieses Verfahrens und eine Vorrich­ tung zum Implementieren dieses Verfahrens sind in dem U.S.-Patent Nr. 5.022,051 beschrieben, dessen Offenbarung hierin durch Bezugnahme aufgenommen ist. Dieses Patent umfaßt fer­ ner das Anfügen einer kleinen Mehrzahl von M Bits zu jedem Datenwort. Diese angehängten Bits können beispielsweise ver­ wendet werden, um anzuzeigen, ob die Datenbits invertiert worden sind. Zusätzlich können die Bits einen "Masterüber­ gang" tragen, der immer an der gleichen Relativposition in jedem Wort auftritt. Diese Bits werden von dem Empfänger verwendet, um eine Synchronisation mit dem ankommenden Da­ tenstrom zu schaffen.

Ein Übergang ist durch eine Änderung in den Logikpegeln von zwei benachbarten Bits definiert. Die Polarität eines Über­ gangs ist entweder von negativ nach positiv, wie in einer Änderung von einer logischen Null zu einer logischen Eins, oder von positiv zu negativ.

Typischerweise bestand eine Anforderung darin, daß ein Masterübergang immer die gleiche Polarität hat. Zwei Bits werden benötigt, um einen Masterübergang zu definieren, der immer die gleiche Polarität hat. Der Informationsgehalt eines Datenstroms könnte erhöht werden, wenn ein Masterüber­ gang geschaffen wird, der jede Polarität haben kann.

Es war ebenfalls wünschenswert, ein Verfahren zum Überprüfen eines ankommenden Signals nach Fehlern zu liefern. Dies wurde durch Übertragen von zusätzlichen Bits, wie z. B. Pa­ ritätsbits, durchgeführt, die von dem Empfänger verwendet werden können, um zu bestimmen, ob das empfangene Signal ir­ gendwelche Fehler enthält. Diese Bits tragen jedoch keine Binärinformationen, und das Verwenden derselben resultiert in einer bestimmten Verschlechterung der Maximalrate, mit der Daten übertragen werden können.

Dementsprechend bestand ein Bedarf nach einer Art und Weise zum Codieren von Daten, um einen ausgeglichenen Datenstrom zu liefern, die eine hohe Datenübertragungsrate liefert, und die die Empfängersynchronisation und Steuerung sowie die Fehlerüberprüfung erleichtert.

Dieses Bedarf wurde von dem U.S.-Patent Nr. 5,438,621 ange­ gangen, das am 1. August 1995 an H. Thomas u. a. erteilt worden ist und den Titel DC-FREE LINE CODE AND BIT AND FRAME SYNCHRONIZATION FOR ARBITRARY DATA TRANSMISSION. Dieses Pa­ tent wird im nachfolgenden als Thomas-Patent bezeichnet. Die Offenbarung dieses Patents ist hierin durch Bezugnahme auf­ genommen. Das Thomas-Patent liefert ein neuartiges Verfahren zum Codieren von digitalen Daten in einen ausgeglichenen Da­ tenstrom, das eine hohe Datenübertragungsrate liefert, und das die Empfängersynchronisation und Steuerung sowie die Fehlerüberprüfung mit nur einer minimalen Reduktion der Da­ tenrate ermöglicht. Dieses Codierschema ist ebenfalls als CIMT (Conditional Invert Master Transition = Masterübergang mit bedingter Inversion) bekannt.

Kurz und allgemein gesprochen umfaßt das CIMT-Verfahren zum Codieren von Daten gemäß dem Thomas-Patent das Beibehalten einer kumulativen Polarität von Bits, die vorher übertragen worden sind, das Bilden eines Rahmens zum Kombinieren eines Datenworts mit einer Gruppe von zusätzlichen Bits, das Ver­ wenden zumindest eines der zusätzlichen Bits, um einen Ma­ sterübergang an einer festen Position in dem Rahmen zu de­ finieren, und das Einstellen der logischen Werte der kom­ binierten Bits so, daß der Rahmen eine andere Polarität als die kumulative Polarität hat.

Wie es von Thomas u. a. offenbart ist, hat die "Polarität" eines Rahmens einen Wert (z. B. positiv), wenn der Rahmen mehr Bits mit einer logischen Eins als Bits mit einer logi­ schen Null enthält, und einen anderen Wert (negativ), wenn der Rahmen weniger Bits mit einer logischen Eins als Bits mit einer logischen Null enthält. Wenn der Rahmen gleiche Anzahlen von Bits mit einer logischen Eins und Bits mit ei­ ner logischen Null enthält, wird die Polarität als neutral betrachtet. Auf ähnliche Art und Weise ist die kumulative Polarität positiv, wenn mehr Bits mit einer logischen Eins als Bits mit einer logischen Null übertragen worden sind. Die kumulative Polarität ist negativ, wenn weniger Bits mit einer logischen Null als Bits mit einer logischen Eins über­ tragen worden sind. Die kumulative Polarität ist neutral, wenn gleiche Anzahlen von beiden Arten von Bits übertragen worden sind.

Bei einem bevorzugten Ausführungsbeispiel der Offenbarung von Thomas u. a. wurde ein weiteres Bit durch Codieren des­ selben in die zusätzlichen Bits als "Phantom"-Bit übertra­ gen, das auch oft als das Flag-Bit bezeichnet wird. Selbst wenn das weitere Bit nicht den zu übertragenden Bits ange­ hängt wurde, wurde somit sein logischer Wert durch die zu­ sätzlichen Bits getragen und konnte von dem Empfänger wie­ derhergestellt werden. Dieses weitere Bit kann als zusätz­ liches Datenbit dienen, um die Datenrate zu erhöhen, oder es kann für solche anderen Zwecke wie die Steuerung oder die Fehlerüberprüfung verwendet werden, beispielsweise durch Variieren seines Werts von einem Rahmen zu dem nächsten gemäß einem vorbestimmten Fehlerüberprüfungsmuster.

Die Rahmenpolarität wird von Thomas zu der kumulativen Polarität entgegengesetzt eingestellt, indem die logischen Werte der Datenbits invertiert werden, und indem die zusätz­ lichen Bits codiert werden, um anzuzeigen, ob die logischen Werte der Datenbits invertiert worden sind, wenn die Rahmen­ polarität andernfalls die gleiche wie die kumulative Pola­ rität sein würde. Wenn entweder die Rahmenpolarität oder die kumulative Polarität neutral ist, können die Bits invertiert werden oder nicht, je nach dem, ob es zweckmäßig ist.

Wenn es alternativ gesagt notwendig war, die logischen Werte zu invertieren, um einen ausgeglichenen Datenstrom zu hal­ ten, werden alle Bits in dem Rahmen invertiert. In diesem Fall könnte der logische Pegel von einem der zusätzlichen Bits als Indikator dafür verwendet werden, ob die Bits in­ vertiert worden sind.

Bei einem weiteren Ausführungsbeispiel wird die Reihenfolge der Bits vor der Übertragung gemäß einem vorbestimmten Mu­ ster neu angeordnet und nach dem Empfang neu zusammenge­ setzt. Ein nicht-autorisierter Empfänger, der nicht die An­ ordnungsreihenfolge hat, ist nicht in der Lage, die Daten zu rekonstruieren.

Eines oder ein weiteres der Bits neben den Bits, die den Masterübergang definieren, werden vorzugsweise auf die glei­ chen Werte wie die Bits eingestellt, die den Masterübergang von Zeit zu Zeit definieren, während Rahmen übertragen wer­ den, so daß der Masterübergang nicht immer von anderen Über­ gängen umgeben ist. Dies enthält die Tendenz, daß es verhin­ dert wird, daß der Empfänger unbeabsichtigterweise auf einen Übergang verriegelt bleibt, der nicht der Masterübergang ist, ohne daß ein solcher Fehler erfaßt wird.

Steuerwörter und Füllwörter können zusätzlich zu Datenworten übertragen werden. Ein Steuerwort trägt entweder Informatio­ nen oder Steuersignale je nach Wunsch. Ein Füllwort hat nur einen Übergang zusätzlich zu dem Masterübergang und wird verwendet, um die Synchronisation zu errichten, und an­ schließend, wenn nötig, um die Synchronisation zu halten oder wiederherzustellen. Die Füllwörter sind ausgeglichen oder werden in ausgeglichenen Paaren verwendet, so daß die Polarität nicht überprüft werden muß, und daß die logischen Werte der Füllbits nicht invertiert werden müssen. Die lo­ gischen Werte der zusätzlichen Bits zeigen an, welcher wort­ typ übertragen wird. Zusätzlich kann ein Bit innerhalb eines Worts, beispielsweise eines oder mehrere Bits in einem Steu­ erwort, verwendet werden, um ein Steuerwort von einem Füll­ wort zu unterscheiden.

Der Masterübergang in dem Füllwort hat typischerweise immer die gleiche Polarität. Dies erleichtert die Synchronisation des Empfängers. Nachdem die Synchronisation erhalten worden ist, sind Masterübergänge mit beiden Polaritäten ausrei­ chend, um die Synchronisation zu halten.

Obwohl Thomas u. a. den Bedarf in der Technik nach einer Art und Weise zum Codieren von Daten wesentlich angesprochen ha­ ben, um einen ausgeglichenen Datenstrom zu liefern, der eine hohe Datenrate schafft, und der eine Empfänger-Synchronisa­ tion und -Steuerung und Fehlerüberprüfung erleichtert, ver­ bleibt doch noch ein Bedarf nach weiteren Verbesserungen in diesem Gebiet. Insbesondere besteht ein Bedarf, die Lehren von Thomas u. a. in einer Simplexkonfiguration zu verwenden, d. h. bei der kein Handschlagvorgang oder "Handshaking" zwi­ schen dem Quellenknoten und dem Zielknoten erforderlich ist. In einer Simplexkonfiguration ist es schwierig, daß ein Empfänger gemäß den Lehren von Thomas u. a. aufgebaut ist, um den Masterübergang zu finden, d. h. den Punkt, bei dem die kumulative Polarität der empfangenen Signale von einem Zustand zu dem anderen wechselt.

Somit besteht in der Technik ein Bedarf nach einem schnellen zuverlässigen Datenübertragungssystem und -verfahren, wel­ ches ein CIMT-Codierschema in einer Simplexkonfiguration verwendet.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein schnelles und zuverlässiges Datenübertragungs- und Daten­ empfangskonzept zu schaffen.

Diese Aufgabe wird durch einen Datenempfänger nach Patent­ anspruch 1, durch ein Datenübertragungssystem nach Patentan­ spruch 19 oder 24, oder durch ein Datenempfangsverfahren nach Anspruch 25 gelöst.

Im allgemeinen ist der erfindungsgemäße Empfänger angepaßt, um einen Strom von digitalen Daten zu empfangen, und um auf­ einanderfolgende Abschnitte desselben zu analysieren, um ein vorbestimmtes Datenmuster zu identifizieren. Der Empfänger gibt die empfangenen digitalen Daten als Reaktion auf eine Erfassung des vorbestimmten Datenmusters aus, und derselbe gibt alternativ, als Reaktion auf ein Versagen, das vorbe­ stimmte Datenmuster zu erfassen, andere Daten aus.

Bei dem bevorzugten Ausführungsbeispiel wird der Strom von digitalen Daten als Simplexdaten ausgegeben, die mit einem bedingt invertierten Masterübergang codiert sind. Der Emp­ fänger umfaßt einen CIMT-Decodierer, der die Eingangsdaten analysiert, um das Codefeld in demselben zu identifizieren. Der Empfänger verwendet einen lokalen Takt, um aufeinander­ folgende Abschnitte des empfangenen Datenstroms zu analy­ sieren, und eine Wortausrichtungslogik, um das Codefeld in demselben zu identifizieren.

Bei der besten Art und Weise zum Ausführen der Erfindung sind die erfindungsgemäßen Lehren in einem Kommunikations­ system mit einem CIMT-Codierer implementiert, der ein zeit­ lich-verwürfeltes Flagbit zusammen mit einem Strom von CIMT-codierten Daten ausgibt. Der Empfänger macht die Ver­ würfelung des Flagbits rückgängig und verwendet dasselbe, um das Codefeld in demselben in der Anwesenheit von statischen Daten zu erfassen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beigefügten Zeich­ nungen detailliert erläutert. Es zeigen:

Fig. 1 ein Diagramm, das die Verwindung des HDMP-1022/24- GLink-Chipsatzes in der Simplexverfahren-III-Konfi­ guration gemäß dem Stand der Technik darstellt;

Fig. 2 ein Zustandsdiagramm, das den Betrieb der Zustands­ maschine von Fig. 1 darstellt;

Fig. 3 ein Blockdiagramm eines Kommunikationssystems, das die Lehren der vorliegenden Erfindung umfaßt;

Fig. 4 ein Flußdiagramm des Betriebs der Wortausrichtungs­ logik des Empfängers, der gemäß den Lehren der vor­ liegenden Erfindung implementiert ist;

Fig. 5 ein schematisches Diagramm der Flag-Verwürfelungs­ einrichtung 14, die bei dem Datenempfänger der vor­ liegenden Erfindung verwendet wird; und

Fig. 6 ein schematisches Diagramm der Zeit-Entwürfelungs­ einrichtung 19, die bei dem Datenempfänger der vor­ liegenden Erfindung verwendet wird.

Wie es oben erwähnt worden ist, besteht ein Bedarf darin, das CIMT-Codierschema, das in dem oben erwähnten Patent an Thomas u. a. offenbart ist, in einer Simplexkonfiguration zu verwenden. Seit der Einführung des GLink-Chipsatzes haben viele Kunden die Chips in einer Simplexkonfiguration verwen­ det, welche kein Handshaking zwischen dem Quellknoten und dem Zielknoten erfordert. Da CIMT ursprünglich nicht dafür entwickelt worden ist, um wirksam mit einer reinen Simplex­ operation zu arbeiten, existieren die wesentlichen Probleme, hauptsächlich mit der anfänglichen Wortausrichtung, wenn statische Daten über die Verbindung gesendet werden. Wenn die Verbindung schließlich zufällige Daten senden würde, würde sich die Verbindung erholen, und eine korrekte Wort­ ausrichtung würde erreicht werden.

Die vorliegende Erfindung umfaßt ein Verfahren und System zur CIMT-Datenübertragung und zum CIMT-Datenempfang, welche Sicherungen gegenüber einer Wortfehlausrichtung enthalten, wenn statische Daten in einer Simplexkonfiguration gesendet werden. Zusätzlich, wie es nachfolgend detaillierter be­ schrieben wird, liefert die vorliegende Erfindung eine Wort­ ausrichtungslogik, die den zusätzlichen Quarzoszillator eli­ miniert, der von bekannten Lehren benötigt wird.

Das Datenblatt des GLink-Chipsatzes (nachfolgend enthalten) beschreibt die CIMT-Codierung ausführlich. Das Datenfeld oder "Wortfeld" ist ein Feld, das Daten-, Steuer- oder Füll­ wörter enthalten kann. Ein Rahmen wird als "Wort" bezeich­ net.

Insgesamt gesehen arbeitet CIMT folgendermaßen. Der Trans­ mitter oder Sender empfängt ein Wort mit einer Breite von 16 oder 20 Bit von dem Benutzer, führt eine Wandlung in eine serielle Form durch und invertiert dieses Wort bedingt, um die DC-Ausgeglichenheit beizubehalten. Ein 4-Bit-Code wird an dieses Wortfeld angehängt, um zu spezifizieren, ob das Wort invertiert worden ist oder nicht. Zusätzlich wird ein Flagbit innerhalb des Codefeldes codiert. Das Wortfeld könnte entweder als Datenwort, als Steuerwort oder als Füll­ wort vorgesehen sein. Der Empfänger verwendet die Füllwörter zur Frequenzerfassung und zur Wortausrichtung. Weitere nicht-zugewiesene Zustände des 4-Bit-Codefeldes werden als Fehler abgebildet. Die serialisierten Daten (für den 16- Bit-Modus) sind nachfolgend gezeigt:

Die Bits c1 und c2 sind immer entgegengesetzt, so daß ein Masterübergang geschaffen ist.

Eine Zustandsmaschine in dem Empfänger überwacht die er­ faßten Fehler und bestimmt den Zustand der Verbindung. Die­ ses System war als Duplexverbindung im vollen Handshaking­ betrieb beabsichtigt.

Die vorliegende Erfindung wurde entwickelt, um eine Simp­ lexkommunikation mit durchgehenden Daten zu ermöglichen. Wie es nachfolgend detaillierter erläutert wird, sendet die Quelle Tx in einer Simplexkonfiguration durchgehend Daten- oder Steuerwörter, ohne daß es notwendig ist, irgendwelche Füllwörter zu senden. Somit benötigt der Empfänger einen Lokaloszillator bei der Füllwortrate als anderen Eingang zur Frequenzerfassung. Die Zustandsmaschine gibt Umschaltereig­ nisse zwischen dieser Lokalfrequenz und dem entfernten Da­ tenstrom bei 256 fehlerfreien Zyklen aus. Wenn der aktive Eingang der entfernte Datenstrom wird, ist die Wortausrich­ tung zufällig. Die Zustandsmaschine muß somit ausschließlich auf der Fehlererfassung der nicht-zugewiesenen Zustände auf­ bauen, um zu bestimmen, ob die korrekte Wortgrenze gefunden worden ist. Wenn zwei aufeinanderfolgende Fehler erfaßt wer­ den, wählt die Zustandsmaschine wieder den aktiven Eingang als Lokaltakt aus. Da eine Verriegelung auf den Lokaltakt ein fehlerfreies Codefeld ergibt, schaltet die Zustandsma­ schine wieder zu dem entfernten Datenstrom um. Das Verfahren wird wiederholt, bis die Wortgrenze gefunden ist. Dies er­ fordert es, daß der lokale Wortratentakt etwas von dem ent­ fernten Takt versetzt sein muß, um ein "Wandern" mit der Phase sicherzustellen. Dies wird am besten mit einem ge­ trennten Lokalquarzoszillator bei der gleichen Frequenz wie die Wortrate erreicht.

Wie es nachfolgend detaillierter erörtert werden wird, tre­ ten die folgenden Probleme bei einer GLINK-CIMT-Übertragung im Simplexmodus gemäß den vorliegenden Lehren auf.

• 1. Bei einer Übertragung eines statischen Codes könnte die Zustandsmaschine fehlerhaft in eine falsche Wortgrenze gebracht werden, da ein statischer Code viele Gruppen oder "Nibbles" von lokalen Codefeldern enthalten könnte. Die Situation wird durch die Hilfe des Flagbit-Umschalt­ merkmals, das in dem CIMT-Code eingebaut ist, verbes­ sert. Wenn der Benutzer das Flagbit nicht verwendet, wird das Flagbit alternierend eingestellt. Der Empfänger sucht diese Alternierung und berichtet einen Fehler, wenn die strikte Alternierung unterbrochen ist.
• 2. Dieses Verfahren würde den Benutzer jedoch davon abhal­ ten, das Flagbit zu verwenden. Wenn der Empfänger ferner auf ein statisches Wort Wort-verriegelt ist, das einem gültigen Codefeld ähnelt, wenn derselbe jedoch kein al­ ternierendes Flagbit erfaßt, werden jedes zweite Wort Fehler angezeigt. Zwei aufeinanderfolgende Fehler werden nicht beobachtet werden, und die Zustandsmaschine wird nicht zurückgesetzt.
• 3. Die Flagbitalternierung würde sich nur auf Datenwörter beziehen, jedoch nicht auf Steuerwörter oder Füllwörter. 4. Ein getrennter Quarzoszillator würde erforderlich sein, so daß derselbe in der Frequenz etwas versetzt ist, je­ doch nicht zu stark. Dies bedeutet, daß der Benutzer eine zusätzliche Komponente hinzufügen müßte, und einen Takt vorsehen muß, der etwas von dem Systemtakt versetzt ist. Dies dürfte in einer Frequenzmischung resultieren, die das Platinenverhalten beeinträchtigen könnte.

Wie es nachfolgend detaillierter erörtert ist, werden bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfin­ dung diese zusätzlichen Punkte durch Zeit-Verwürfelung des Flagbits angegangen. Gemäß den Lehren der vorliegenden Er­ findung wird das Flagbit in den Sender gescrambelt (verwür­ felt) und in dem Empfänger descrambelt (entwürfelt). Somit würde ein statisches Flagbit an den Eingang des Senders in einem neuen Flagbit (welches als Flag bezeichnet wird) re­ sultieren, welches über einem ausreichenden Zeitintervall hin- und herschalten würde. Das Fehlererfassungssystem des Empfängers ist eingestellt, um dieses Umschalten über einem Minimalintervall von 32 Wörtern zu erfassen, und um die Su­ che einer neuen Grenze anzufordern, wenn einem legalen sta­ tischen Codefeld begegnet wird. Das erfindungsgemäße Verfah­ ren erlaubt es ferner dem Benutzer, eine Steuerung über das Die Zufälligkeit des Scrambelns bestimmt die Wahrschein­ lichkeit des Hin- und Herschaltens in einem gegebenen Inter­ vall, da es möglich ist, das Scrambeln trotzdem, daß es ent­ fernt auftritt, aufzulösen. Bei dem bevorzugten Ausführungs­ beispiel ist dies Scramblingtechnik gewählt, um die XOR-Ver­ knüpfung des gegenwärtigen Flagbits mit dem zweiten und dritten vorhergehend gescrambelten Flagbit und mit dem vor­ herigen Inversionsbit zu sein. Dieses Inversionsbit fügt einen zusätzlichen Pegel an Zufälligkeit hinzu, da die Inversionsfunktion von der Zufälligkeit des Wortfeldes und von der Historie der gesendeten Bits abhängig ist.

Das Scrambeln des Flagbits liefert einen herausragenden Schutz bei der Simplexübertragung. Das Flagbit ist jedoch nur in dem Datenmodus verfügbar. Bei dem früheren CIMT-Co­ dierschema ist das Flagbit undefiniert, wenn das Wortfeld entweder ein Steuerwort oder ein Füllwort ist.

Ein weiterer neuartiger Aspekt der vorliegenden Erfindung besteht darin, daß die folgenden bisher nicht verwendeten Codes nun in Flagbits für Steuer- und Füllwörter in dem ver­ besserten Modus abgebildet werden.

Dieses Codierschema behebt ein potentielles (w14 w15 c0 c1) Falschverriegelungsproblem, wodurch bei statischen Daten die Flaginformationen ebenfalls statisch sein können. Dies eli­ miniert ferner Komplikationen aufgrund der Verschiebung von Datenbits für Steuerwörter.

Bei der bevorzugten Art und Weise zum Ausführen der Erfin­ dung wird (XOR) Bit w0 im Sender mit dem vorherigen gescram­ belten Flagbit selektiv invertiert. Durch das zufällige We­ sen des Scrambelns wird der Masterübergang für zwei aufein­ anderfolgende Wörter eliminiert, wodurch ein Schlupf in der Bitverriegelungslogik des Empfängers auftritt. Das Bit w0 wird dann im Empfänger descrambelt und deinvertiert.

Diese Verfahren der Verzufälligung von w0 im Sender erlaubt es, daß der Empfänger das ursprüngliche w0 ohne weiteres entschlüsselt, da er ebenfalls das vorherige Flagbit und das vorherige Inversionsbit kennt.

Um das Problem eines externen Quarzes für den Simplexbe­ trieb, das oben behandelt worden ist, anzugehen, liefert die vorliegende Erfindung in ihrem bevorzugten Ausführungsbei­ spiel ein neues Wortausrichtungssystem und Wortausrichtungs­ verfahren. Dies ist, wie es in dem bevorzugten Ausführungs­ beispiel anschließend gezeigt ist, mit einer Zustandsmaschi­ ne, die eine Schlupfabfrage ausgibt, wenn eine korrekte Wortausrichtung nicht erreicht worden ist, und mit einem Taktgenerator implementiert, der bei jeder Schlupfabfrage um ein Bit schlüpft. Dieses Verfahren stellt ein geplantes Weiterlaufen dar, das in den Wortausrichtungsprozeß einge­ baut ist, wodurch kein externer Referenztakt benötigt wird, der bezüglich des Wortratentaktes etwas frequenzversetzt ist.

Der Taktgenerator im Sender verarbeitet ein Schlupfanforde­ rungssignal von der Wortausrichtungszustandsmaschine. Nur ein Bitschlupf ist pro Anforderung erlaubt, und der Taktge­ nerator muß dann zu seinem normalen Betrieb zurückkehren. Dabei wird ein Taktzyklus von dem Bitratentakt herausmas­ kiert, was einen Ein-Bit-Schlupf in der Wortausrichtung re­ lativ zu dem Bitratentakt bewirkt. Das Schlupfen muß vor dem Beginn des nächsten Wortes auftreten.

Beispielhafte Ausführungsbeispiele und beispielhafte Anwen­ dungen werden nachfolgend bezugnehmend auf die beigefügten Zeichnungen beschrieben, um die vorteilhaften Lehren der vorliegenden Erfindung zu offenbaren.

Fig. 1 ist ein Diagramm, das die Verwendung des HDMP- 1022/24-GLink-Chipsatzes in der Simplexverfahren-III- Konfiguration gemäß dem Stand der Technik darstellt. Der Sender (HDMP-1022) 2 nimmt das Parallelwort 21 und das Flag­ bit 25 als Eingabe und führt eine CIMT-Codierung durch, um einen seriellen Datenstrom 7 zu erzeugen. Der Empfänger (HDMP-1024) 3 decodiert diesen seriellen Datenstrom 7, um das Parallelwort 31 und das Flagbit 36 zu bilden. Die inter­ nen Phasenregelschleifen und Takt- und Datenwiederherstel­ lungsschaltungen sind nicht gezeigt, werden jedoch detail­ liert in den entsprechenden Datenblättern beschrieben, die hierin durch Bezugnahme aufgenommen sind. In der Simplex­ konfiguration sendet der Sender (Tx) 2 Datenwörter und nicht Füllwörter. Damit der Empfänger 3 eine korrekte Wortausrich­ tung durchführt, wird ein Lokaltakt fck2 (28) als anderes Eingangssignal in den Empfänger 3 verwendet. Der Eingabe-Mux 5 ist in dem Empfänger eingebaut. Sein Auswahleingang (LOOPEN im Datenblatt) ist mit dem Ausgang STAT1 der Zu­ standsmaschine 4 verbunden.

Fig. 2 ist ein Zustandsdiagramm, das den Betrieb der Zu­ standsmaschine von Fig. 1 darstellt. Im Zustand 1 (24) wird der Multiplexer 5 zu den seriellen Daten 7 geschaltet, mit einer beliebigen Wortausrichtung. Wenn das erfaßte Codefeld nicht das wahre Codefeld ist, dann sollten zusätzliche Daten bewirken, daß die Zustandsmaschine Fehler detektiert. Bei zwei aufeinanderfolgenden Fehlern springt die Zustandsma­ schine zum Zustand 0 (23), der bewirkt, daß der Eingang von dem seriellen Strom 7 auf den Lokaltakt fck2 28 geschaltet wird. Dieser Lokaltakt fck2 28 ist eingerichtet, um bei der­ selben Mittenfrequenz wie fck1 30 zu sein. Da sie nicht syn­ chron sind, ist eine Phasenlauf bzw. Phasenversatz zwischen den zwei Phasen. Wenn der Eingang zu fck2 28 geschaltet wird, verriegelt sich die interne PLL auf den Masterüber­ gang, der durch die ansteigende Flanke von fck2 emuliert ist, und die Zustandsmaschine 4 wird zu dem Zustand 1 (24) nach 256 fehlerfreien Zyklen zurückgesetzt, wodurch der Eingang wieder auf die seriellen Daten 7 zurückgeschaltet wird, und eine neue zufällige Wortausrichtung erhalten wird. Dieses Verfahren wird wiederholt, bis das wahre Steuerfeld schließlich erfaßt ist.

Das Verfahren der Wortsynchronisation in dem Simplexmodus hängt von der Annahme ab, daß die in dem Wortfeld gesendeten Daten schließlich bewirken werden, daß zwei aufeinanderfol­ gende Fehler die Zustandsmaschine triggern. Wenn die Daten in dem Wortfeld jedoch statisch sind, ist diese Annahme nicht länger wahr, da diese statischen Bits legale Codefeld­ wert emulieren könnten und somit nicht als Fehler erfaßt werden könnten. Ferner baut das Ausrichtungsverfahren auf dem Phasenversatz eines Lokaltakts fck2, der nicht synchron zu fck1 sein muß, der jedoch frequenzmäßig nicht zu weit entfernt sein darf. Diese Anforderung führte dazu, daß dieser Takt schwierig zu quantisieren war. Die Anwesenheit dieses etwas versetzten Takts fck1 dürfte eine Frequenzmi­ schung bewirken, die in Platinenentwürfen und Platinenlay­ outs unerwünscht ist.

Fig. 3 ist ein Blockdiagramm eines Kommunikationssystems, das die Lehren der vorliegenden Erfindung umfaßt. Das System 10 umfaßt einen Sender 11 und einen oder mehrere Empfänger 12. Der Sender 11 umfaßt einen CIMT-Codierer 13, der paral­ lele Eingangsdaten auf dem Bus 21 empfängt, und der eine ge­ scrambelte Flag (Flag') auf der Leitung 26 empfängt. Die ge­ scrambelte Flag wird durch eine Zeitscramblingschaltung 14 geliefert, die, wie es nachfolgend detailliert erörtert ist, eine Flagbit auf der Leitung 25 und ein Inversionssignal (inv) von dem Codierer 13 auf der Leitung 20 empfängt. Eine Taktgeneratorschaltung 15 empfängt das Takteingangssignal "fck1" auf der Leitung 30 und gibt Taktsignale zu dem Codierer 13 aus.

Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist der CIMT-Codierer 13 gemäß den Lehren des oben erwähnten Thomas-Patents implementiert, wobei die diesbe­ züglichen Lehren des Thomas-Patents bereits durch Bezugnahme aufgenommen worden sind. Es wird ferner auf das Datenblatt mit dem Titel "Low Cost Gigabit Rate Transmit/Receive Chip Set with TTL I/Os", das von dem Anmelder der vorliegenden Erfindung, also von Hewlett-Packard, geliefert wird und hierin durch Bezugnahme aufgenommen ist. Dieses Datenblatt offenbart nützliche Informationen bezüglich der Verwendung eines HDMP-1022-Senders und eines HDMP-1024-Empfängers, welche beide die vorliegenden Lehren enthalten können.

Bei dem bevorzugten Ausführungsbeispiel sendet der Sender serielle CIMT-Daten über einen Kanal oder eine Verbindung 27 zu dem Empfänger 12. Fachleute werden erkennen, daß die Da­ ten im Duplex- oder im Simplex-Modus übertragen werden kön­ nen. Hinsichtlich des Aspekts der vorliegenden Erfindung, der darauf ausgerichtet ist, Probleme im Stand der Technik zu lösen, die der CIMT-Übertragung von Simplexmodusdaten zu­ geordnet sind, wird das bevorzugte Ausführungsbeispiel hierin im Kontext der Simplexmodus-Datenübertragung beschrieben.

Der Empfänger 12 umfaßt einen CIMT-Decodierer 16, der gemäß den Lehren von Thomas u. a. aufgebaut ist, welche, wie es oben erwähnt worden ist, hierin durch Bezugnahme aufgenommen worden sind. Ferner wird auf das Datenblatt verwiesen, das ebenfalls durch Bezugnahme aufgenommen ist. Der Decodierer 16 empfängt Takteingangssignale von einer Taktgenera­ torschaltung 17. Die Taktgeneratorschaltung 17 wird durch eine Wortausrichtungslogik 18 getrieben. Wie es nachfolgend detaillierter erörtert ist, und gemäß den Lehren der vor­ liegenden Erfindung bewirkt die Wortausrichtungslogik 18, daß der Decodierer aufeinanderfolgende Abschnitte des emp­ fangenen serialisierten digitalen Datenstroms analysiert, um auf ein gültiges Codefeld zu verriegeln. Wenn der Decodierer 16 auf die empfangenen serialisierten Daten verriegelt ist, gibt er CIMT-decodierte Paralleldaten 31 aus. Das Decodieren erfordert eine selektive Bitinversion. Das "Invertieren"- Signal, das für diesen Zweck erzeugt wird, wird in eine Zeitscramblingschaltung 19 (auf Leitung 32) zusammen mit dem empfangenen gescrambelten Flagsignal Flag' auf der Leitung 34 eingegeben. Wie es nachfolgend detaillierter erläutert ist, gibt der Zeitdescrambler 19 das descrambelte Flagsignal auf der Leitung 36 aus.

Wenn die Wortsynchronisation in dem empfangenen Datenstrom verloren ist, können zufällige Daten bewirken, daß der CIMT-Decodierer ein Fehlersignal zu der Wortausrichtungslo­ gik 18 auf der Leitung 38 ausgibt. Bei zwei aufeinanderfol­ genden Fehlern gibt die Wortausrichtungslogik 18 ein Schlupfsignal zu der Taktgeneratorschaltung 17 auf der Lei­ tung 40 aus. Das Schlupfsignal bewirkt, daß der Decodierer 16 den nächsten benachbarten Abschnitt der empfangenen Daten mit einer Breite gleich dem vorher untersuchten Abschnitt und um eines oder mehrere Bits versetzt untersucht.

Die Wortausrichtungslogik 18 nimmt als Eingangssignale die Ausgabe des Fehlers 38 und die Ausgabe von Flag' 34 des Codefelddecodierers und Zeitbasispulse tmb64, tmb256, die lange wiederholte Pulse sind, die durch den Taktgenerator­ block heruntergeteilt sind. Tmb64 (28) ist der Wortraten­ referenztakt geteilt durch 64, und tmb 256 (29) ist um 256 heruntergeteilt. Bei dem verbesserten Simplexmodus wird die gescrambelte Flagbit ebenfalls nach einem Umschalten inner­ halb des tmb64-Pulses überprüft. Der tmb64-Puls wirkt als Untersuchungseinrichtung, so daß während der Untersuchungs­ zeit mit einer Länge von 32 Worten zumindest ein Übergang in dem gescrambelten Flagbit herauszufinden ist. Wenn die Flag­ umschaltung fehlschlägt, dann wird ebenfalls eine Schlupfan­ forderung zu dem Taktgenerator ausgegeben.

Der tmb256-Inspektionspuls überprüft einen Mangel an Schlupf-Anforderungen über einer Zeitdauer von 128 durchge­ henden Worten. Wenn dies auftritt, dann ist die korrekte Wortausrichtung erreicht, und ein Ausgangssignal Verbindung fertig (LNKRDY; LNKRDY = Link Ready) wird ausgegeben. Der Flaguntersuchungspuls tmb64 liegt vollständig innerhalb des Verbindung-Fertig-Inspektionspulses tmb256, so daß dieses Verbindung-Fertig-Signal während einer Flagumschaltunter­ suchung nicht in einen logisch hohen Zustand gehen kann.

Die Wortausrichtungslogik 18 kann als Kombinationslogik oder als Software innerhalb eines Mikroprozessors implementiert sein.

Fig. 4 ist ein Flußdiagramm des Betriebs der Wortausrich­ tungslogik des Empfängers, die gemäß den Lehren der vorlie­ genden Erfindung implementiert ist. In einem Schritt 52 überprüft das System zwei aufeinanderfolgende Fehler eines descrambelten statischen Bits Flag. Wenn eine dieser Be­ dingungen "wahr" ist, dann erzeugt das System in einem Schritt 54 ein Schlupfbit und kehrt, wie oben erörtert, zum Schritt 52 zurück.

Wenn keine dieser Bedingungen wahr ist, dann wird in einem Schritt 56 der "Fehlerfrei"-Zählwert inkrementiert, und dann wird in einem Schritt 58 dieser Zählwert mit einer Schwelle (z. B. 128) verglichen. Wenn die Fehlerfrei-Zählwert-Schwel­ le nicht überschritten ist, springt das System schleifen­ mäßig zurück zum Schritt 52. Andernfalls wird in einem Schritt 60 das Verbindung-Fertig-Signal in einen logisch ho­ hen Zustand gebracht.

Für den Fall, daß ein statisches Wort übertragen wird, kann der Decodierer 16 das statische Wort als gültiges Codefeld fehlinterpretieren. Um dieses potentielle Problem anzugehen, wird gemäß der vorliegenden Erfindung die Flag in dem Sender 31 gescrambelt und in dem Empfänger 12 descrambelt.

Fig. 5 ist ein schematisches Diagramm des Flag-Scramblers 14, der bei dem Datensender der vorliegenden Erfindung ver­ wendet wird. Das Flagsignal wird auf der Leitung 25 empfan­ gen und gemäß einem Polynom gescrambelt. Bei dem bevorzugten Ausführungsbeispiel wird das Flagsignal mit folgendem Poly­ nom zeitlich gescrambelt:

flag'(n) = inv(n-1) XOR flag(n) XOR flag'(n-2) XOR flag'(n-3) [1]

Dieses Polynom wird durch die Scramble-Schaltung mit einer Anzahl von D-Flip-Flops 64, 68, 86 und 90 EXKLUSIV-ODER (XOR-) Gattern 64, 74 und 78 implementiert. In den Fig. 5 und 6 stellt "fwd" den Wortratentakt dar.

Fig. 6 ist ein schematisches Diagramm des zeitlichen De­ scramblers 19, der in dem Datenempfänger der vorliegenden Erfindung verwendet wird. Der Descrambler ist entworfen, um das Polynom, das von dem Scrambler 14 verwendet wird, zu implementieren, und zwar nach der folgenden Formel:

flag (n) = inv(n-1) XOR flag'(n) XOR flag(n-2) XOR flag(n-3) [2]

Dementsprechend umfaßt der Descrambler 19 eine Mehrzahl von D-Flip-Flops 96, 98, 104 und 110 und eine Anzahl von XOR- Gattern 108, 116 und 122.

Fachleute werden erkennen, daß die Lehren der vorliegenden Erfindung nicht auf einen speziellen Scrambling- und De­ scrambling-Algorithmus begrenzt sind. Jeder geeignete Algo­ rithmus kann gemäß den Anforderungen einer speziellen Anwen­ dung implementiert werden.

Claims (32)

1. Datenempfänger (12) mit folgenden Merkmalen:
einer ersten Schaltung (16) zum Empfangen eines Stroms von digitalen Daten und zum Analysieren aufeinanderfol­ gender Abschnitte des Stroms von digitalen Daten, um ein vorbestimmtes Muster in denselben zu identifizie­ ren; und
einer zweiten Schaltung (17, 18) zum Liefern der emp­ fangenen digitalen Daten zu der ersten Schaltung gemäß einem ersten Zustand ansprechend auf ein Erfassen des vorbestimmten Musters von Daten in den empfangenen di­ gitalen Daten und zum Liefern von anderen Daten zu der ersten Schaltung (16) gemäß einem zweiten Zustand an­ sprechend auf ein Versagen der ersten Schaltung (16), das vorbestimmte Muster von Daten in den empfangenen digitalen Daten zu erfassen.

2. Datenempfänger nach Anspruch 1, bei dem der Strom von digitalen Daten als Simplexdaten übermittelt wird.

3. Datenempfänger nach Anspruch 1, bei dem das vorbestimm­ te Muster ein Masterübergang ist.

4. Datenempfänger nach einem der vorhergehenden Ansprüche, bei dem die erste Schaltung (16) ein Decodierer ist.

5. Datenempfänger nach Anspruch 4, bei dem die erste Schaltung (16) ein Decodierer für ein Decodierverfahren mit einem bedingt invertierten Masterübergang ist.

6. Datenempfänger nach Anspruch 5, bei dem die digitalen Daten durch einen Codierer (13) für ein Codierverfahren mit einem bedingt invertierten Masterübergang übertra­ gen werden.

7. Datenempfänger nach Anspruch 6, bei dem der Codierer (13) ein Flagbit überträgt.

8. Datenempfänger nach Anspruch 7, bei dem der Codierer (13) eine Schaltung (14) zum Scrambeln des Flagbits aufweist, und bei dem der Empfänger (12) eine Schaltung (19) zum Empfangen und Descrambeln des Flagbits auf­ weist, um ein descrambeltes Flagbit zu liefern.

9. Datenempfänger nach Anspruch 8, bei dem die zweite Schaltung (17, 18) ferner gemäß einem ersten Zustand ansprechend auf eine Erfassung eines vorbestimmten Mu­ sters von Daten in dem Flagbit die empfangenen digita­ len Daten zu der ersten Schaltung (16) liefert, und bei dem die zweite Schaltung gemäß einem zweiten Zustand ansprechend auf ein Versagen der ersten Schaltung (16), das vorbestimmte Muster von Daten in dem Flagbit zu erfassen, andere Daten zu der ersten Schaltung (16) liefert.

10. Datenempfänger nach Anspruch 9, bei dem die zweite Schaltung (17, 18) ferner die empfangenen digitalen Da­ ten gemäß einem ersten Zustand ansprechend auf eine Erfassung des vorbestimmten Musters von Daten in den empfangenen digitalen Daten oder ansprechend auf eine Erfassung eines dynamischen Flagbits zu der ersten Schaltung (16) liefert, und bei dem die zweite Schal­ tung ferner gemäß einem zweiten Zustand ansprechend auf ein Versagen der ersten Schaltung (16), das vorbestimm­ te Muster von Daten in den empfangenen digitalen Daten zu erfassen, oder ansprechend auf eine Erfassung eines statischen Flagbits andere Daten zu der ersten Schal­ tung (16) liefert.

11. Datenempfänger nach Anspruch 10, bei dem das Flagbit zeitlich gescrambelt ist.

12. Datenempfänger nach einem der Ansprüche 6 bis 11, bei dem der Codierer (13) ein Parallel-zu-Seriell-Codierer ist.

13. Datenempfänger nach Anspruch 12, bei dem die erste Schaltung (16) ein Seriell-zu-Parallel-Decodierer ist.

14. Datenempfänger nach einem der vorhergehenden Ansprüche, bei dem die zweite Schaltung (17, 18) eine Wortausrich­ tungslogik ist.

15. Datenempfänger nach einem der Ansprüche 1 bis 13, bei dem die zweite Schaltung (17, 18) eine Zustandsmaschine ist.

16. Datenempfänger nach Anspruch 15, bei dem die erste Schaltung ein Multiplexer ist, der angepaßt ist, um die digitalen Daten als erstes Eingangssignal in denselben zu empfangen.

17. Datenempfänger nach Anspruch 16, bei dem die anderen Daten als zweites Eingangssignal in den Multiplexer von einem Lokaltaktgenerator geliefert werden.

18. Datenempfänger nach Anspruch 16, bei dem die Zustands­ maschine den Multiplexer anleitet, um die empfangenen digitalen Daten zu der zweiten Einrichtung in dem er­ sten Zustand auszugeben, und um die anderen Daten in dem zweiten Zustand zu der ersten Schaltung auszugeben.

19. Datenübertragungssystem mit folgenden Merkmalen:
einem Codierer für ein Codierverfahren mit einem be­ dingt invertierten Masterübergang zum Codieren eines digitalen Dateneingangssignals in einen ausgeglichenen Strom von digitalen Daten und zum Übertragen der Daten über eine Kommunikationsverbindung in einem Simplex­ übertragungsmodus;
einer Multiplexereinrichtung (5) zum Empfangen des Stroms von digitalen Daten, die gemäß einem Codierver­ fahren mit bedingtem Masterübergang codiert sind, und von Daten von einer lokalen Quelle (28) und zum Liefern eines Zwischenausgangssignals als Reaktion auf die empfangenen Daten;
einem Decodierer (3) für ein Decodierverfahren mit ei­ nem bedingt invertierten Masterübergang zum Analysieren eines ersten Abschnitts des Zwischenausgangssignals, um ein vorbestimmtes Muster von Daten zu identifizieren; und
einer Zustandsmaschine (4) zum Steuern des Multiplexers (5), um gemäß einem ersten Zustand ansprechend auf eine Erfassung des vorbestimmten Musters von Daten in den empfangenen Digitaldaten durch den Decodierer (3) die empfangenen digitalen Daten zu dem Decodierer (3) aus­ zugeben, und zum Steuern des Multiplexers, um gemäß einem zweiten Zustand ansprechend auf ein Versagen des Decodierers (3), das vorbestimmte Muster von Daten in den empfangenen Digitaldaten zu erfassen, andere Daten zu dem Decodierer (3) auszugeben.

20. Datenübertragungssystem nach Anspruch 19, bei dem die anderen Daten als zweites Eingangssignal in den Multi­ plexer (5) von einem Decodierertakt (FCK2) geliefert werden.

21. Datenübertragungssystem nach Anspruch 20, bei dem der Codierer (2) durch einen Codierertakt (FCK1) getrieben wird.

22. Datenübertragungssystem nach Anspruch 21, bei dem die Relativfrequenzen des Codiertakts (2) und des Decodie­ rertakts (3) im wesentlichen gleich sind.

23. Datenübertragungssystem nach Anspruch 22, bei dem die Relativphasen des Codierertakts (FCK1) und des Deco­ dierertakts (FCK2) nicht mehr als im wesentlichen gleich sind.

24. Datenübertragungssystem mit folgenden Merkmalen:
einem Sender (11) mit einem Codierer (13) für ein Co­ dierverfahren mit einem bedingten Masterübergang zum Codieren eines digitalen Dateneingangssignals in einen ausgeglichenen Strom von digitalen Daten und zum Über­ tragen der Daten über eine Kommunikationsverbindung (27) in einem Simplexübertragungsmodus, wobei der Co­ dierer (13) eine Einrichtung zum Scrambeln eines Flag­ bits aufweist; und
einem Empfänger (12) mit folgenden Merkmalen:
einer Multiplexereinrichtung zum Empfangen des Stroms von mit einem Codierverfahren mit einem bedingten Ma­ sterübergang codierten digitalen Daten und von Daten von einer lokalen Quelle (17) und zum Liefern eines Zwischenausgangssignals als Reaktion auf die empfan­ genen Daten;
einem Decodierer (16) für ein Codierverfahren mit einem bedingten Masterübergang zum Analysieren eines ersten Abschnitts des Zwischenausgangssignals, um ein vorbestimmtes Datenmuster zu identifizieren;
einer Einrichtung (19) zum Empfangen und Descrambeln des Flagbits, um ein descrambeltes Flagbit (36) zu liefern; und
einer Zustandsmaschine zum Steuern des Multiplexers, um gemäß einem ersten Zustand ansprechend auf eine Erfassung des vorbestimmten Musters von Daten in den empfangenen digitalen Daten durch den Decodierer die empfangenen digitalen Daten zu dem Decodierer auszu­ geben, und zum Steuern des Multiplexers, um gemäß einem zweiten Zustand ansprechend auf ein Versagen des Decodierers (16), das vorbestimmte Muster von Daten in den empfangenen digitalen Daten zu erfassen, oder auf eine Erfassung eines statischen descrambel­ ten Flagbits andere Daten zu dem Decodierer (16) zu liefern.

25. Datenempfangsverfahren mit folgenden Schritten:
Empfangen eines Stroms von digitalen Daten;
Analysieren aufeinanderfolgender Abschnitte der Daten, um ein vorbestimmtes Muster von Daten zu identifizie­ ren; und
Ausgeben der empfangenen digitalen Daten ansprechend auf eine Erfassung des vorbestimmten Musters von Daten in den empfangenen digitalen Daten, und Ausgeben ande­ rer Daten ansprechend auf ein Versagen, das vorbestimm­ te Muster von Daten in den empfangenen digitalen Daten zu erfassen.

26. Datenempfangsverfahren nach Anspruch 25, bei dem der Strom von digitalen Daten als Simplexdaten übermittelt wird.

27. Datenempfangsverfahren nach Anspruch 26, bei dem das vorbestimmte Muster ein Masterübergang ist.

28. Datenempfangsverfahren nach Anspruch 27, bei dem die digitalen Daten mit einem Codierverfahren mit einem bedingten Masterübergang codiert sind.

29. Datenempfangsverfahren nach Anspruch 28, bei dem die digitalen Daten ein Flagbit umfassen.

30. Datenempfangsverfahren nach Anspruch 29, bei dem das Flagbit gescrambelt ist.

31. Datenempfangsverfahren nach Anspruch 30, das ferner den Schritt des Descrambelns des Flagbits umfaßt, um ein descrambeltes Flagbit zu liefern.

32. Datenempfangsverfahren nach Anspruch 31, das ferner den Schritt des Ausgebens der empfangenen digitalen Daten ansprechend auf eine Erfassung des vorbestimmten Mu­ sters von Daten in den empfangenen digitalen Daten oder ansprechend auf eine Erfassung eines dynamischen Flag­ bits und den Schritt des Ausgebens der anderen Daten ansprechend auf ein Versagen, das vorbestimmte Muster von Daten in den empfangenen digitalen Daten zu erfas­ sen, oder ansprechend auf eine Erfassung eines stati­ schen Flagbits aufweist.