DE2129687A1 - Digitale Speicherschaltung - Google Patents

Digitale Speicherschaltung

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Description

Patentanwälte
Dipl. Ing. C.Wallach U JlIHl w\
Dipl. Ing. G. Koch Dr. T. Halbach 8 München 2
Kaufingerstr. 8,Tel. 240275 I5 245 - Fk/fii
Sperry Rand Corporation, New York / USA Digitale Speicherschaltung
Die Erfindung bezieht sich auf digitale Speicherschaltungen und insbesondere auf Rechner-Speicherschaltungen unter Verwendung von Feldeffekttransistoren mit isolierter Gatt-(gate-) Elektrode und veränderlichem Schwellwert als Speicherelemente.
Die deutschen Patente ... (Patentanmeldungen P 17 74 459.1 und P 19 51 787Λ) beziehen sich auf verschiedene Speicherelemente mit Feldeffekttransistoren mit isolierter Gatt-Elektrode und veränderlichem Leitfähigkeitsschwellwert* Jedes Element weist einen Feldeffekttransistor mit isolierter Gatt-Elektrode und veränderlichem Schwellwert auf, dessen Schwellwert elektrisch dadurch geändert werden kann, daß eine Spannung mit binärer Polarität zwischen der Gatt-Elektrode und dem Substrat mit einem Wert oberhalb einer vorgegebenen begrenzten Größe angelegt wird. Die Polarität der Spannung bestimmt die Richtung, In der der Schwellwert
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geändert wird. Bel Anlegen einer festen Abfragespannung mit einem Wert zwischen den binSrwertigen Leitfähigkeitsschwellwerten an die Gatt-Elektrode kann der binäre Zustand des Transistors durch Überwachen der Größe des sich ergebenden Kathoden-Anoden-Stromes (source-drain current) . festgestellt werden. Die Größe der Abfragespannung reicht nicht zur Änderung des vorher bestehenden Leitfähigkeitssohwellwertes aus» so daS ein löschungsfreies Auslesen erzielt wird.
Der Vorteil der Speicherelemente mit Transistoren mit veränderlichem Schwellwert liegt teilweise darin« daß sie vollständig mit der Verwendung von Herstellungstechniken für integrierte mikrcelektronische Schaltungen und mit in Digitalrechnern verwendeten Einheiten kompatibel sind.
Bekannte Speicherschaltungen unter Verwendung der oben erwähnten Speicherelemente mit Transistoren mit veränderlichem Schwellwert können binäre Informationen für beträchtliche Zeitintervalle speichern. Die erfindungsgemäße Speicheranordnung ermöglicht eine Speicherung der binären Information für beträchtlich größere Zeitintervalle als die Zeitintervalle, die sich bei bekannten Schaltungen ergeben.
Eine erflndungsgemäß ausgebildete digitale Speicherschaltung umfaßt eine Reihen- und Spaltenanordnung von auf einem gemeinsamen Substrat ausgebildeten Speicherelementen, die jeweils einen Feldeffekttransistor mit isoliertem Gatt und veränderlichem Schwellwert mit Kathoden- und Anoden-Elektroden und mit einer durch einen Gatt-Isolator von dem Substrat getrennten Gatt-Elektrode einschließen, Mittel zur Einstellung aller Transistoren auf einen ersten Schwellwert,
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Mittel zur Einstellung ausgewählter Transistoren auf einen zweiten Schwellwert mit entgegengesetzter Polarität entsprechend der zu speichernden Information, Mittel zum Zuführen eines Abtastpotentials längs der Gatt-Isolatoren aller Transistoren in einer ausgewählten Reihe, wobei das Abtastpotential eine derartige Polarität aufweist, daß ein leitenden Kanal in den Transistoren gebildet wird» die auf ihrem ersten Schwellwert verbleiben, Mittel zum Anlegen einer Vorspannung an die Kathoden-Elektroden aller Transistoren während des Vorhandenseins eines Abtastpotentials« Mittel zur Hindurohleitung eines Kathoden-Anoden-Stromes in Abhängigkeit von der Vorspannung durch die Transistoren, in denen ein leitender Kanal ausgebildet ist, Mittel zur Feststellung des Vorhandenseins eines Kathoden-Anoden-Stromes in einem gegebenen Transistor und Mittel zum Anlegen eines RUckstellpotentials an die Transistoren in der ausgewählten Reihe nach dem Anlegen eines Abtastimpulses, wobei das Rückstellpotential eine Amplitude aufweist, die gleich und entgegengesetzt zu der des Abtastpotentials ist.
Die effektive Speicherzeit einer erfindungsgemäßen Schaltung wird dadurch verlängert, daß die Mittel zur Rückstellung oder Wiederherstellung des Potentials oder der Ladung des Gatt-Isolators eines des Tranistoren mit veränderlichem Schwellwert bei jedem Auslesen der Information aus dem Transistor mit veränderlichem Schwellwert vorgesehen sind.
Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten bevorzugten Ausfuhrungsbeispiels der Erfindung noch näher erläutert.
In der Zeichnung zeigen:
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Fig. 1 eine schematische Zeichnung der Speicherschaltung!
Fig. 2a den Aufbau der Schaltung nach Fig. 1, wound 2b bei Fig. 2b ein Querschnitt entlang der Linie 2 (b)- 2 (b) nach Fig. 2a ist;
Fig. 3 eine Darstellung der Spannungsbeziehungen, die während des Betriebs der Schaltung nach Fig. 1 auftreten.
Die Schaltung nach Fig. 1 ist eine Zwei-Wort-Zwei-Bit-Speicherschaltung und umfaßt zwei Speicherelemente 11 und 13, die zur Speicherung der in dem ersten Wort enthaltenen Information verwendet werden. Zwei weitere Speicherelemente 15 und 17 werden zur Speicherung der in dem zweiten Wort enthaltenen Information verwendet. Jedes Speicherelement 11, 13* 15 oder 17 enthält einen Feldeffekttransistor 19, 21, 25 bzw. 27 mit isoliertem Gatt und veränderlichem Schwellwert. Die Gatt-Elektroden der Transistoren 19 und 21 sind direkt mit einer Wort-Leitung 23 verbunden. Die Transistoren 25 und 27 mit veränderlichem Schwellwert sind mit ihren Gatt-Elektroden direkt mit einer Wortleitung 29 verbunden. Die Anoden-Elektroden der Transistoren 19 und 21 sind kapazitiv über zwei Kondensatoren 31 bzw. 33 mit der Wort-Leitung 23 verbunden, während die Anoden-Elektroden der Transistoren 25 und 27 kapazitiv über zwei Kondensatoren 35 bzw. 37 mit der Wortleitung 29 verbunden sind. Die Kathoden dar Transistoren 19 und 25 mit veränderlichem Schwellwert sind mit einer Bit-Leitung 39 verbunden, während die Kathoden-Elektroden der Transistoren 21 und 27 mit veränderlichem Schwellwert mit einer Bit-Leitung 4l verbunden sind. Die Substrate aller Transistoren 19, 21,
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25 und 27 sind mit einer Substrat-Leitung 43 verbunden.
In der speziellen in Fig. 1 gezeigten Schaltung sind die Transistoren 19 und 21 in einer Reihe zur Speicherung eines ersten Wortes Wl angeordnet. Die Transistoren 25 und 27 sind in einer zweiten Reihe zur Speicherung der Bits in einem zweiten Wort W2 angeordnet. Die Transistoren 19 und 25 sind in einer ersten Spalte zur Speicherung des ersten Bits Bl in den zu speichernden Worten und die Transistoren 21 und 27 sind in einer zweiten Spalte zur Speicherung des zweiten Bits B2 in den zu speichernden Worten angeordnet.
Die an die Speicherelemente 11, 13, 15 und 17 anzulegenden Spannungen werden von einer logischen Schaltung 45 gewonnen. Die an die Wortleitungen Wl und W2 angelegten Spannungen werden von einer Wort-Quelle 47 geliefert. Die Substratspannungen werden von einer Substratquelle 49 angelegt, während die Bit-Spannungen von einer Bit-Quelle angelegt werden. Eine Zeitgeberschaltung 53 bestimmt die Zeitsteuerung der Spannungen, die der die Speicheranordnung bildenden Anordnung von den Wort-, Substrat- und Bit-Quellen 47, 49 und 51 zugeführt werden sollen. Die Zeitsteuerung und Größe der von den verschiedenen Quellen zugeführten Spannungsimpulse wird welter unten beschrieben.
Die Fig. 2a und 2b zeigen, wie typische Speicherschaltungs-Anordnungen der in Flg. 1 gezeigten Art als integrierte Schaltungen hergestellt werden können. Ein Substrat enthält einen N-LeItfähigkeltsart-Teil 55, der über einem P-Leitfähigkeitsart-Hauptteil 57 gebildet ist. Anodenabsohnitte 59 und 6l und Kathodenabschnitte 63 und 65 werden mit Hilfe bekannter Techniken in den N-LeIt-
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fähigkeitsart-Teil 55 eindiffundiert. Eine isolierende Schicht 77 wird dann über dem N-Leitfähigkeitsart-Teil 55 niedergeschlagen und eine Metallelektrode 49 wird Über dem Isolator abgeschieden. Zwei Isolationsbereiche 71 und 73 werden zur Isolation der Speicheranordnung von umgebenden Elementen ausgebildet.
Feldeffekttransistoren mit veränderlichem Schwellwert weisen üblicherweise eine doppelte Isolierschicht 67 auf, wie dies in den oben erwähnten Patentanmeldungen ... . (Patentanmeldung P 17 74 ^59-1 und P 19 51 787.^) der gleichen Anmelderin beschrieben ist. Die Anoden-Elektroden sind kapazitiv über die Isolierschicht 67 mit der Metallelektrode 69 gekoppelt. Die Kathoden-Elektroden sind direkt mit den Bit-Leitungen Bl und B2 verbunden. Die Gatt-Elektroden werden durch die eingedrückten Abschnitte 75 und 77 der Elektrode 69 gebildet.
Pig. 3 stellt ein Zeltsteuerungsdiagramm dar, das die Spannungsbeziehungen zeigt, die beim Betrieb der Schaltung nach Pig. I verwendet werden können. Das Diagramm nach Pig. 3 zeigt ©inen SCHREIB-Zyklus sum Einschreiben einer Information in die Speicherelemente de? Schaltungsanordnung und einen zweiteiligen LESE-Zyklus zum Auslesen von Information aus der Anordnung. Die verschiedenen an die Transistorelemente mit veränderlichem Schwellwert angelegten Spannungen werden von den Quellen in der logischen Schaltung 45 nach Fig. 1 geliefert, Dia Zeitintervalle sum Anlegen dieser Spannungen werden durch die Zeitgeberschaltung 53 nach Pig» I bestimmt.
Die an di© verschiedenen Elemente während d©.s SCHREIB-Syklus angelegten Spannungen werden für 10 Millisekunden-Intsrvalle angelegt, wi© dies In FIg8 3 geneigt ist.-Die .
1 ,M C) ρ K -ι /
ϊ -V j -J ti κ} 1 /
verschiedenen während des LESE-Zyklus angelegten Spannungen werden für 0,5 Mlkrosekunden-Intervalle angelegt. Die Auslegung der logischen Schaltung 45 ist einfach und erfordert keine weitgehende Erklärung. Die Betriebsweise der Speicheranordnung kann unter Bezugnahme auf das Schaltbild nach Fig. 1 zusammen mit dem Zeitsteuerungsdiagramm nach Fig. 3 verstanden werden.
Es sei beispielsweise angenommen, daß eine binäre EINS in das Speicherelement 12 eingeschrieben werden soll. Dies hat kurz gesagt drei Schritte während der SCHREIB-Periode zur Folge:
1. Während T1 werden alle Speicherelemente auf NULL gestellt.
2. Während T2 wird das Speicherelement 13 auf EINS gestellt, wobei die Elemente 11, 15 und 17 auf NULL eingestellt bleiben.
Während T, wird das gewünschte Bit-Muster in Wort 2 eingestellt, während Wort 1 unverändert bleibt.
Diese drei Schritte können wie folgt durchgeführt werden:
Während des ZeitIntervalls T1 wird der Speicher für einen SCHREIB-Zyklus dadurch zurückgestellt, daß zunächst jedes Speicherelemente gelöscht wird. Dies wird durch Einstellung der Wort-Leitungen Wl und W2 auf Erdpotential durchgeführt. Die Substrat- und Bit-Leitungen werden auf ein -60 Volt-Potential eingestellt. Weil alle Qatt-Isolator-Spannungen auf die Spannung an der Substrat-Zwischen-
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fläohe bezogen sind» ergibt dies ein Potential von +60 Volt längs des Gatt-Isolators jedes Transistors 19# 21, 25« 27 mit veränderlichem Schwellwert. Die Kondensatoren 31» 33 j 35 und 37 in jedem der Speicherelemente sperren den FIuB eines Gleichstromes von den Wortleitungen 23 und 29 während dieses Teils des Zyklus. Nach dem Aufbringen der oben erwähnten Spannungen ist der Schwellwert jeder der Transistoren 19, 21, 25, 27 mit veränderlichem Schwellwert auf den positiven Schwellwert eingestellt.
Während T2 wird das gewünschte Bit-Muster für das Wort Wl in die Speicherelement 11 und 13 eingeführt. Es sei daran erinnert, daß das Speicherelement 11 eine binäre NULL und das Speicherelemente 13 eine binäre EINS speichern soll, und daß eine binäre NULL durch eine Leitfähigkeit während des LESE-Zyklus dargestellt 1st, während eine binäre EINS während des LESE-Zyklus durch eine fehlende Leitfähigkeit dargestellt wird.
Um das Wort Wl in die Speicheranordnung einzuführen, wird die Wortleitung 23 auf ein Potential von -60 Volt eingestellt, wobei die Bit-Leitung Bl auf ein Potential von -50 Volt eingestellt wird. Die Wortleitung 29, die Substrat-Leitung 43 und die Bit-Leitung B2 werden geerdet. Dieser Zustand ist in dem zweiten 10 Millisekunden-Intervall des in Fig. 3 dargestellten SCHREIB-Zyklus erläutert.
Weil sich die Gatt-Elektrode des Transistors 19 nun auf -60 Volt befindet, während an der Kathoden-Elektrode ein Potential von -50 Volt liegt und das Substrat auf Erdpotential liegt, wird ein leitender Kanal in dem Transistor 19 gebildet. Der Kanal und die Anode nehmen das Kathodenpotential von -50 Volt an, so daß lediglich ein 10 Volt-Potential längs des Gatt-Isolators angelegt 1st und der
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vorher eingestellte positive Schwellwert nicht gestört wird.
Zur gleichen Zeit wird ein -60 Volt-Potential lange des Gatt-Isolators des Transistors 21 angelegt« so daß dieser Schwellwert auf seinen negativen Wert verschoben wird. Die Spannung länge der Oatt-Xsolatoren der das Wort W2 darstellenden Transistoren 15 und 17 Hegt während des gleichen Teils des SCHREIB-Zyklus auf Null, so daß der positive Schwellwert dieser Transistoren nicht gestört wird. Während des folgenden 10 Millisekunden-Intervalls (T,) des SCHREIB-Zyklus wird die dem Wort W2 entsprechende Information in der gleichen Weise in die Speicheranordnung eingeschrieben.
Die Information wird aus der Speicheranordnung während des LESE-Zyklus ausgelesen. Der LESE-Zyklus umfaßt zwei Teile: ein ABTAST-Teil tritt während des ersten 0,5 Mikrosekuhden-Intervalls (T^) des LESE-Zyklus auf und ein RÜCKSTELL-Teil findet während des zweiten 0,5 Mikrosekunden-Intervalls (T5) des LESE-Zyklus statt. Die dem Wort Wl entsprechende Information wird zuerst abgetastet. Während dieses Teils des Zyklus wird ein Potential von -15 Volt an die Wort-Leitung 2} angelegt; -5 Volt-Potentiale werden an beide Bit-Leitungen angelegt, das Substrat und die dem Wort W2 zugeordnete Wort-Leitung 29 sind geerdet.
Weil der Transistor 19 während des SCHHEIB-Zyklus nicht gestört wurde, so daß ein positiver Schwellwert an diesem Transistor verbleibt, wird ein Kathoden-Anoden-Strom an die Blfc-Lelfcung Bl geliefert, die anzeigt, daß ein© airifire NULL In dlasem Transistor gespeichert wurde. Der Sohwtllwert des Transittors 21 wurde wahrend des SCHREIBBAD ORlGiNAL 1098 S 1/1741. ./.
Zyklus auf einen negativen Wert verschoben. Daher leitet dieser Transistor nicht während des LESE-Zyklus. Dies zeigt an, daß eine binäre EINS in dem Speicherelement lj> gespeichert war.
Der RÜCKSTELL-Teil des LESE-Zyklus wird als nächstes an die Speicheranordnung angelegt. Während dieses Teils des Zyklus wird die dem Wort Wl entsprechende Wort-Leitung 23 auf Erdpotential eingestellt. Die Bit-Leitungen Bl und B2, das Substrat und die dem Wort W2 entsprechende Wort-. Leitung 29 sind alle auf ein Potential von -15 Volt ein- w gestellt. Unter diesen Bedingungen wird ein Potential längs der Gatt-Isolatoren der Transistoren 19 und 21 angelegt, das dem entgegengesetzt ist s das während des ABTAST-Teils des LESE-Zyklus angelegt wurde„
An die Gatt-Isolatoren der dem Wort W2 entsprechenden Transistoren 25 und 27 wurde während des gesamten LESE-Zyklus kein Potential angelegt; daher ist zu dieser Zeit keine Rückstellung erforderlich. Ein zweites» LESE-Zyklus wird als nächstes an die Speicheranordnung angelegt, um die Information aus der dem Wort W2 entsprechenden Anordnung auszulesen.
Die Erfahrung hat gezeigt, daß ein einfaches Auslese-Schema, wie z.B. ain Gleichspannungs-Auslesen bei Anwendung auf bekannte Speicherschaltungen mit Transistoren mit veränderlichem Schwellwert aine Speicherung der Information für eine Zeitdauer in der Größenordnung von 100 Stunden ergibt, Bei der erfindungsgemäßan Speicherschaltung kann jedoch eine brauchbare Information selbst nach einer Speleh-arzeit von 4000 Stunden festgestellt werden» Somit kann eine ungefähr 4o~fach Verbesserung einfachen Verfahren unter ¥erweiidung von
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Olelchspannungs-Lesespannungen und der Verwendung der erfindungsgeraäßen Schaltung und der Leseprinzipien realisiert werden.
Ee 1st verständlich, daß eine für die Speicherung von lediglich zwei Worten mit Jeweils zwei Bit pro Wort geeignete Speicherschaltung lediglich aus Einfaehheitsgrtinden beschrieben wurde. In den meisten Fällen würde eine größere Speicherkapazität üblicherweise erwünscht sein. Die gleichen Prinzipien würden dann auf eine Speicherschaltung von beträchtlicher Größe angewandt werden.
Ss 1st außerdem verständlich, daß P-Typ-Anreicherungs-Transistoren angenommen wurden. Typen mit entgegengesetzter Leitfähigkeit können verwendet werden, indem die Polaritäten der verschiedenen Spannungen umgekehrt werden, wenn dies erforderlich 1st*
Patentansprücheι
109851/174

Claims (1)

  1. Patentansprüche
    (l) Digitale Speicherschaltung, gekennzeichnet durch eine Reihen» und Spaltenanordnung von auf einem gemeinsamen Substrat (55, 57) gebildeten Speicherelementen (11, 15, 15, 17), die jeweils einen Feldeffekttransistor (19, 21, 25, 27) mit isoliertem Gatt und . veränderlichem Schwellwert und mit Anoden- und Kathoden-" elektroden und mit einer von dem Substrat (55, 57) durch einen Gatt-Isolator (67) getrennten Gatt-Elektrode einschließen, Mittel zur Einstellung aller Transistoren (19, 21, 25, 27) auf einen ersten Schwellwert, Mittel zur Einstellung ausgewählter Transistoren (19, 21, 25« 27) auf einen zweiten Schwellwert mit entgegengesetzter Polarität entsprechend der zu speichernden Information, Mittel zum Anlegen eines Abtastpotentials längs des Gatt-Isolators aller Transistoren (19, 21, 25, 27) in einer ausgewählten Reihe, wobei das Abtast-Potential eine derartige Polarität aufweist, dafl ein leitender Kanal in den Transistoren (19« 21, 25, 27) ausgebildet wird, die auf ihrem ersten Schwellwert verbleiben, Mittel zum Anlegen einer Vorspannung an die Kathodenelektroden aller Transistoren (19, 21« 25, 27) während des Auftretens eines Abtastpotentials, Mittel zum Hindurchleiten eines Kathoden-Anoden-Stromes in Abhängigkeit von der Vorspannung durch die Transistoren (19, 21, 25« 27), in denen ein leitfähiger Kanal ausgebildet wurde, Mittel zur Feststellung des Auftretens eines Kathoden-Anoden-Stromes in einem gegebenen Transistor (19, 21, 25, 27) und Mittel zum Anlegen eines Rüokstell-Potentials an die Transietoren (19, 21, 25, 27) in der ausgewählten Reihe nach dem Anlegen des Abtast-Impulses, wobei das Rucksteil-
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    Potential eine Amplitude aufweist, die gleich und entgegengesetzt zu der Amplitude des Abtast-Potentials ist.
    2. Schaltung nach Anspruch 1, dadurch gekennzeichnet« daß die Transistoren (19» 21, 25, 27) P-Typ-Anreicherungs-Transistoren sind und daß die ersten und zweiten Schwellwerte positiv bzw. negativ polarisiert sind.
    3» Schaltung nach Anspruch 1 oder 2, dadurch
    gekennzeichnet, daß die Mittel zur Einstellung aller Transistoren (19, 21, 25, 27) auf einen positiven Schwellwert eine jeder Reihe von Speicherelementen (11, 13, 15, 17) entsprechende Wort-Leitung (23, 29)» die direkt mit der Qatt-Elektrode jedes Transistors (19* 21, 25* 27) in der entsprechenden Reihe verbunden ist und kapazitiv mit den Anoden-Elektroden der gleichen Transistoren (19* 21, 25, 27) gekoppelt ist, eine jeder Spalte von Speloherelementen (11, 13» 15* 17) entsprechende Bit-Leitung (39* 41)» die mit der Kathodenelektrode jedes Transistors (19* 21, 25* 27) der entsprechenden Spalte verbunden ist, eine mit dem gemeinsamen Substrat verbundene Substratleitung (43) und Mittel zum Anlegen eines negativen Potentials an die Bit- und Substrat-Leitungen während die Wort-Leitungen (23* 29) gehalten werden, einschließen.
    4. Schaltung nach Anspruch 3* dadurch gekennzeichnet , daß die Mittel zur Einstellung ausgewählter Transistoren (19, 21, 25, 27) auf einen negativen Schwellwert Mittel zur Einstellung einer die ausgewählten Transistoren (19, 21, 25, 27) umfassenden Wort-Leitung (23, 29) auf ein negatives Potential bei Festhalten des Substrates auf Erdpotential einschließen, und daß die MIttel zur Einstellung ausgewählter Transistoren (19, 21, 25* 27)
    109851/1741. ·/·
    auf ei»©©. ß.©gafcl¥@ii g@liw@llw®rt weiterhin Mittel zur-Einstellung ü®r eia@n ausgewShlten Transistor (19, 21, 25, 2?) »£ags@ai©Ei Spalten ©at sprechenden Bit-Leitungen (39, 41) auf lMp@t@Bfeial bei Festhalten der Bit-Spalten auf-einem negation F©t@afei©l einschließen, das kleiner ist als das Potential a©w f?ort-l£itung (23, 29).
    5. Seli&Itung nach Anspruch 4, dadurch g e k e β υ ε e i e Ii a 6 t s daß die Mittel zum Anlegen eines Ätotast-»Pefc©afci©Is Mittel zur Ansteuerung einer ausgewMhlten WoPt-MItUiIg (23$ 29) auf ein negatives Potential mit @in» Wie einschließest die kleiner ist als das zur Einstellung ämw Transistoren (19-, 21, 25, 27) auf einen Schwellwert verweäöet® Potenti&l, nährend die Substratleitung (43) auf Irdpofc©rafeiel gehalten wird«
    6. Digitale SpeioherschfeltuK-g nach einem der vorhergehenden Ansprüche« gekennzeichnet durch @isa© leihen- und SpaltenanorSnung von auf einem gem©insati®E Substrat (55, 57) ausgebildeten Speicherelementen (11, 13, 15#- 17)* die einen Feldeffekttransistor (19, 21, - S3e 27) iaife isoliertem Gatt und verMnderllohem Schwellwert uad mit Kathoden- und Anoden-Elektroden unü einer von dem Subste&fe (55S 57) durch eine» Oatt-Ieolator (67) getrenn-
    ©iasohlieBen^ Mittel zum Anlegen eines
    ottatial® lings des Gatt-Isolators jedes Άβ 25S 2?) in der Anordnung, wodurch jeder
    I9e 21, 25c 27) auf seinen positiven Schwell» wert ©abgestellt t?lräa Mittel sum Asslcgea eines ersten nega« t&vm& f@tonfeißls lEMgs €©e» Öatt-=Ig@liit©i?en susgewhälter TE»ans£i3fe©i?Qa C19« 21 ε 25$ 2?) in des» Anordnung enfcsprechßncl il©£s sis spQiQ&QEfidiea Saf®rraation, wsäisrsfe di<& auegewählten
    ORIGINAL INSPECTED 109851/1741
    Traneistoren (19, 21, 25, 27) auf ihren negativen Schwellwert eingestellt werden, Ausleseraittel in der Speicherschaltung, die Abtastmittel zum Anlegen einer Abtast» spannung an eine ausgewählte Reihe von Speicherelementen (11, 13, 15, 17) einschließen, wobei die Abtastmittel Mittel zum Anlegen einer zweiten negativen Spannung längs des Gatt-Isolators der Transistoren (19, 21, 25, 27) in einer ausgewählten Reihe einschließen, wobei ferner die zweite negative Spannung eine kleinere Größe als die erste negative Spannung hat, und wobei die Abtastmittel ferner Mittel zum Anlegen einer negativen Vorspannung an alle Bit-Leitungen (39, 41) in der Speicherschaltung während des Anlegens der zweiten negativen Spannung einschließen, wodurch das Fließen eines Stromes in den Bit-Leitungen (39* 4l) bewirkt wird, die mit den auf ihren positiven Schwellwert eingestellten Transistoren (19, 21, 25, 27) verbunden sind, und Rückstellmittel in den Auslese-Mitteln zum Anlegen eines Rückstellpotentials längs des Gatt-Isolators der Transistoren (19, 21, 25, 27) in der ausgewählten Reihe von Speicherelementen (11, 13, 15, 17), wobei das Rückstel!potential eine Größe aufweist, die gleich und entgegengesetzt zu der Abtastspannung ist,
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