DE2144231B2 - Verzögerungsanordnung - Google Patents

Description

zität C_n ist zwischen der Abfuhrelektrode und der Torelektrode des Transistors T_n vorgesehen. Die Torelektrode des Transistors T₁ ist mit dem Ausgang S₂ der Schaltspannungsquelle S₀ verbunden. Die Torelektrode des Transistors T₀ und T_n sind mit dem Ausgang S₁ der Schaltspannungsquelle S₀ verbunden. Die Diode D_n ist einerseits mit der Abfuhrdektrode des Transistors T_n und andererseits mit dem Ausgang S₂ der Schaltspannungsquelle S₀ verbunden. Die Zufuhrelektrode der Transistoren T₀ ist über die Reihenschaltungdes Widerstandes R₀, der Eingangsspannungsquelle Vi und der Gleichspannungsquelle E₁ mit einem Punkt konstanten Potentials verbunden.

Die Wirkungsweise der bekannten Anordnung wird an Hand von F i g. 2 beschrieben. In F i g. 2 a bzw. F i g. 2 b sind die an den Ausgängen S₂ und S₁ auftretenden Spannungen als Funktion der Zeit dargestellt. Es sind symmetrische Rechteckspannungen mit einem Maximum von OVoIt und einem Minimum von — £"Volt. Während der Zeit, da die Spannung am Punkt S₁ gegenüber Ende negativ ist, wird Information betreffs der Größe des Eingangssignals V₁ zur Kapazität C₀ weitergegeben, nach F i g. 2 b somit während der Zeitintervalle τ 2, τ 4, τ 6 und τ 8. Im Zeitintervall τ 2 ist das Eingangssignal Vi klein, während es im Zeitintervall τ 4 usw. groß ist. Im Zeitintervall τ2 fließt ein Strom durch den Transistor T₀, der ungefähr gleich Vi/R₀ Ampere ist. Hierbei ist V₁ die Größe des Eingangssignals im beschriebenen Zeitintervall τ2 und R₀ der Widerstandswert des Widerstands R₀ in F i g. 1. Dieser Strom läßt die Spannung an der Abfuhrelektrode des Transistors T₀ um eine Summe Λ V₁ zunehmen; siehe F i g. 2d. Im Zeitintervall τ3 wird die Kapazität C₀ über den Transistor T₁ entladen, bis die Spannung über dieser Kapazität gleich — (E — Vd) Volt ist, worin V_d die Schwellenspannung des Transistors T₁ ist, wobei die Größe der Schwellenspannung durch den Signalwert Δ V₁ bestimmt wird. Im Zeitintervall t4 wird der Kapazität C₀ über den Transistor T₀ wieder Ladung zugeführt, wodurch die Spannung an der Abfuhrelektrode des Transistors T₀ um eine Summe Δ V₂ ansteigen wird (siehe Fig. 2d). Im Zeitintervall r5 wird die Kapazität C₀ über den Transistor T₁ entladen, bis die Spannung über dieser Kapazität gleich — (E — Va) Volt ist, worin V_d' die zum Signalwert Δ V₂ gehörige Schwellenspannung des Transistors T₁ ist. Es hat sich nun herausgestellt, daß die zum Signalwert Δ V₂ gehörige Schwellenspannung Vd um einen Betrag ö Volt größer ist als die zum Signalwert Δ V₁ gehörige Schwellenspannung Va. Dies bedeutet, daß die im Zeitintervall τ5 auftretende Spannungssenkung über der Kapazität C₀ gleich (Δ V₂ - δ) Volt ist an Stelle von Δ V₂ Volt. In dem Moment, da das Zeitintervall τ6 beginnt, ist die Spannung an der Abfuhrelektrode des Transistors T₀ gleich {-(2E - V_d} Volt (siehe F i g. 2d). Am Ende des erwähnten Zeitintervalls ist die Spannung an der Abfuhrelektrode des Transistors T₀ gleich {—(2E-Vd) + δ + Δ V₂) Volt. In dem erwähnten Zeitintervall ist die Spannungssenkung über der Kapazität C₀ somit gleich Δ V₂ Volt.

Im Zeitintervall τ3 wird die Kapazität C₁ über den Transistor T₁ aufgeladen, bis die Spannung über dieser Kapazität um eine Summe von Δ V₁ Volt gestiegen ist (siehe F i g. 2 c). Im Zeitintervall τ4 wird die Kapazität C₁ über den Transistor T₂ entladen, bis die Spannung über dieser Kapazität gleich -(E- Vd) Volt ist, worin Vd die zum Signalwert Δ V₁ gehörige Schwellenspannung des Transistors T.. ist. Im Zeitintervall τ5 wird die Kapazität C₁ über den Transistor T₁ aufgeladen. Hierbei ist der Spannungsanstieg über der Kapazität C₁ gleich der Spannungssenkung über der Kapazität C₀ in dem beschriebenen Zeitintervall. Der erwähnte Spannungsanstieg ist somit gleich (Δ V, — δ) Volt. Im Zeitintervall t6 wird die Kapazität C₁ über den Transistor T_z entladen, bis die Spannung über dieser Kapazität gleich -(E-2"d) Voit ist, worin Vl"& die zum

ίο Signalwert (Δ V₃ — δ) gehörige Schwellenspannung des Transistors T₃ ist. Da δ sehr viel kleiner ist als Δ V₂, gilt mit einer guten Annäherung, daß Vd" = Vd-Dies" bedeutet, daß die Spannungssenkung über der Kapazität C₁ im Zeitintervall τ6 gleich (Δ V₂-Id) Volt

an Stelle von Δ V₂ Volt ist, was es eigentlich hätte sein müssen. Eine einfache Berechnung zeigt, daß die der Spannungssenkung (Δ V₂ — S) Volt über der Kapazität C₀ im Zeitintervall τ5 entsprechende Spannungssenkung über der Kapazität C_n aus dem kapazitiven Speicher nach F i g. 1 gleich (Δ V₂ — ") · δ Volt sein wird, worin η die Rangnummer der Kapazität C_n ist. Dies trifft jedoch nur dann zu, wenn η ■ δ gegenüber A V₂ klein ist. Wenn η · δ mit Δ V₂ vergleichbar wird, wenn somit η groß gewählt wird, so ist die entsprechende Spannungssenkung gleich (1 — δ)^η Volt. Wenn jedoch η · δ mit dem Signalwert Δ V₂ vergleichbar wird, so treten auch Effekte zweiter und dritter Ordnung auf. Dies bedeutet, daß im Gegensatz zu den in Fig. 2d und 2c behandelten Beispielen, wo nur ein Signalwert unkorrekt war (siehe in Fig. 2d Intervall τ5 und in F i g. 2 c Intervall r6), zwei oder mehr aufeinanderfolgende Signalwerte unkorrekt sind, wie in F i g. 2f schematisch dargestellt ist. In der F i g. sind die Signalwerte in den Intervallen xm und τ/η+ 2 unkorrekt. In dem Intervall xm ist der Signalwert gleich (Δ V₂ — O₁₁) Volt und im Intervall τm + 2 ist der Signalwert gleich (Δ V₂-O₂₂) Volt. Erst im Intervall Δ V₂ ist der Signalwert korrekt und gleich Δ V₂ Volt.
In F i g. 3 ist die erfindungsgemäße Verzögerungsanordnung dargestellt. Die Hauptstrombahnen der Transistoren T₀, T₁, T₂, T₃ ... T_n sind in Reihe geschaltet. Die Zufuhrelektrode des Transistors T₀ ist über die Reihenschaltung des Widerstandes R₀ und der Signalspannungsquelle Fj mit einem Punkt konstanten Potentials verbunden. Die Speicherkapazitäten C₀, C₁, C₂, C₃ und C_n sind jeweils zwischen der Abfuhrelektrode und der Torelektrode der jeweiligen Transistoren T₀, T₁, T₂, T₃ und T_n vorgesehen. Die Torelektroden der Transistoren T₀ und T₂ sind mit dem Signalausgang 2 der Schaltspannungsquelle S₀ verbunden, während die Torelektroden der Transistoren T₁, T₃ und T_n mit dem Ausgang 1 der Schaltspannungsquelle S₀ verbunden sind. Die Diode D ist zwischen der Abfuhrelektrode des Transistors T_n und dem Ausgang 2 der Schaltspannungsquelle S₀ vorgesehen. Die Kapazität C₀ ist zugleich über den Hilfsspeicher I mit einer zusätzlichen Zufuhrelektrode des Transistors T₂ verbunden. Die Kapazität C₁ ist zugleich über den Hilfsspeicher II mit einer zusätzlichen Zufuhrelektrode d?s Transistors T₃ verbunden, während die Kapazität C₂ zugleich über den Hilfsspeicher Illmiteinerzusätzlichen Zufuhrelektrode des Transistors T_n verbunden ist. Jeder der Hilfsspeicher enthält einen Feldeffekttransistor, wobei zwischen der Torelektrode und der Abfuhrelektrode eine Kapazität vorgesehen ist. Die Torelektroden der Transistoren T₁₁ und T₃₃ aus der Speicherstufe I bzw. III sind mit dem Ausgang 3 der Schaltspannungsquelle S_n verbunden, während die

Torelektrode des Transistors T₂₂ aus der Speicherstufe II mit dem Ausgang der Schaltspannungsquelle S₀ verbunden ist. Die Verbindung der Schaltung nach F i g. 3 wird an Hand von F i g. 4 beschrieben.

Vorausgesetzt wird, daß das Eingangssignal Vi in den dem Zeitintervall I₁ vorhergegangenen Zeitintervallen eine Amplitude von OVoIt aufwies. Dies bedeutet, daß der Transistor T₀ in diesen Zeitintervallen nicht leitend war und daß keine Ladung in die Kapazität C₀ geflossen ist. Die Spannung über der Kapazität C₀ ist deshalb in den Zeitintervallen Z₁ und t₂ gleich ·-(£— F₀) Volt, worin F₀ die Schwellenspannung des Transistors T₁ ist; siehe F i g. 4e. In den Zeitintervallen t₃ und /₄ ist die Spannung an der Torelektrode des Transistors T₀ gleich — E Volt; siehe F i g. 4b. Vorausgesetzt wird nun weiter, daß das Eingangssignal in den Zeitintervallen t₃ und /₄ eine von O abweichende, positive Amplitude aufweist. Der Transistor T₀ ist in den erwähnten Intervallen leitend. Die Spannung über der Kapazität C₀ ist am Ende des Intervalls /₄ um eine Summe von Δ V Volt gestiegen (siehe F i g. 4e). In den Zeitintervallen t₅ und <₆ ist die Spannung an der Torelektrode des Transistors T₁ gleich — E Volt, siehe Γ i g. 4a, und die Spannung an der Torelektrode des Transistors T₀ gleich 0 Volt. In den erwähnten Zeitintervallen ist der Transistor T₁ leitend und der Transistor T₀ nichtleitend. Die Kapazität C₀ wird im Zeitintervall i₆ entladen, und zwar so weit, bis die Spannung an Punkt 5 der Schaltung gleich -(E-V₀-j-d) Volt ist (siehe F i g. 4a), worin (K₀-O) die zum Signalsprung Λ V gehörige Schwellenspannung des Transistors T₁ ist. Die Spannung K₇ am Punkt 7 der Schaltung ist in dem beschriebenen Zeitintervall um eine Summe (Δ V—δ) Volt gestiegen; siehe F i g. 4g. Im Zeitintervall /„ ist der Transistor T₁₁ leitend. In diesem Zeitintervall wird die Ladung δ · C, die im Zeitintervall /₅ in der Kapazität C₀ zurückgeblieben ist, über den Transistor T₁₁ nahezu zur Kapazität C_n übertragen. Hierdurch steigt die Spannung K₆ am Punkt 6

derSchaltrngumeineSummevon -γ Volt. Infolge dieses Anstiegs nimmt die Schwcllenspannung des Transistors T_n etwas zu, wodurch die Endspannung über der Kapazität C₀ gleich - (E-V₀+-- -<5)Voltist,worin d — δ/V_a. Durch das Anbringen des Hilfsspeichers I zwischen der Kapazität C₀ und der Kapazität C₂ ist somit erreicht, daß der auftretende Fehler in der Bezugsspannung über der Kapazität C₀ um einen Faktor

•τ- verringert ist. Der Übersichtlichkeit halber wird der

Fehler -j- · δ vernachläßigt. Im Zeitintervall t₇ erfolgt eine Ladungsübertragung zwischen der Kapazität C₁ und der Kapazität C₂. Ferner findet zugleich eine Ladungsübertragung zwischen der Kapazität C₁₁ und der Kapazität C₂ statt. Es fließt eine Ladung von
C-(AV- 2S) Coulomb von der Kapazität C₁ zur Kapazität C₂.

Ferner fließt eine Ladung von δ · C Coulomb von der Kapazität C₁₁ zur Kapazität C₈. Die Spannunj über der Kapazität C₂ steigt hierdurch um eine Summi von (dV—d) Volt (siehe Fig. 4h). Die Spannunj über der Kapazität C₁ sinkt, bis die Spannung übei dieser Kapazität gleich — (E- V₀+d) Volt ist. Dei Fehler im Bezugspegel über der Kapazität C₁ ist somii gleich δ Volt. In dem Zeitintervall J₈ erfolgt eine Ladungsübertragung zwischen der Kapazität C₁ und C₂₂. Die Spannung über dieser Kapazität steigt um eine Summe von δ/h Volt. Im Zeitintervall t₉ erfolgt eine Ladungsübertragung zwischen der Kapazität C₂ und C< und zwischen der Kapazität C₂₈ und C₈. Die Spannung über der Kapazität C₃ sinkt, bis die Spannung über dieser Kapazität gleich -(E-V₀+ δ) Volt ist (siehe Fig.4h). Der Fehler im Bezugspegel ist somit auch hier wieder gleich δ Volt. Vernachlässigen wir den obenerwähnten Fehler von j- · δ Volt in der Bezugsspannung über der Kapazität C₀ nicht, so zeigt eine einfache Berechnung, daß der Fehler in der Bezugsspannung über der Kapazität C_n gleich δ (1 —» · d/h) Volt ist, worin « die Rangnummer der beschriebenen Kapazität ist. Wenn beispielsweise d = 1/300 und h — 1/10, so beträgt, wenn « = 100, der Fehler in der Bezugsspannung 1 % und ist somit vernachlässigbar. In der Anordnung nach F i g. 1 beträgt, wenn d = 1/300 und η — 100, der Fehler in der Bezugsspannung 30 %, was unzulässig groß ist.
In dem in F i g. 3 dargestellten Ausführungsbeispiel ist in jeder Speicherstufe die Zufuhrelektrode des Transistors unmittelbar mit der ersten Kapazität verbunden. Es ist jedoch auch möglich, die Zufuhrelektrode über die Hauptstrombahn eines zweiten Feldeffekttransistors mit der ersten Kapazität zu verbinden.

Ferner ist es auch möglich, die Zufuhrelektrodc des Transistors aus jeder der Hilfsspeicherstufen I, II und III gleichfalls über die Hauptstrombahn eines Feldeffekttransistors mit der dazugehörigen Kapazität zu verbinden. Hierdurch wird erreicht, daß der Fehler in der Bezugsspannung noch mehr verringert wird.

Es ist ersichtlich, daß die Erfindung sich nicht auf die gegebenen Beispiele beschränkt und daß für den Fachmann im Rahmen der Erfindung viele Abwandlungen

möglich sind. So können sowohl bipolare als auch Feldeffekttransistoren verwendet werden. Auch können sowohl Feldeffekttransistoren vom Bereicherungstyp als auch vom Verarmungstyp angewendet werden. Ferner kann vorteilhaft niederohmiges Substrat, von beispielsweise 1 Ohm, angewendet und die Kanallänge der Feldeffekttransistoren groß gewählt werden, wodurch d'"e Rückwirkung noch weiter herabgesetzt wird. Ferner kann die in F i g. 3 beschriebene Anordnung vorteilhaft zur Verwirklichung eines Filters für elektrische Signale angewendet werden. Auch können in Kombination mit der beschriebenen Anordnung übliche Ein- und Ausgangskreise angewendet werden. Ferner können zwei oder mehrere der erwähnten Anordnungen parallel geschaltet werden mit gemein-

samen Eingängen und/oder Ausgängen.

Hierzu 1 Blatt Zeichnungen

Claims (4)

1 2 Hierbei trat das Problem auf, wie erkannt wurde, da; Patentansprüche: bei der Anwendung einer großen Anzahl von Stufen in der oben beschriebenen Anordnung eine gute

1. Anordnung zum Verzögern elektrischer Im- Wirkungsweise dadurch gestört wird, daß in jeder Stufe pulse, mit einer Reihe von Stufen, die jeweils eine 5 der Anordnung eine geringe Amplitudenminderung erste und eine zweite Kapazität enthalten, die von Signalsprüngen auftritt. Hiermit wird gemeint, daC mittels der Hauptstrombahn wenigstens eines dann, wenn das Eingangssignal beispielsweise von Transistors miteinander verbunden sind, wobei 0 Volt auf V Volt springt, das Ausgangssignal am Ausdie zweite Kapazität jeder Stufe zugleich die erste gang der Anordnung von OVoIt auf (V — o) Volt Kapazität der auf die erwähnte Stufe folgenden io springt, worin δ die Fehlspannung ist. Behält das Ein-Stufe bildet, wobei der Eingangselektrodenkreis gangssignal danach den Wert von V Volt, so wird das des Transistors die erste Kapazität und der Aus- Ausgangssignal auch diesen Wert annehmen. Der ergangselektrodenkreis die zweite Kapazität enthält, wähnte Effekt hat einen sehr nachteiligen Einfluß auf während eine Schaltspannungsquelle zwischen der die Frequenzkennlinie der Anordnung.
Steuerelektrode des Transistors und dem von der 15 Die Erfindung bezweckt, eine Lösung für das oben-Eingangselektrode des Transistors abgewandten erwähnte Problem zu schaffen und ist dadurch gekenn-Anschluß der ersten Kapazität anschließbar ist, zeichnet, daß die erste Kapazität in wenigstens einer dadurch gekennzeichnet, daß die erste Anzahl von Stufen zugleich über einen HilfsSpeicher Kapazität in wenigstens einer Anzahl von Stufen mit der zweiten Kapazität einer folgenden Stufe verzugleich über einen HilfsSpeicher mit der zweiten ao bunden ist, welcher Hilfsspeicher derart gesteuert wird, Kapazität einer folgenden Stufe verbunden ist, wel- daß erst nach der Ladungsübertragung zwischen der eher Hilfsspeicher derart gesteuert wird, daß erst ersten und der zweiten Kapazität eine Ladungsübernach einer Ladungsübertragung zwischen der ersten tragung zwischen der ersten Kapazität und dem Hilfsund der zweiten Kapazität eine Ladungsübertra- speicher erfolgt, wonach die in dem Hilfsspeicher und gung zwischen der ersten Kapazität und dem Hilfs- 35 der zweiten Kapazität gespeicherte Ladung zur zweiten speicher stattfindet, wonach die in dem Hilfsspei- Kapazität der folgenden Stufe übertragen wird.

eher und der zweiten Kappzität gespeicherte La- Die Erfindung beruht auf der Erkenntnis, daß die

dung zur zweiten Kapazität der folgenden Stufe oben beschriebene Signaldegradation eine Folge der

übertragen wird. Tatsache ist, daß die Schwellenspannung eines Tran-

2. Anordnung nach Anspruch 1, dadurch gekenn- 30 sistors von dem übertragenen Signalwert Δ Kabhängt, zeichnet, daß der Hilfsspeicher mit einer zusätzli- Bei der Verwendung einer verhältnismäßig kleinen Anchen Eingangselektrode des Transistors aus der zahl von Stufen wird der Effekt nur wenig Schwierigkeifolgenden Stufe verbunden ist. ten verursachen, bei der Verwendung einer großen An-

3. Anordnung nach Anspruch 1 oder 2, dadurch zahl von Stufen jedoch, beispielsweise ein paar Hundert, gekennzeichnet, daß der Hilfsspeicher einen Tran- 35 wird der erwähnte Effekt starke Schwierigkeiten bereisistor enthält, wobei zwischen der Steuerelektrode ten. Der Effekt tritt besonders stark dann auf, wenn und der Ausgangselektrode eine Kapazität vorge- für die Transistoren Feldeffekttransistoren verwendet sehen ist, die kleiner ist alf die Speicherkapazität. werden. Der Grund dafür ist, daß einerseits eine elek-

4. Anordnung nach einem der vorhergehenden trostatische Rückwirkung von der Abfuhrelektrode Ansprüche, dadurch gekennzeichnet, daß wenig- 40 über das Substrat auf den Kanal zwischen der Quellenstens ein Teil in einem Halbleiterkörper integriert elektrode und der Abfuhrelektrode des verwendeten ist. Feldeffekttransistors stattfindet, und andererseits, daß

die Länge des Kanals im geringen Maße von der Spannung auf der Abfuhrelektrode abhängt. Bei FeId-

45 effekttransistoren, die ein hochohmiges Substrat aufweisen, ist die elektrostatische Rückwirkung dominant, während bei Feldeffekttransistoren, die ein nieder-

Die Erfindung betrifft eine Anordnung zum Ver- ohmiges Substrat aufweisen, der zweite Effekt dominant zögern elektrischer Impulse, mit einer Reihe von Stu- ist.

fen, die je eine erste und eine zweite Kapazität enthal- 50 Die Erfindung wird nunmehr an Hand einiger in den ten, die mittels der Hauptstrombahn wenigstens eines Zeichnungen dargestellter Ausführungsbeispiele näher Transistors miteinander verbunden sind, wobei die erläutert. Es zeigt
zweite Kapazität jeder Stufe die erste Kapazität der F i g. 1 die bekannte Anordnung,

darauffolgenden Stufe bildet, wobei der Eingangs- F i g. 2 die an verschiedenen Punkten in den bekann-

elektrodenkreis des Transistors die erste Kapazität 55 ten Anordnungen auftretenden Spannungen als Funk- und der Ausgangselektrodenkreis des Transistors die tion der Zeit,

zweite Kapazität enthält, während eine Schaltspan- F i g. 3 ein Ausführungsbeispiel der erfindungsge-

nungsquelle zwischen der Steuerelektrode des Tran- mäßen Anordnung,

sistors und dem von der Eingangselektrode des Tran- F i g. 4 die an verschiedenen Punkten in der Ansistors angewandten Anschluß der ersten Kapazität an- 60 Ordnung nach F i g. 3 auftretenden Spannungen als schließbar ist. Bei einer bekannten Anordnung dieser Funktion der Zeit.

Art, wie beschrieben in der deutschen Offenlegungs- In der bekannten Verzögerungsanordnung nach

schrift 1 920 077, ist der Transistor ein Feldeffekttran- F i g. 1 sind die Hauptstrombahnen der Feldeffektsistor. Die Feldeffekttransistoren sind gruppenweise transistoren T₀, T₁ ... T_n in Reihe geschaltet. Die miteinander verbunden, wobei sie Knotenpunkte bil- 65 Kapazität C₀ ist zwischen der Abfuhrelektrode und den, denen Schaltsignale zugeführt werden, die in der Torelektrode des Transistors T₀ vorgesehen. Die Reihenfolge der Rangnummer der Knotenpunkte an- Kapazität C₁ ist zwischen der Abfuhrelektrode und der steigend phasenverschoben sind. Torelektrode des Transistors T, vorgesehen. Die Kana-