DE2529448C2 - Schaltungsanordnung zur Umwandlung von NRZ-Signalen in RZ-Signale, insbesondere für die synchrone Zeitmultiplexbildung - Google Patents

Description

Bei der Verarbeitung von Digitalsignalen liegen am Ausgang einer Schaltung die Informationen im allgemeinen als NRZ-Signaie vor, da als Ausgangsstufe meist ein Flip-Flop als Zwischenspeicher benutzt wird, um eine feste Beziehung zwischen Informationsbits und Taktimpulsen zu gewährleisten. Für einige Anwendungsfälle wird es notwendig, die NRZ-Signale zur weiteren Verarbeitung in RZ-Signale umzuwandeln.

Aus Electronics 1971,11. Oktober, Seite 85 sind NRZ- und RZ-Formate bei Signalen bekannt

Ein möglicher Fall, NRZ-Signale in RZ-Signale umzuwandeln, ist z. B. die Zusammenfassung von zwei synchronen Informationsflüssen der Geschwindigkeit v, zu einsm resultierenden Informationsfluß Φ2 gemäß

v₂=2v,.

Wendet man für die Zusammenfassung die Zeitmultiplexbildung mit bitweiser Verschachtelung an, so genügt als Multiplexer bei vorhandenen RZ-Signalen ein ODER-Tor mit zwei Eingängen, wenn die RZ-Signale eine Phasenverschiebung von π zueinander aufweisen.

Bisher bekannte Verfahren zur Herstellung der RZ-Signale benutzen zur Umwandlung der NRZ- in RZ-Signale UND-Tore, an deren einem Eingang die NRZ-Signale und an deren zweitem Eingang entweder der Takt oder der inverse Takt anliegen. Auf diese Weise gelingt es, aus zwei Informationsflüssen gleicher Bitrate mit N RZ-Signalen zwei Informationsflüsse mit RZ-Signalen herzustellen, wobei sich die Phasenverschiebung von st durch die Benutzung von Takt und invertiertem Takt ergibt Dieses Verfahren stößt bei höheren Taktfrequenzen auf Schwierigkeiten, da sich die RZ-Signale nicht ohne weiteres einwandfrei herstellen lassen. Infolge der Streuung bezüglich der Verzögerungszeiten der verwendeten Bauelemente kann nicht sichergestellt werden, daß die Flanken der NRZ-Signale zeitlich exakt mit Taktflanken zusammenfallen. Hierdurch entstehen neben den erwünschten RZ-Signalen Fehlimpulse, die nur vermieden werden können, wenn die NRZ-Signale durch geeignete Maßnahmen, z. B. über eine einstellbare Verzögerungsleitung, zeitlich gegen die Taktimpulse verschoben werden können (The TTL Data Book, 2. Auflage, Texas Instruments Deutschland GmbH, Fig. 157 L 157 auf Seite318uhd Fig.S 157auf Seite319).

In der DE-OS 19 48 533 ist eine Schaltungsanordnung zur Umwandlung einer ersten Impulsfolge in eine zweite Impulsfolge im B-Code und mit der doppelten Bit-Folgefrequenz beschrieben. Die Codeumwandlung und die Verdoppelung der Bit-Folgefrequenz bei der zweiten Impulsfolge geschieht mittels getakteter UND-Tore.

Eine andere Möglichkeit zur Erzeugung von zwei um π verschobenen Impulsfolgen mit RZ-Signalen besteht

darin, die NRZ-Signale zunächst mit UND-Toren unter Benutzung des Informationstaktes in gleichphasige RZ-Signale umzuwandeln und die benötigte Phasenverschiebung durch Verzögerung des einen Signals zu erreichen. Da diese Verzögerung im allgemeinen durch digitale Schaltkreise erreicht wird, treten auch hierbei die oben erwähnten Schwierigkeiten infolge der Streuung der Bauelemente auf. Auch bei Verwendung von passiven Bauelementen für die Verzögerung sind Temperatureinflüsse, & h. Laufzeitänderungen, nicht zu vermeiden, st daß immer die Gefahr von Fehlimpulsen besteht

In das TTL-Kochbuch, Texas Instruments, 1973 ist auf den Seiten 162—164 angeführt daß die Verzögerungszeiten von Bauelementen streuen und deshalb besondere Maßnahmen, z. B. Verzögerungen in Takt- und Datenleitungen, zu treffen sind, wenn in Schaltwerken Fehlfunktionen infolge unterschiedlicher Verzögerungszeiten einzelner Bauelemente vermieden werden sollen.

In Valvo-Berichte, Band VIII, Heft 5, Dezember 1967, Seite 152 ist angegeben, daß z. B. durch kettenförmige aufeinanderfolgende logische Operationen Laufzeitunterschiede zwischen mehreren Signalen auftreten können, die sich durch synchronisierende Taktimpulse und anschließende Speicherung sog. Auffangflip-fiops auffangen lassen.

Die Erfindung vermeidet die vorgenannten Nachteile weitestgehend, ohne mehr Aufwand bezüglich der Schaltungsrealisierung zu erfordern.

Die Schaltungsanordnung nach der Erfindung ist gemäß Hauptanspruch dadurch gekennzeichnet, daß am zweiten Eingang des AND- oder NAND-Tores die umzuwandelnde NRZ-Information anliegt und daß der Takteingang des D-Flip-Flops an einem Arbeitstakt liegt dessen Frequenz gegenüber der des Taktes der umzuwandelnden NRZ-Information verdoppelt ist

Hierdurch wird vor aliem der Vorteil erzielt, daß die Impulsbreite der erhaltenen RZ-Signale definiert ist durch die Periodendauer des Arbeitstaktes Γ und daß dessen Phasenlage andererseits nicht mehr wie beim Stand der Technik an die Phasenlage der zu verarbeitenden NRZ-Signale angepaßt werden muß. Es genügt also zur fehlerfreien Verarbeitung von NRZ-Signalen, daß die schaltende Flanke des Arbeitstaktes T innerhalb jedes zu verarbeitenden NRZ-lmpulses liegt Dies ist dadurch gegeben, daß die Frequenz des Arbeitstaktes T gegenüber der der NRZ-Signale verdoppelt ist .

Für die Abnahme der RZ-Information ergeben sich je nach dem verwendeten Tor verschiedene Ausführungen. Bei Verwendung eines NAND-Tores ist dessen erster Eingang mit dem nicht invertierten Ausgang des D-Flip-Flops verbunden und die RZ-Information ist am invertierten Ausgang des D-Flip-Flops abnehmbar (Anspruch 2, F i g. 3).

Bei Verwendung eines NAND-Tores ist dessen erster Eingang mit dem invertierten Ausgang des D-Flip-Flops verbunden und die RZ-Information ist am nichtinvertierten Ausgang des D-Flip-Flops abnehmbar (Anspruch J).

Eine bevorzugte Weiterbildung der Erfindung F⁷IiT. 4. flinsprucn 5; ;:e-,tatet. während des Betriebes

verarbeiten ist diese mit einfacher Ausgangsbitrate zu erzeugen.

Im folgenden werden anhand von F i g. 1 bis 4 drei Schaltungsanordnungen nach der Erfindung näher erläutert Es zeigt

Fig. 1 eine Schaltungsanordnung zur Erzeugung von RZ-Signalen aus NRZ-Signalen,

F i g. 2 Zeitdiagramme zur Erklärung der Wirkungsweise der Schaltungsanordnung nach F i g. 1,

F i g. 3 eine Schaltungsanordnung zur Erzeugung von zwei gegeneinander um π phasenverschobenen Impulsfolge mit RZ-Signalen aus zwei synchronen NRZ-Signalen π und

Fig.4 eine Schaltungsanordnung zur Zusammenfassung von zwei um π phasenverschobenen Impulsfolgen mit RZ-Signalen zu einem NRZ-SignaL die auf einfache Weise ein Umschalten zwischen der halben und der vollen Ausgangsbitrate eines Multiplexers gestattet

Die in F i g. 1 dargestellte Schaltungsanordnung dient zur Umwandlung von NRZ-Signalen in RZ-Signale. Sie besteht im wesentlichen aus einem D-Flip-Flop 1 als Speicher und einem NAND-Tor. Als Speicher kommen außer getakteten rückgekoppelten D-Flip-Flops auch getaktete JK-Flip-Flops in Betracht, die bei geeigneter Beschaltung dann wie D-Flip-Flops funktionieren.

Bei einem D-Flip-Flop handelt es sich bekanntlich um einen Verzögerungs- oder Delay-Flip-Flop mit nur einem Eingang. Die diesem Eingang zugeführte Information wird in den D-Flip-Flop übernommen und erscheint mit einer Verzögerung von maximal einer Taktperiode am nichtinvertierten Ausgang Q bzw. invertiert am Ausgang Q. Die Funktion eines rückgekoppelten D-Flip-Flops läßt sich zur Lösung der vorliegenden Aufgabe bei entsprechender Beschaltung der Eingänge auch mit einem sogenannten JK-Flip-Flop erzielen, wie sich aus der nachfolgenden Wahrheitstabelle ergibt

	Zeitpunkt	K	(η+ 1)
	η	L	Q
	J	H	Qn
1.	L	L	L
2.	L	H	H
3.	H
4.	H

..' i*\<i\ '■■:■. . ■ ·; Tä.-fjen wabi"·»?'^ umzun. :im entwecsr zwei syncivone NRZ-Signale /1 »ι eine .^n, .;. . > KZ-aignalfnlgy j '-.//2 mit

g j

• erccu.euer Aüigar.g>i unite ineinanderzuschachteln 'der ci:-.r. wenn nur t me NRZ-Signalfolge 71 /u Zur Erzielung der gewünschten Funktion ist somit an den einen Eingang / die NRZ-Information anzulegen, während der andere Eingang K ständig auf H-Potential liegt. Der JK-Flip-Flop kann nämlich bei dieser Beschaltung nur noch die Zustände 2. bzw. 4. der Wahrheitstabelle annehmen, die genau der im folgenden beschriebenen Funktion des rückgekoppelten D-Flip-Flops entsprechen. Im folgenden wird daher bei der Beschreibung der Schaltungsanordnung siets von einem rückgekoppelten D-F!ip-Flop ausgegangen. An deren Takteingang ist ein Arbeitstakt T der doppelten Frequenz des zum NRZ-Signal gehörenden Taktes anzulegen.

D^eine Ausgang Qdes D-Flip-Flops 1 wird über den

einen Eingang des NAND-Tores auf den Eingang D ackgekoppelt. Dem ^weiten Eingang des NAND-Tores ■/erden die NRZ-Informationen JNRZ angeboten; am invertierten Ausgang Q des D-Flip-Flops 1 stehen dann

die RZ-Informationen JRZzur Verfügung.

Anhand von Fig.2 wird die Wirkungsweise der Schaltungsanordnung nach F i g. 1 näher erläutert Es ist bekannt, daß ein D-Rip-Flop als Teiler benutzt werden kann, wenn der Ausgang Q auf den Eingang D rückgekoppelt wird. Am anderen Ausgang Q ergibt sich dann ein Takt der halben Frequenz gegenüber dem Arbeitstakt am Takteingang (Motorola: MECL Integrated Circuits Data Book S. 5 -101).

In der Schaltungsanordnung nach F i g. 1 wird, wegen ι ο der Verwendung eines NAND-Tores im Rückkopplungszweig, vom Ausgang rückgekoppelt. Solange die NRZ-Information JNRZ»L« ist, wird der Ausgang des NAND-Tores auf »!-!«-Potential und damit der Ausgang Q auf »L«-Potential gehalten. Wechselt die NRZ-Information auf »!-!«-Potential, so wirkt der D-Flip-Flop 1 als Untersetzerzähler. Da die Frequenz des Arbeitstaktes T doppelt so hoch wie die des zur. NRZ-Information gehörenden Taktes ist, ergibt sich am Ausgang Q des D-Flip-Flops 1 für diesen Fall der Takt der NRZ-Information, der zugleich die RZ-Information JRZ darstellt. Für die zeitliche Lage der schaltenden Arbeitstaktflanke gegenüber einer Flanke der Information gilt daher im Idealfall

15

20

t =

4/'

25

wenn mit /die Impulsfolgefrcquenz der NRZ-Information bezeichnet wird. Die Schaltung arbeitet noch einwandfrei bei Abweichungen δ von diesem Sollwert von

so daß sich für / ergibt

2/

35

40

Auch wenn diese Bedingung nicht eingehalten wird, ergeben sich noch keine Fehler bei der Umwandlung. Es tritt lediglich eine zulässige Phasenverschiebung um π in der RZ-Information auf.

Fig.3 zeigt eine Weiterbildung der Erfindung zur Umwandlung von zwei zueinander synchronen NRZ-Informationen in zwei gegeneinander um π phasenverschobene RZ-Informationen. Zur Umwandlung beider NRZ-Signale in RZ-Signale sind auf der Eingangsseite zwei identische Schaltungsanordnungen nach F i g. 1 vorgesehen. Die Phasenverschiebung um π wird gemäß Anspruch 3 durch einen weiteren Speicher 3 in einem Zweig der Schaltung erzeugt (Schieberegister). Dieser weitere Speicher kann vorzugsweise auch wieder ein D-Flip-Flop sein.

F i g. 4 zeigt eine wahlweise vermittels eines Schalters S auf zwei Betriebszustände umschaltbare Schaltungsanordnung, die dazu dient, entweder die· beiden zu verarbeitenden synchronen NRZ-Signale /1 und /2 am Ausgang zu einen einzigen neuen NRZ-Signalfolge Ji/J2 mit verdoppelter Ausgangsbitrate zusammenzufassen, d.h. ineinanderzuschachteln, oder aber im zweiten Betriebszustand, falls nur eine einzige NRZ-Signalfolge Ji zu verarbeiten ist, nur- eine dieser entsprechende neue NRZ-Signalfolge/1 mit einfacher Ausgangsbitrate am selben Ausgang zu erzeugen, wie im ersten Betriebszustand.

Zur Erzeugung der dazu jeweils genau gleich groß erforderlichen Verzögerung, d. h. der Phasenverschiebung des NRZ-Signals /2 im ersten Betriebsfall bzw. der ersten Hälfte jedes NRZ-Signals JX im zweiten Betriebsfall, jeweils um π sind nach F i g. 4 zwei weitere als D-Flip-Flops ausgebildete Speicher 4 und 3 vorgesehen, von denen in jedem Betriebszustand nur ein diesem zugeordneter Speicher 3 bzw. 4 freigegeben ist, während der jeweils andere weitere Speicher fest eingestellt bleibt. Hierzu weist jeder weitere Speicher 3, 4 einen Setzeingang pr auf.

Nach F i g. 4 werden die im ersten Betriebszustand zu verarbeitenden NRZ-Signale Ji und /2 in der_zuvor beschriebenen Weise in negierte RZ-Signale Ji, /2 umgewandelt, im ersten weiteren Speicher 3 wird anschließend das RZ-Signal /2 gegenüber dem RZ-Signal Ji um je phasenverschoben und erscheint somit als Signal J 2*. Ober die Eingänge 2, 3 eines NAND-Tores LJ, das als ODER-Tor für die beiden negierten, gegeneinander um π phasenverschobenen RZ-Signale Jl und J 2* wirkt werden diese miteinander verknüpft, und zwar zeitlich ineinanderverschachtelt Der Eingang LJi des NAND-Tores t/wird hierzu auf »H«-Potential gehalten, indem der ihm vorgeschaltete zweite weitere Speicher 4 durch seinen Setzeingang pr vermittels des hierzu »L«-Potential durchschaltenden Schalters 5 fest eingestellt bleibt Gleichzeitig erhält der erste weitere Speicher 3 an seinem Setzeingang pr über einen Inverter 6 »H«-Potential und wird somit freigegeben.

Ist dagegen im zweiten Betriebszustand nur ein einziges NRZ-Signal Ji zu verarbeiten, so wird vermittels Sperrung des Schalters S der zweite Speicher 4 freigegeben und über den Inverter 6 gleichzeitig der erste Speicher 3 fest eingestellt In diesem Betriebszustand erhält nunmehr der Eingang i/3 des NAND-Tores i/»H«-Potential, da ja nunmehr der diesem Eingang LJ3 vorgeschaltete erste weitere Speicher 3 festgehalten wird. Die Eingänge Ui und LJ2 des NAND-Tores LJ erhalten somit das negierte RZ-Signal /1 bzw. ein demgegenüber um π phasenverschobenes negiertes RZ-Signal Ji*, so daß sich am Ausgang des Tores LJ wieder eine vollständige NRZ-Information /1 mit einfacher Ausgangsbitrate ergibt

Dabei haben die um π phasenverschobenen negierten RZ-Signale /1* im zweiten Betriebszustand und /2* im ersten Betriebszustand gleiche Phasenlage, so daß die Schaltungsanordnung nach Fig.4 bedarfsweise auch während des Betriebs vom einen auf den anderen Zustand umschaltbar ist

Auf diese Weise lsi es möglich, die Ausgangsbitratc der jeweils benötigten Kapazität ggf. auch selbsttätig anzupassen. Insbesondere wird im ersten Betriebszustand eine neue NRZ-Information / HJ 2 mit verdoppelter Ausgangsbitrate erhalten.

Ein D-Flip-Flop 5 am Ausgang der Schaltungsanordnung dient dazu, das am Ausgang des NAND-Tores U jeweils auftretende NRZ-Signal einerseits von soge_T nannten Spikes zu befreien und es andererseits zu takten und damit einen eindeutigen Zusammenhang zwischen der Ausgangsinformation und dem Arbeitstakt Therzustellen.

Hierzu 1 Blatt Zeichnungen

Claims (6)

1. Patentansprüche:

   - 1. Schaltungsanordnung zur Umwandlung von N RZ-Signalen in RZ-Signale, insbesondere für die synchrone Zeitmultiplexbildung, mit einem D-Flip-Flop (1) und einem AND- oder NAND-Tor, dessen erster Eingang mit einem der beiden Ausgänge des D-FIip-Flops (1) und dessen Ausgang mit dem Eingang des D-Flip-Flops (1) verbunden ist, da- 'o durch gekennzeichnet, daß am zweiten Eingang des AND- oder NAND-Tores die umzuwandelnde NRZ-Information (JNRZ) anliegt und daß der Takteingang des D-Flip-Flops (1) an einem Arbeitstakt (T) liegt, dessen Frequenz gegenüber der .des Taktes der umzuwandelnden NRZ-Information verdoppelt, ist.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei Verwendung eines NAND-Tores dessen erster Eingang mit dem nicht invertierten Ausgang (Q) des D-Flip-Flops (1) verbunden ist, und daß dieJIZ-Information (JRZ) am invertierten Ausgang (Q) des D-Flip-Flops (1) abnehmbar ist (F i g. 1).
3. 3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei Verwendung eines AND-Tores dessen erster Eingang mit dem invertierten Ausgang des D-FIip-Flops verbunden ist und daß die RZ-Information am nichtinvertierten Ausgang des D-FIip-Flops abnehmbar ist.
4. 4. Schaltungsanordnung nach Anspruch 2 oder 3 zur Umwandlung'von zwei NRZ-Informationen in zwei gegeneinander um π phasenverschobene RZ-Informationen, dadurch gekennzeichnet, daß an den Ausgang (Q) des einen (2) von zwei gemeinsam an dem Arbeitstakt (T) liegenden D-Flip-Flops (1,2) ein am selben Arbeitstakt (T) liegender Speicher (3), vorzugsweise ein weiterer D-FJip-Flop, angeschlossen ist, an dessen Ausgang (Q) die gegenüber der ersten RZ-Information um η phasenverschobene «o zweite RZ-Information (JRZ) abnehmbar ist (F ig. 3).
5. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß zur Zusammenfassung zweier gegeneinander um π phasenverschobener RZ-Si- «5 gnale (J \ und J2*) zu einem neuen NRZ-Signal (Jt/J 2 bzw. Jl) wahlweise verdoppelter im ersten bzw. einfacher Ausgangsbitrate im zweiten Betriebszustand an den Ausgang (Q)jedes D-Flip-Flops (1,2) je ein weiterer, vorzugsweise als D-Flip-Flop ausgebildeter Speicher (4, 3) angeschlossen ist, daß im ersten bzw. im zweiten Betriebszustand durch einen entsprechend durchschaltenden bzw. sperrenden Schalter (S) entweder der erste (3) bzw. der zweite (4) weitere Speicher freigebbar und gleichzeitig der jeweils andere weitere Speicher fest einstellbar ist, daß ein Ausgang (Q) jedes weiteren Speichers (3,4) an je einen Eingang (Ul, t/3) eines weiteren NAND-Tores (U) gelegt ist, dessen mittlerer Eingang (U2) am rückgekoppelten Aus- ⁶<> gang (Q) des ersten D-Flip-Flops (1) liegt, und daß der Ausgang des NAND-Tores (U) an einen weiteren am gemeinsamen Arbeitstakt (7} liegenden Speicher (5) angeschlossen ist, an dessen Ausgang (Q)be\ durchgeschaltetem Schalter (S)die NRZ-Information (Ji, /2) mit doppelter Bitrate (Jl, Jl), dagegen bei gesperrtem Schalter (S)die NRZ-Information (Jl) mit einfacher Ausgangsbitrate abnehm

   bar ist (F i g. 4).
6. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß im ersten Betriebszustand der Schalter (S) »L«-Potential direkt auf den Setzeingang (pr) des zweiten weiteren Speichers (4) durchschaltet, der damit fest eingestellt bleibt, während gleichzeitig der Setzeingang (pr) des anderen — d. h. des ersten — weiteren Speichers (3) über einen Inverter (6) auf »H«-Potential gelegt ist, so daß der erste weitere Speicher (3) freigegeben ist