DE2801085C2

DE2801085C2 -

Info

Publication number: DE2801085C2
Application number: DE2801085A
Authority: DE
Inventors: Jun-Ichi Nishizawa; Tadahiro Sendai Miyagi Jp Ohmi
Original assignee: Zaidan Hojin Handotai Kenkyu Shinkokai
Current assignee: Zaidan Hojin Handotai Kenkyu Shinkokai
Priority date: 1977-01-11
Filing date: 1978-01-11
Publication date: 1990-02-22
Also published as: DE2801085A1; US4814839A; US4994872A

Description

Die Erfindung bezieht sich auf einen statischen Induktionstransistor mit einem isolierten Gate gemäß dem Oberbegriff des Anspruchs 1.

Ein derartiger statischer Induktionstransistor ist aus der Literaturstelle "Electronics and Communication in Japan", Vol. 58-C, No. 9, 1975, S. 64-70 bekannt; insbesondere aus den Fig. 4 und 5 ist bekannt, daß das Gate-Potential einen Einfluß auf die Höhe und Lage der Potentialberriere hat.

Aus der US-PS 36 31 310 ist ein Feldeffekttransistor bekannt, bei dem die Halbleiterzone benachbart zur Sourcezone eine höhere Störstellenkonzentration als benachbart zur Drainzone besitzt. Der Literaturstelle "IEEE Journal of Solid-State Circuits", Vol. SC-5, 1970, S. 328-330 ist bereits zu entnehmen, daß eine Gateelektrode nur in der Nähe der Sourcezone vorgesehen ist. Die US-PS 38 55 610 lehrt schließlich unterschiedliche Abmessungen für eine Gateisolierschicht oder eine Gateelektrode bei einem Feldeffekttransistor.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen statischen Induktionstransistor der im Oberbegriff des Anspruchs 1 genannten Art derart auszubilden, daß weitere Maßnahmen zum Ändern des Ortes und/oder der Höhe der Potentialbarriere angegeben werden.

Zur Lösung dieser Aufgabe sieht die Erfindung die im kennzeichnenden Teil des Anspruchs 1 genannten Maßnahmen vor.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Ausführungsbeispiele der Erfindung werden anhand der Zeichnung erläutert; in der Zeichnung zeigt

Fig. 1a-1e ein Beispiel eines bekannten Induktionstransistors (SIT) mit Sperrschicht-Gate, wobei Fig. 1a einen schematischen Querschnitt eines SIT zeigt und die Fig. 1b-1e Kennlinien des SIT der Fig. 1a zeigen;

Fig. 2 einen schematischen Querschnitt eines üblichen Feldeffekttransistors mit isoliertem Gate (IG-FET);

Fig. 3 eine Querschnittsdarstellung eines Metall-Isolator- Halbleitergebildes (MIS);

Fig. 4 einen Querschnitt eines erfindungsgemäßen Ausführungsbeispiels eines IG-SIT;

Fig. 5a und 5b eine perspektivische Querschnittsansicht bzw. Kennlinien eines Ausführungsbeispiels der Fig. 4;

Fig. 6 Kennlinien eines erfindungsgemäßen abgewandelten IG-SIT, wobei die Inversionsschicht bereits bei einer externen Gatevorspannung von Null induziert ist;

Fig. 7a-7d Querschnitte von alternativen Ausführungsbeispielen der Fig. 4;

Fig. 8a-8e einen Querschnitt von Abwandlungen der Ausführungsbeispiele der Fig. 4 und 7a-7d;

Fig. 9a-9c Querschnitte von strukturellen Ausführungsbeispielen des IG-SIT, ausgerüstet für eine Verkürzung der Kanallänge;

Fig. 10a-10d Querschnitte weiterer Ausführungsbeispiele des erfindungsgemäßen IG-SIT, wobei das eingebaute Potential zwischen der Sourcezone und der den Kanal bildneden Halbleiterzone zum Aufbau einer Potentialbarriere verwendet wird;

Fig. 11a-11c Querschnitte des IG-SIT gemäß weiteren Ausführungsbeispielen der Erfindung;

Fig. 12a und 12b ein Schaltbild bzw. einen Querschnitt eines komplementären IG-SIT-Inverters;

Fig. 13a-13c Querschnitte von IG-SIT-Invertergebilden unter Verwendung eines nicht gesättigten IG-FET, eines gesättigten IG-FET und eines IG-FET der Verarmungs- Betriebsart als Last;

Fig. 14a und 14b Schaltbilder von Gateschaltungen unter Verwendung des erfindungsgemäßen IG-SIT;

Fig. 15a und 15b ein Schaltbild und einen Querschnitt einer üblichen 1-Eingangs, 4-Ausgangs-I²L-Schaltung unter Verwendung von Bipolartransistoren, wobei Fig. 15c ein Schaltbild einer Logikschaltung ist, die drei I²L-Schaltungen verwendet;

Fig. 16a-16e I²L-Schaltungen unter Verwendung von J-SIT′s, wobei Fig. 16a und 16d Schaltbilder sind, während Fig. 16b und 16c Kennlinien des Injektor- und Treiber-SIT der Fig. 16a sind, während Fig. 16e eine Kennliniendarstellung eines zusätzlichen SIT in der Schaltung der Fig. 16d angibt;

Fig. 17a-17d und Fig. 18a-18d Querschnitte von I²L-Gebilden gemäß weiteren Verwendungen der Erfindung.

Zunächst sei zur Erleichterung des Verständnisses der Erfindung ein Beispiel eines statischen Induktionstransistors (J-SIT) der Sperrschicht (junction)- Bauart beschrieben, worauf dann Ausführungsbeispiele der Erfindung erläutert werden.

Die Fig. 1a, 1b, 1c, 1d und 1e zeigen den Aufbau, die Drainstrom/Gatespannungs-Kennlinien, die Drainstrom/Drainspannungs-Kennlinien, die Temperaturabhängigkeit der Drainstrom/Drainspannungs-Kennlinien und die Temperatur- und Drainstrom-Abhängigkeit des Verstärkungsfaktors eines p-Kanal-J-SIT. In den Fig. 1b und 1c ist die Ordinate logarithmisch unterteilt. In der Fig. 1d ist sowohl die Ordinate als auch die Abszisse logarithmisch unterteilt. In Fig. 1e ist die Abszisse im logarithmischen Maßstab unterteilt.

Fig. 1a zeigt ein konkretes Beispiel eines Mehrkanal-J-SIT des p-Typs. In dieser Figur ist eine p^--Epitaxialschicht 11 mit einer Störstellenkonzentration von ungefähr 1,5 × 10¹⁴ cm^-3 auf ein p⁺-Substrat 10 mit einer Störstellenkonzentration von ungefähr 1 × 10¹⁹ cm^-3 aufgewachsen und dient als eine Drainzone. Auf der p^--Zone 11 ist eine weitere p^--Zone 13 mit einer Störstellen konzentration von ungefähr 2 × 10¹⁵ cm^-3 epitaxial aufgewachsen. Hierbei sind n⁺-Gatezonen 12 mit einer maximalen Störstellen konzentration (im Kern) von ungefähr 5 × 10¹⁸ cm^-3 zwischen den zwei p^--Zonen 11 und 13, wie in der Fig. 1a gezeigt, eingebettet. Eine p⁺-Sourcezone 14 mit einer Störstellenkonzentration von ungefähr 1 × 10¹⁹ cm^-3 ist auf der p^--Schicht 13 abgeschieden. Die p^--Zonen 11 und 13 besitzen Dicken von ungefähr 32 Mikrometern bzw. 7 Mikrometern. Die p⁺-Gatezonen besitzen eine Dicke (Kanallänge) L von ungefähr 5 Mikrometer, eine Breite (Kanalbreite) w und einen Abstand d von ungefähr 3 Mikrometer. Die gesamte Kanalbreite W ist gleich Summe w = 9,9 cm, und die gesamte Chipgröße ist 1,8 Quadratmillimeter.

Kennlinien des erwähnten p-Kanal-SIT sind in den Fig. 1b-1e dargestellt.

Aus den Kennlinien der Fig. 1b und 1c erkennt man, daß der Drainstrom I _d der Exponentialformel im Bereich niedrigen Stromes folgt, und zwar sowohl bezüglich der Gatespannung V _g als auch bezüglich der Drainspannung V _d. Wenn der Drainstrom ansteigt, so wird die Gegenkopplungs-Wirkung infolge des Serienwiderstandes von der Sourceelektrode zum Pinch-Off-Punkt offensichtlich und die Exponentialformel stimmt mit den Daten nicht gut überein. Die gestrichelten Linien in Fig. 1c zeigen die Daten einer Impulsmessung, um den Temperaturanstieg des Elements zu verhindern.

Fig. 1d zeigt die Temperaturabhängigkeit des Dreinstromes abhängig von der Drainspannung des SIT-Beispiels der Fig. 1a. Bei diesem SIT wird der Kanal bei der Gatespannung Null nicht "pinched off" (abgeschnürt), und die Abschnürung erfolgt nur bei Gatevorspannungen oberhalb ungefähr 1 Volt. Daher ist die Strom/Spannungs- Kennlinie für V _g = 0 von Ohmscher Natur und besitzt eine negative Temperaturabhängigkeit, was die Temperaturabhängigkeit der Beweglichkeit der Ladungsträger wiedergibt. Wenn die Gatevorspannung ein Volt übersteigt, so wird der Kanal durch die Verarmungsschicht infolge der Gatevorspannung abgeschnürt, selbst ohne das Anlegen irgendeiner Drainspannung. Es wird dann eine Potentialbarriere vor der Source aufgebaut, so daß Träger diese Potentialbarriere überwinden müssen, um einen Drainstrom zu bilden. Dies bedeutet, daß die Leistungsfähigkeit der Vorrichtung auf der Steuerung der Mojoritätsträgerinjektion basiert. Somit folgen die Drainstrom/ Drainspannungs-Kennlinien der Exponentialformel und besitzen eine positive Temperaturabhängigkeit im Bereich niedrigen Drainstromes. Wenn der Drainstrom ansteigt, so steigt der Spannungsabfall am Serienwiderstand r _s von der Sourceelektrode zum Pinch-Off-Punkt hin an, um als ein Gegenkopplungsfaktor zu wirken. Das Potentialprofil innerhalb des Strompfades bildet ein schmales und tiefes Tal, durch welches sich Träger fortpflanzen. Ein eingeengter Strompfad bedeutet einen erhöhten Serienwiderstandswert r _s und bewirkt ein Absenken der Potentialbarriere und eine Abnahme des Drainstrominkrements. Somit wird die Temperaturabhängigkeit der Strom/ Spannungs-Kennlinie negativ. Fig. 1d zeigt die Temperaturabhängigkeit der Drainstrom/Drainspannungs-Kennlinie im logarithmischen Maßstab, während Fig. 1e die Temperaturabhängigkeit des Verstärkungsfaktors µ in halblogarithmischer Darstellung angibt. Die Fig. 1e zeigt, daß der Verstärkungsfaktor µ für die Stromänderung von 10^-7 Ampere bis ungefähr 10^-1 Ampere fast konstant ist, und daß er von 195°K bis 383°K fast temperaturunabhängig ist, d. h. über einen Temperaturbereich von nahezu 200°C hinweg. Ferner ergibt sich, daß der SIT eine ausgezeichnete Leistungsfähigkeit bei einer Verwendung mit geringem Strom und niedrigem Leistungsverbrauch zeigt. Die obigen Daten bilden nur ein Beispiel für die Leistungsfähigkeit des SIT, wobei die Vorrichtungsparameter entsprechend dem beabsichtigten Gebrauch stark geändert werden können.

Fig. 2 zeigt schematisch einen üblichen n-Kanal-MOS-FET der Anreicherungs-Bauart. Gemäß Fig. 2 ist eine Source- und eine Drain-n⁺-Zone 21 und 22 in einer Oberfläche eines p-Substrats 23 ausgebildet. Eine Oxidschicht 24 wird auf der Substratoberfläche ausgebildet, mit Ausnahme der Fensterteile 25 und 26, zur Kontaktierung einer Source- und einer Drain-Metallelektrode 27 bzw. 28 mit den Source- bzw. Drain-Zonen 21 bzw. 22. Eine Gatemetallelektrode 29 ist auf dem Oxidfilm zwischen Source- und Drain-Metallelektroden 27 und 28 ausgebildet.

Wenn eine positive Gatevorspannung (einschließlich des Kontaktpotentials) an die Gateelektrode angelegt wird, so erscheint eine n-Inversionsschicht 30 in einem Oberflächenteil des p-Substrats 23 unterhalb der Gateelektrode 29, um elektrisch die Source- und Drainzonen 21 und 22 zu verbinden. Sodann kann ein Drainstrom durch das Anlegen einer Drainspannung fließen. Die Breite der Trägerkonzentration in der Oberflächen-Inversionsschicht hängt ab von der Gatevorspannung, dem Material und der Dicke der Isolierschicht zwischen Gateelektrode und Substrat, und dem Material und der Trägerkonzentration im p-Substrat. Da die Dicke der Isolierschicht 24 und die Störstellenkonzentration im Substrat 23 gleichförmig sind, besitzt die Potentialverteilung zwischen Source und Drain beim Anlegen einer Drainspannung nur eine monotone Änderung und niemals eine Potentialbarriere in irgendeinem Arbeitszustand. Die Kennlinie eines solchen IG-SIT ist gesättigt.

Wenn eine Potentialbarriere in der Oberflächeninversionsschicht zwischen Source und Drain ausgebildet und empfindlich gemacht wird gegenüber der Gate- und Drainspannung, während der Serienwiderstand r _s von der Sourceelektrode zum Pinch-Off-Punkt vermindert wird, so wird ein IG-SIT (statischer Induktionstransistor mit isoliertem Gate) der Anreicherungs-Betriebsart vorgesehen.

In Fig. 3 ist schematisch ein Metall-Isolator-Halbleitergebilde gezeigt. Ein Halbleitersubstrat 31 besitzt eine Störstellenkonzentration N _D und eine Dieelektrizitätskonstante ε₁. Eine Isolierschicht 32 mit einer Dielektrizitätskonstante ε₂ ist auf einer Oberfläche des Substrats 31 ausgebildet. Die Dicke der Isolierschicht 32 ist durch l₂ bezeichnet, während der Abstand von der Oberfläche zur Innenseite des Substrats 31 hin durch x bezeichnet ist, wie dies in der Fig. 3 angedeutet ist. Eine Metallschicht 33 ist auf der Isolierschicht 32 ausgebildet. Eine Spannung von solcher Polarität, die die Majoritätsträger in dem Halbleitersubstrat abstößt und die Träger entgegengesetzter Polarität anzieht, wird als eine Vorwärts-Vorspannung bezeichnet. Nimmt man an, daß eine Vorwärts-Vorspannung V _a einschließlich des eingebauten Potentials (d. h. Metall-Isolator-Austrittsarbeit plus Isolator-Halbleiter- Austrittsarbeit) zwischen der Metallschicht 33 und dem Halbleitersubstrat 31 angelegt wird, so wird die an der Isolierschicht 32 angelegte Spannung V₀, das elektrische Feld innerhalb der Isolierschicht 32 ist E _D, das elektrische Feld und das Potential an der Position x im Halbleitersubstrat 31 sind E(x) und V(x) und die Breite der Verarmungsschicht im Halbleitersubstrat 31 ist W, wobe folgende Beziehungen gelten:

dabei ist

und -e bezeichnet die Elektronenladung.

Wenn die Isolierschicht eine SiO₂-Schicht mit einer Dicke von 500 Å ist, so wird mehr als 80% der Vorspannung V _a, die als größer als 1 V angenommen wird, an die Halbleiterzone 31 angelegt, wenn die Störstellenkonzentration N _D nicht größer als 1 × 10¹⁵ cm^-3 ist. Wenn die Störstellenkonzentration kleiner wird, so wird das Verhältnis von an die Halbleiterzone angelegter Spannung zur Gesamtvorspannung groß, und der Einfluß der angelegten Spannung dringt weiter in die Halbleitermasse ein. Die berechneten Breiten der Verarmungsschicht für die Fälle von V _a = 1 V und N _D = 1 × 10¹³ cm^-3, N _D = 1 × 10¹⁴ cm^-3 und N _D = 11 × 10¹⁵ cm^-3 sind ungefähr 1 Mikrometer bzw. 3,5 Mikrometer bzw. 1 Mikrometer. Der Feldeffekt von der Gateelektrode kann sich in die Verarmungsschicht erstrecken, aber nicht in die nicht verarmten Zonen. Daher ist für eine Erhöhung der Real-Steilheit G _m der Strompfad vorzugsweise auf eine solche Zone begrenzt, in der sich die Verarmungsschicht erstreckt.

Auf diese Weise kann eine Potentialbarriere durch örtliches Anheben des Potentials V(x) ausgebildet werden. Wenn ferner eine n-Typ-Zone benachbart zu einer p-Typ-Zone ausgebildet ist, so ist dazwischen ein eingebautes Potential aufgebaut, welches ebenfalls zur Bildung einer Potentialbarriere verwendet werden kann. Verschiedene Ausführungsbeispiele zur Bildung einer Potentialbarriere an einer beabsichtigten (intrinsic) Gateposition durch örtliches Anheben des Potentials werden im folgenden unter Bezugnahme auf die Fig. 4, 7a-7d beschrieben.

Fig. 4 zeigt ein Ausführungsbeispiel, bei dem die Gateelektrode die Sourcezone nicht überlappt. In der Figur sind eine Source- und eine Drain-n⁺-Typ-Zone 41 und 42 in der Oberfläche eines p-Typ-Substrats 43 ausgebildet und eine Oxidationsschicht 44 und Source- und Drain-Elektroden 47 und 48 sind ähnlich dem üblichen Gebilde der Fig. 2 auf der Substratoberfläche ausgebildet. Es sei darauf hingewiesen, daß der Abstand von der Source 41 zur Drain 42 stark reduziert ist. Eine Gateelektrode 49 ist auf der Oxidschicht 44 derart abgeschieden, daß sie sich nicht zur Kante der Sourcezone 41 erstreckt, während sie aber die Drainzone 42 überlappt. Daher ist ohne das Anlegen der Drainspannung die Äquipotentialoberfläche im Substrat nahezu parallel zur Substratoberfläche unterhalb der Gateelektrode 49, wendet sich aber nach oben außerhalb der Gateelektrode 49. Daher wird die Breite der Oberflächeninversionsschicht 50 dünner in der Zone 50′ zwischen der Source 41 und der Gateelektrode 49, wie dies in der Fig. 4 gezeigt ist. Anders ausgedrückt ist das Oberflächenpotential in der Nachbarschaft 50′ der Sourcezone niedriger eingestellt (höheres Potential für Elektronen) als in der Zone benachbart unterhalb des Hauptteils der Gateelektrode 49. Dies bedeutet, daß eine Potentialbarriere in der Zone 50′ für diejenigen Elektronen erzeugt wird, die von der Source zur Drain durch die Oberflächeninversionsschicht fließen. Die Barrierenhöhe ist grundsätzlich bestimmt durch die Differenz des Fermi-Niveaus in der Zone 50′ und demjenigen in der Sourcezone 41. Zur effektiven Veränderung des Fermi-Niveaus in der Zone 50′ sollte die Störstellenkonzentration im p-Typ-Substrat 43 hinreichend niedrig liegen, und die Trennung zwischen der Kante der Gateelektrode 49 und der Kante der Sourcezone 41 ist vorzugsweise mit einem Wert ausgewählt, der gestattet, daß die sich zur Sourcezone 41 hin erstreckende Oberflächeninversionsschicht 50′ die Sourcezone 41 durch das Anlegen einer Vorwärts-Gatevorspannung einer gewissen Größe berührt.

Die gestrichelte Inversionsschicht repräsentiert die Inversionsschicht in dem Fall, wo keine Drainspannung angelegt ist. Wenn eine positive Drainspannung angelegt wird, so werden Träger in der Inversionsschicht auf der rechten Seite der Potentialbarriere zur Drainzone 42 hingezogen, um eine vergrößerte Verarmungsschicht dort zurückzulassen. Von der Source über die Potentialbarriere injizierte Träger werden zu der Drainzone 42 durch das durch die Drainspannung erzeugte elektrische Feld transportiert. Da ferner die Zone zwischen der Potentialbarriere und der Drainzone kurz ist und leicht durch das Anlegen einer Drainspannung verarmt, steht die Höhe der Potentialbarriere unter dem Einfluß der Drainspannung. Wenn somit der Serienwiderstand zwischen der Sourcezone 41 und der Potentialbarriere hinreichend klein ist, so hängt der Drainstrom von der Gatevorspannung der Drainspannung grundsätzlich exponentiell ab.

Die Menge der von der Source zur Inversionsschicht auf der Drainseite injizierten Elektronen ist proportional zu denjenigen, die höhere Energien besitzen als die Barrierenhöhe entsprechend der Boltzmann′schen Statistik. Die Position der Potentialbarriere entspricht dem Pinch-Off-Punkt oder der Intrinsic-Gateposition. Da in diesem Ausführungsbeispiel der Abstand von der Sourcezone 41 zum Pinch-Off-Punkt hinreichend kurz ausgewählt ist, ist der Serienwiderstand r _s von der Sourceelektrode 47 zum Pinch-Off-Punkt klein, und das Produkt aus Serienwiderstand r _s und Real-Steilheit G _m, d. h. r _s · G _m, ist kleiner als Eins mindestens in einem Bereich niedrigen Drainstroms, um so nicht gesättigte Kennlinien zu erreichen. Bevorzugte Zahlenwerte für das Gebilde der Fig. 4 sind die folgenden. Die Störstellenkonzentration der Source- und Drain-n⁺-Typ- Zonen 41 und 42 ist in der Größenordnung von 10¹⁷ bis 10²⁰cm⁻³ und diejenige des p-Substrats liegt in der Größenordnung von 10¹² bis 10¹⁵cm⁻³. Die Dicke der Oxidschicht unter der Gateelektrode liegt in der Größenordnung von einigen 1 nm bis 100 nm.

Ein konkretes Beispiel eines Silicium-IG-SIT gemäß dem Ausführungsbeispiel der Fig. 4 ist in den Fig. 5a und 5b gezeigt. In Fig. 5a haben die Source- und Drain-n⁺-Typ-Zonen eine Tiefe d von ungefähr 1 Mikrometer, eine Breite b von ungefähr 100 Mikrometer und eine Störstellenkonzentration von ungefähr 1×10¹⁹cm⁻³. Die p-Typ-Kanalzone besaß eine Störstellenkonzentration von 1×10¹⁴cm⁻³ und eine Länge l von ungefähr 5 Mikrometer zwischen Source- und Drainzone. Die isolierende SiO₂-Schicht über der Kanalzone hatte eine Dicke t von ungefährt 100 nm. Der Spalt g zwischen den Kanten der Sourcezone und der Gateelektrode wurde mit 0,3 Mikrometer gewählt.

Die Kennlinien des Beispiels der Fig. 5a sind schematisch in Fig. 5b dargestellt, wobei Ordinate und Abszisse Drainstrom bzw. Drainspannung im linearen Maßstab darstellen. Ein Beispiel des gemessenen Wertes im linearen Bereich war I _d=mehrere Hundert Mikroampere, wenn V _g=0 V und V _d=8 bis 10 V ist. Es wurde festgestellt, daß die Exponentialbeziehung in einigen Fällen nicht realisiert werden konnte, wo die Oberflächenniveaus und/oder Einfangniveaus als in der Vorrichtung erzeugt betrachtet wurden.

Bekanntlich kann eine Isolierschicht, die eine vorbestimmte Menge an Ladung einer gewünschten Polarität enthält, beliebig durch das derzeitige MIS (Metall-Isolator-Halbleiter)-Verfahren hergestellt werden. Wenn in dem Gebilde der Fig. 4 eine Isolierschicht verwendet wird, die eine solche Menge an positiver Ladung enthält, die eine Inversionsschicht ohne Anlegen einer externen Gatespannung induzieren kann, so können die Kennlinien gemäß Fig. 6 erzeugt werden. Da selbst bei der Gatevorspannung Null ein Drainstrom einer gewissen Größe fließen kann, kann eine solche Vorrichtung entweder in der Verarmungs-Betriebsart als auch in der Anreicherungs- Betriebsart oder in beiden Betriebsarten verwendet werden.

Wirkungen ähnlich denjenigen der Ladung enthaltenden Schicht können durch Verminderung der Dicke der Isolierschicht erhalten werden und durch Verwendung der Differenz der Austrittsarbeit von Gateelektrodenmetall und Halbleitermaterial. Alternative Mittel zur Steuerung der Erzeugung und Breite der Inversionsschicht ergeben sich aus der vorstehenden sowie nachfolgenden Beschreibung. Die Größe der Drainspannung, bei der sich der Drainstrom bei der Gatevorspannung Null aufbaut, kann leicht durch den Aufbau des Vorrichtungsgebildes gesteuert werden.

Ein alternativer Aufbau des SIT mit isoliertem Gate zur Erzeugung einer Potentialbarriere in der Nachbarschaft der Sourcezone ist in den Fig. 7a-7d gezeigt. In Fig. 7a ist die Dicke einer Isolationsoxidschicht 74 unter einer Gateelektrode 77 dick in der Nachbarschaft der Sourcezone 71 ausgebildet, wie dies durch das Bezugszeichen 74′ angedeutet ist. Die Nicht-Gleichförmigkeit der Oxidschicht erzeugt eine Nicht-Gleichförmigkeit des Oberflächenpotentials, und somit eine Potentialbarriere für die sich von der Sourcezone 71 zur Drainzone 72 fortpflanzenden Elektronen. Obwohl in Fig. 7b die Dicke der Oxidschicht 74 unterhalb der Gateelektrode im wesentlichen gleichförmig ist, wird die Gateelektrode aus zwei Abschnitten gebildet, die aus Metallen mit unterschiedlichen Austrittsarbeiten hergestellt sind. Das Elektrodenmetall 77′ in der Nähe der Sourcezone 71 besitzt eine kleinere Austrittsarbeit als das Elektrodenmetall 77. Die Ungleichheits- Beziehung der Austrittsarbeiten für die zwei Metallarten sollte für den Fall eines n-Typ-Substrats (p-Kanal-SIT) umgekehrt werden. In Fig. 7c werden zwei Arten von Isoliermaterial mit Dielektrizitätskonstanten ε₁ und ε₂ für die zwei Abschnitte aus Isolierschicht 74 und 74′ verwendet. Wenn die Dielektrizitätskonstante ε₁ der Isolieschicht 74′ in der Nachbarschaft der Sourcezone 71 kleiner ausgewählt wird als die Dielektrizitätskonstante ε₂ der Isolierschicht 74 der anderen Teile, so wird eine Potentialbarriere in der Nachbarschaft der Sourcezone 71 gebildet. Wenn Siliciumoxid als Material für die Isolierschicht 74′ verwendet wird, so kann die andere Isolierschicht 74 mit Siliciumnitrit, Aluminiumoxid, Mischungen daraus, usw. ausgebildet werden. Es ist bekannt, daß die Dielektrizitätskonstanten von SiO₂, Si₃H₄ und Al₂O₃ ungefähr 3,5 bis 4 bzw. 6 bis 8 bzw. 9 bis 10 sind. In Fig. 7d ist die nicht gleichförmige Störstellenverteilung im Kanal ausgebildet, um eine Potentialbarriere aufzubauen. Die Störstellenkonzentration in einem Teil 79 des Kanals ist örtlich in der Nachbarschaft der Sourcezone vergrößert.

Jegliche Kombinationen dieser Verfahren sind ebenfalls sehr wirkungsvoll beim Aufbau einer Potentialbarriere einer gewünschten Höhe. Ferner können, wo dies nicht in der Figur dargestellt ist, eingebettete, stark dotierte Zonen in der Nachbarschaft der Sourcezonen ausgebildet werden, um in effektiver Weise die Potentialbarriere durch die daran angelegte Spannung zu steuern.

Die Position des Pinch-Off-Punkts. an dem die Potentialbarriere aufgebaut ist, kann von der Sourcezone durch Modifikation der Strukturen oder Gebilde der Fig. 4 und Fig. 7a-7d getrennt sein. Die Fig. 8a-8e zeigen solche Modifikationen, bei denen die Nicht-Gleichförmigkeit des Oberflächenpotentials auf dem halben Weg des Kanals ausgebildet ist. Wenn der Pinch-Off-Punkt von der Sourcezone, wie in den Fig. 8a-8e gezeigt, getrennt ist, so erhöht sich der Serienwiderstand r _s in einem gewissen Ausmaß. Somit wird der Aufbau der Drainstrom/Drainspannungs-Kennlinie gemäßigter, und der Strom, bei dem die Strom/Spannungs-Kennlinie von der Exponentialformel abweicht, verschiebt sich zur Niedrig-Strom- Seite hin.

Der Hochgeschwindigkeitsbetrieb des SIT kann ferner durch Verkürzung der Kanallänge verbessert werden. Fig. 9a-9c zeigen Strukturen, geeignet für den Aufbau von Kurz-Kanal-Vorrichtungen.

In Fig. 9a besitzen eine Source- und eine Drain-n⁺-Typ-Zone 91 und 92 Erweiterungszonen 91′ bzw. 92′, welche die Länge einer p-Typ-Kanal-Zone 94 begrenzen. Die Gatestruktur selbst ist analog der der Fig. 4.

Fig. 9b und 9c zeigen Ausführungsbeispiele der Vertikalstruktur. In Fig. 9b ist die Gatestruktur analog derjenigen der Fig. 7a in dem Punkt, daß die Dicke des Isolatorfilms im Teil 95′ dicker gemacht ist als im anderen Teil 95 auf der Kanalzone 94. Eine n-Typ-Lage oder Schicht 92′ mit einer niedrigen Störstellenkonzentration interveniert zwischen der Kanallage 94 und einer Drain-n⁺-Typ-Lage 92. In Fig. 9c wird die Nicht-Gleichförmigkeit des Oberflächenpotentials erzeugt durch die Veränderung der Störstellenkonzentration in der Kanalzone analog zur Struktur der Fig. 7d. Die Störstellenkonzentration in der ersten Kanallage 94′ wird nämlich höher eingestellt als die in der zweiten Kanallage 94.

Bei einem SIT mit isoliertem Gate wird eine Reduktion der Gatekapazität erreicht durch Verringerung der Fläche der Gateelektrode oder durch Vergrößerung der Dicke der Isolierschicht und der Gateelektrode. Wenn die Isolierschicht dicker gemacht wird, so wird die zur Bildung einer Inversionslage und zum Leitendmachen des Kanals erforderliche Gatespannung (Schwellenspannung) hoch. Dies ist unter dem Aspekt der Vorrichtungsleistungsfähigkeit nicht erwünscht. Der einzige alternative Weg zur Reduzierung der Gatekapazität ist die Reduzierung der Größe der Gateelektrode. In dem SIT ist die Kanallänge und die Gateelektrodenlänge sehr kurz verglichen mit derjenigen bei konventionellen FET′s. Ferner ist die Kanalzone aus einer Halbleiterzone mit einer niedrigen Störstellenkonzentration gebildet. Diese Maßnahmen schaffen einen großen Vorteil in hochdichten IC′s, die Gatekapazität kann stark reduziert werden.

Bei den obigen Ausführungsbeispielen wird die Potentialbarriere hauptsächlich gebildet durch die Nicht-Vergleichförmigung des Feldeffekts der Gatespannung. Bei einem Anreicherungs-Betriebsart- IG-SIT besteht jedoch natürlicherweise ein eingebautes Potential zwischen der Kanalzone und der Sourcezone, welches zum Aufbau einer Potentialbarriere verwendet werden kann.

Da der Feldeffekt der Gatespannung nicht in der Lage ist, solche Stromkomponenten zu steuern, die durch diejenigen Teile fließen, die durch diese angelegte Gatespannung nicht verarmt sind, sollte der Stromkanal auf diese Zone beschränkt werden, innerhalb welcher sich die Verarmungslage vom Gate aus erstreckt, und zwar zum Zwecke des Erhalts einer großen Real-Steilheit G _m, d. h. zum Zwecke der effektiven Steuerung des Drainstroms durch die Gatespannung.

Die Fig. 10a-10d zeigen Ausführungsbeispiele des n-Kanal-SIT mit einer großen Real-Steilheit G _m, wobei eine Potentialbarriere ausgebildet wird durch die Verwendung des eingebauten Potentials zwischen der Source- und Kanalzone und der Strompfad in einer Zone mit hohem Widerstanswert begrenzt ist.

In den Fig. 10a-10c sind hochdotierte n⁺-Typ-Source- und Drain-Zonen 121 und 123 in einem p-Typ-Substrat 125 auf eine bestimmte Tiefe ausgebildet, und eine einen hohen Widerstandswert aufweisende p⁻-Typ-Kanalzone 122 ist zwischen Source- und Drainzonen 121 und 123 auf eine flachere Tiefe ausgebildet. Eine Sourceelektrode 121′ und eine Drainelektrode 123′ sind auf der Sourcezone 121 und der Drainzone 123 ausgebildet, und eine Gateelektrode 124 ist auf der Kanalzone 122 durch einen Isolierfilm 126 ausgebildet. Ein n⁺-p-Übergang (junction) oder ein n⁺p⁻-Übergang wird zwischen Source 121 und Kanalzone 122 ausgebildet. In Fig. 10d besitzt eine p-Typ-Zone 122′ eine höhere Störstellenkonzentration als die der p-Typ-Kanalzone 122 und eine n⁻-Typ-Zone 122′′ umgibt die Drainzone 123. Ein typischer Wert für die Störstellenkonzentration in den n⁺-Typ-Zonen 121 und 123 ist ungefährt 10¹⁷ bis 10²¹cm⁻³, bei der p⁻-Typ-Zone 122 ungefähr 10¹³ bis 10¹⁶cm⁻³, bei der p-Typ-Zone 122′ ungefähr 10¹⁴ bis 10¹⁸cm⁻³, bei der n⁻-Typ-Zone 122′′ ungefähr 10¹² bis 10¹⁵cm⁻³, bei dem p⁺-Typ-Substrat 125 ungefähr 10¹⁵ bis 10¹⁸cm⁻³ und bei dem p-Typ-Substrat 125′ ungefähr 10¹⁷ bis 10²⁰cm⁻³.

Die unter der Gateelektrode 124 ausgebildete Isolierschicht ist dünn und hat eine Dicke im Bereich von ungefähr 10 nm bis ungefähr mehrere hundert nm, und zwar um zweckmäßigerweise den Spannungsabfall an der Isolierschicht zu steuern und die erforderliche Isolation zu erreichen.

Bei diesen Ausführungsbeispielen sind die Länge und die Störstellenkonzentration der Kanalzone derart ausgewählt, daß die Anlage einer bestimmten Drainspannung leicht eine Verarmungsschicht um den Kanal-Drain-pn-Übergang herum wächst, und daß diese Verarmungsschicht sich zur Sourcezone hin erstreckt und die Potentialbarriere steuert, die durch den Sourcekanal n⁺p-Übergang in der Nachbarschaft der Sourcezone gebildet wird. Die Höhe dieser Potentialbarriere wird vorherrschend durch die Gatespannung gesteuert.

Wenn eine Drainspannung angelegt wird, so wird die Höhe der Potentialbarriere reduziert und die Menge von Elektronen (im Falle eines n-Kanal-SIT) injiziert von der Source zur Drain über die Potentialbarriere steigt im wesentlichen exponentiell bezüglich der Barrierenhöhe an und somit bezüglich der angelegten Drainspannung und auch bezüglich der Gatespannung, mindestens im Bereich niedrigen Drainstroms. Wenn der Drainstrom ansteigt, so wird die Gegenkopplungswirkung durch den Serienwiderstand von der Sourceelektrode zur Potentialbarriere intensiv und die Strom/Spannung- Kennlinie weicht von der Exponentialformel ab. Wenn bei den Ausführungsbeispielen gemäß den Fig. 10a-10d die Vorwärts-Gatevorspannung weiter in einem solchen Ausmaß erhöht wird, daß eine hinreichende Oberflächeninversionslage induziert wird, so tritt auch eine Ohmsche Stromkomponente auf.

Insbesondere zeigt Fig. 10a eine einfache Struktur, in der Source- und Drain-n⁺-Typ-Zonen in einer p⁻-Typ-Zone ausgebildet sind und diese durchdringen. Wenn die Integrationsdichte angehoben wird und der Abstand zwischen der benachbarten Source und Drain reduziert wird, so entsteht die Möglichkeit eines "punch through" zwischen benachbarten Zonen, und es ist somit vorzuziehen, Strukturen, wie in Fig. 10b gezeigt, zu verwenden, um den Punch-Through-Strom zu verhindern. In Fig. 10b sind die entsprechenden Elemente voneinander getrennt und die p⁻-Typ-Kanalzone 123 umgibt auch die Drainzone 123. Die p⁻-Typ- Zone um die Drain herum dient zur Verminderung der Drainkapazität. Üblicherweise wie das Substrat auf dem gleichen Potential gehalten wie das der Quelle. Sodann fließen die Ladungsträger (Elektronen) in begrenzter Weise in die Nachbarschaft der Oberfläche der Kanalzone 122, angeordnet weg vom Substrat 125 in den Strukturen der Fig. 10a und 10b. Dies bedeutet, daß die Mobilität der Träger kleiner ist als die Intrinsic-Mobilität infolge der Oberflächenniveaus, und der Widerstandswert hat die Tendenz, groß zu werden. Die Mobilität der Ladungsträger wird intensiviert, und der Widerstandswert wird reduziert, wenn die injizierten Ladungsträger sich von der Oberfläche weg und in einem breiteren Querschnitt bewegen. Die Struktur der Fig. 10c berücksichtigt diese Punkte. Die p⁻-Typ-Kanalzone 122 besitzt einen fortlaufend zur Drain hin divergierenden Querschnitt. Gemäß dieser Struktur wird nicht nur der Widerstandswert reduziert, sondern auch die Drainkapazität wird vermindert durch das Einkapseln der Drainzone 123 durch die p⁻-Typ-Zone 122, wodurch ferner der Hochgeschwindigkeits- Betrieb der Vorrichtung erhöht wird. Solche Effekte sind bei der Struktur der Fig. 10d deutlicher hervorgehoben. Bei dieser Struktur ist die n⁺-Typ-Drainzone 123 durch die einen hohen Widerstandswert aufweisende n⁻-Typ-Zone 122′ umgeben. Die Drainkapazität wird dadurch reduziert, und die von der Source injizierten Elektronen breiten sich von der Oberfläche weit und tief aus, da keine Elektrode auf dieser n⁻-Typ-Zone vorgesehen ist. Die den Kanal bildende p-Typ-Zone 122 ist nur in der Nachbarschaft der Source vorgesehen, und diese Zone kann eine höhere Störstellenkonzentration, verglichen mit derjenigen der Strukturen der Fig. 10a-10c, aufweisen. Wenn eine Spannung an die Drainelektrode angelegt wird, so wächst eine Verarmungsschicht von dem Kanal- Drain-pn⁻-Übergang in die p-Typ-Zone 122, um sich in die Nachbarschaft der Source zu erstrecken. Diese Struktur hat die Vorteile, daß der Drainwiderstand klein ist, was leicht das Fließen des Drainstroms gestattet, und daß Gate- und Drain-Kapazitäten klein sind. Dadurch ist diese Struktur für einen Hochgeschwindigkeits- Betrieb außerordentlich geeignet.

Die Fig. 11a bis 11c zeigen Strukturen, die für den Transport injizierter Träger in einem weiten Bereich geeignet sind, der sich tief von der Oberfläche aus erstreckt. Bei diesen Strukturen ist die Gateelektrode nur in der Nachbarschaft der Sourcezone 121 vorgesehen, um so ein Absenken des Oberflächenpotentials in dem ganzen Kanalteil durch die Gatevorspannung zu verhindern und um zu gestatten, daß Ladungsträger nur in dem Oberflächenteil mit abgesenkten Potentialen nahe der Sourcezone hindurchtreten. Die Ladungsträger breiten sich weit in den Kristall hinein aus und laufen zur Drain hin. Dieser Effekt tritt deutlicher bei den Strukturen der Fig. 11b und 11c auf. Wenn der Punch-Through ein Problem wird, so kann dies dadurch gelöst werden, daß man die Anordnung derart trifft, daß die entsprechenden Elemente voneinander in der in Fig. 10b gezeigten Weise getrennt sind.

Bei allen Ausführungsbeispielen der Erfindung ist zu beachten, daß beim Anlegen einer Gatevorspannung eine Injektion von Ladungsträgern am hervorstechendsten in dem Oberflächenteil erfolgt. Da jedoch die Kanalzone mit einer einen relativ hohen Widerstandswert aufweisenden Zone ausgebildet ist, wird die effektive Kanalbreite infolge des Raumladungseffekts der injizierten Träger breit und somit werden Träger in effektiver Weise in einen breiten Querschnitt injiziert.

Das Vorhandensein einer verarmten, einen hohen Widerstandswert aufweisenden Zone zwischen dem Intrinsic-Gate und Drain gestattet, daß Träger zur Drain hin driften. Die Kanalzone sollte solche Abmessungen und eine derartige Störstellenkonzentration (Verteilung) aufweisen, daß die Drain- und Gate-Vorspannungen veranlaßt werden, in effektiver Weise die Barrierenhöhe (Drainstrom) zu steuern. Die Gatekapazität und die Drain-Substratkapazität können in hinreichender Weise minimiert werden, und der Drainstrom baut sich bei kleinen Drainspannungen in hinreichender Weise auf, um eine große Steilheit vorzusehen. Dadurch ist ein Betrieb mit sehr niedriger Leistung und hoher Arbeitsgeschwindigkeit möglich. Zusammen mit der relativ einfachen Herstellung sind die oben erwähnten Ausführungsbeispiele zur Verwendung in integrierten Schaltungen recht geeignet.

Der Fachmann erkennt, daß die oben erwähnten Ausführungsbeispiele auf verschiedene Weise abgeändert werden können. Beispielsweise sind jegliche Kombinationen der Ausführungsbeispiele möglich: die Leitfähigkeitstypen können umgekehrt werden und die Formen und Abmessungen der entsprechenden Zonen können in geeigneter Weise geändert werden.

Es seien nunmehr Ausführungsbeispiele der integrierten Schaltung beschrieben, welche den oben beschriebenen Isoliergate-SIT verwenden.

Fig. 12a und 12b zeigen das Schaltbild und eine Struktur eines komplementären IG-SIT-Inverters. Ein n-Kanal-SIT 150 und ein p-Kanal-SIT 160 sind in einem p-Typ-Substrat ausgebildet. Die Gateelektroden der beiden SIT′s sind miteinander durch eine (nicht gezeigte) Metallverdrahtung verbunden.

Die Fig. 13a-13d zeigen ein Schaltbild sowie beispielhafte Strukturen des SIT-Inverters mit einer Last, gebildet durch einen nicht gesättigten IG-FET, einem gesättigten IG-FET und einem Verarmungs-Betriebsart-FET. Eine n⁺-Typ-Zone 152, angeordnet in der Mitte, dient als die Source des rechten FET und auch als die Drain des linken SIT. Ein Eingangssignal wird zwischen Gate 156 und Source 151 des SIT geliefert, und die Ausgangsgröße wird von der Drain 152′ des SIT 150 (Source des FET 160) abgenommen. In Fig. 13b ist die Gatevorspannung für den FET 160 unabhängig, während sie sich in Fig. 13c auf dem gleichen Potential wie die in der Drain befindet. In Fig. 13d ist die p-Typ-Kanalzone 153 und die n⁺-Typ-Sourcezone im SIT 150 herum ausgebildet, um das Kurzschließen des Kanals zu erleichtern. Das Gate des Belastungs- FET ist auf das gleiche Potential wie das der Source eingestellt.

Als ein Beispiel für die Gateschaltung ist ein NOR-Gate und ein NAND-Gate in den Fig. 14a und 14b gezeigt, wobei beide zwei Eingänge besitzen. Jede dieser Schaltungen kann durch zwei n-Kanal- IG-SIT′s und zwei p-Kanal-IG-SIT′s gebildet werden. Es ist ersichtlich, daß Gateschaltungen mit mehr als zwei Eingängen und jede Art von Logikschaltungen durch Vergrößerung der Anzahl der verwendeten IG-SIT′s gebildet werden können.

Fig. 15a und 15b zeigen die konventionelle Injektions-Integrationslogikschaltung (I²L-Schaltung) mit einem Eingang und vier Ausgängen unter Verwendung von Bipolar-Transistoren. Bei der Schaltung gemäß Fig. 15a arbeitet ein Injektortransistor 240 als eine Konstantstromquelle und injiziert einen Strom in die Basis eines Invertertransistors 250, wenn die vorhergehende Stufe (V _in) abgeschaltet ist. Wenn die vorhergehende Stufe leitend ist, so werden die Träger durch die vorhergehende Stufe zur Erde gezogen. Vier Ausgangsgrößen V _out1 bis V _out4 bilden die Eingangsgrößen für die folgende Stufe. Die Symbole V _ss und I _D repräsentieren die Sourcespannung bzw. den injizierten Strom. In Fig. 15b dient ein lateraler Bipolar-Transistor 240, der mit einer p⁺-Typ-Zone 232, einer n-Typ-Zone 232 und einer p⁺-Typ-Zone 235 ausgebildet ist, als ein Injektor(Last)-Transistor, und ein invers betriebener Bipolar-Transistor 50, der mit einer n⁺-Typ-Zone 231, der n-Typ-Zone 232, der p⁺-Typ-Zone 235 und den n⁺-Typ-Zonen 233 a und 233 d ausgebildet ist, als ein Inverter (Treiber)-Transistor. Die entsprechenden Zonen 234, 232 und 235 bilden Emitter bzw. Basis bzw. Kollektor des lateralen Bipolar- Transistors 240, und die Zonen 231 bzw. 235 bzw. 233 a-233 d bilden Emitter bzw. Basis bzw. Kollektoren des invers betriebenen Bipolar- Transistors.

Bei einer I²L besteht keine Notwendigkeit der Isolierung der Kollektoren des invers betriebenen Ausgangstransistoren, wie man in Fig. 15b erkennt. Auf diese Weise wird die Herstellung einfach, die Integrationsdichte steigt stark an und die Verlustleistung ist sehr niedrig. Wenn kein Eingangssignal vorhanden ist (oder wenn der Inverter- oder Treiber-Transistor der vorhergehenden Stufe leitend ist), so wird das Basispotential des Inverter- Transistors 250 dieser Stufe auf beispielsweise ungefähr 0,1 V gehalten; somit ist der Inverter-Transistor 250 abgeschaltet und die Ausgangsklemmen V _out1 bis V _out4 werden auf einer hohen Spannung von beispielsweise ungefähr 0,6 bis 1 V gehalten. Wenn ein Eingangssignal V _in vorliegt (oder wenn der Inverter-Transistor der vorhergehenden Stufe aus dem leitenden Zustand in den abgeschalteten Zustand geschaltet ist), so wird das Basispotential des Inverter-Transistors hoch, um die Ausgangsgrößen V _out1 bis V _out4 auf eine niedrigere Spannung zu ändern. Die I²L-Schaltung arbeitet als ein Inverter. Wenn der Inverter-Transistor abgeschaltet ist, so fließt der vom Injektor gelieferte Strom I _D durch den Inverter-Transistor der vorhergehenden Stufe. Wenn der Inverter-Transistor leitend wird, so fließt der Strom I _D durch Basis-Emitter dieses Inverter-Transistors. Alle Arten von Logikoperationen können durch Kombinationen der in den Fig. 15a und 15b gezeigten Einheiten erzeugt werden, wobei jeder als ein Inverter arbeitet. Fig. 15c zeigt, daß jede von 2-Eingangs-NOR- und ODER-Schaltungen gebildet werden kann durch zwei einen Eingang und zwei Ausgänge aufweisende I²L-Einheiten und eine einen Eingang und einen Ausgang aufweisende I²L-Einheit.

In der japanischen Patentanmeldung Nr. 50-1 46 588 wurde vorgeschlagen, daß dann, wenn der Inverter-Bipolartransistor der üblichen I²L durch einen invers betriebenen SIT ersetzt wird, die Merkmale niedriger Verlustleistung und des Betriebs mit hoher Geschwindigkeit weiter verbessert werden können. Da die Kanalzone eines SIT mit einer hohen Widerstandszone ausgebildet ist, werden Kapazitäten zwischen den entsprechenden Elektroden klein, verglichen mit dem Bipolartransistor. Wenn ferner ein Bipolartransistor als Injektor verwendet wird, so ist der Speichereffekt der Träger außerordentlich klein, da die Minoritätsträger, die vom Gate des invers betriebenen SIT injiziert werden, der als Inverter-Transistor verwendet wird, hauptsächlich durch Drift (nicht Diffusion) transportiert werden, und zwar im Gegensatz zum Fall eines bipolaren Transistorinverters. Somit zeigt die einen SIT verwendende I²L-Schaltung eine ausgezeichnete Leistungsfähigkeit mit sehr niedriger Verlustleistung und Hochgeschwindigkeitsbetrieb. Wenn der Injektor-Transistor und auch der Inverter-Transistor einer I²L auch jeweils mit SIT′s ausgebildet sind, so kann die Verlustleistung des I²L auf einen nahezu vernachlässigbaren Wert herabgedrückt werden, da fast kein Strom zum Treiben des Inverter-SIT erforderlich ist.

Die Fig. 16a, 16b und 16c zeigen ein Schaltbild sowie Kennlinien zur Erläuterung des Betriebs einer IIL-Schaltung, die einen Injektor-SIT und einen Inverter-SIT aufweist. Fig. 16b und 16c zeigen die Kennlinien der Injektor- und Treiber-SIT′s. Wenn kein Eingangssignal vorhanden ist (oder wenn der Inverter-Transistor der vorhergehenden Stufe leitend ist), so befindet sich die Eingangsklemme V _in auf einem niedrigen Pegel V₁. Wenn der Inverter-Transistor der vorhergehenden Stufe abgeschaltet ist, so befindet sich die Eingangsklemme V _in auf einem hohen Niveau V₂. Der Wert von V₂ wird mit einer Größe von ungefähr 0,4 bis 0,5 V ausgewählt, bei der fast kein Strom vom Gate in den Kanal des Inverter-Transistors injiziert wird. Wenn der Inverter-Transistor abgeschaltet ist, so fließt ein Strom I _D entsprechend einer Source-Drain-Spannung V₃=V _ss-V₁ durch den Injektor-SIT. Wenn der Inverter-SIT leitend ist, so wird die Source-Drain-Spannung des Injektor-SIT V₄= V _ss-V₂, um zu gestatten, daß fast kein Strom durch den Injektor fließt. Somit kann bei der I²L-Schaltung aus einem Injektor- SIT und einem Inverter-SIT fast kein Strom an das Gate des Inverter- SIT geliefert werden, um fast keinen Speichereffekt der Minoritätsträger zu bewirken, während der Injektor-SIT abgeschaltet werden kann, wenn der Inverter-SIT abgeschaltet ist. Auf diese Weise können Inverter mit außerordentlich niedrigem Leistungsverbrauch vorgesehen werden. Wenn es ferner erwünscht ist, die Änderung des durch die Versorgungsleitung fließenden Stroms infolge der Änderung des durch den Injektor fließenden Stroms zu eliminieren, so kann ein weiterer SIT wie in Fig. 16d vorgesehen sein. Die gewünschte Kennlinienanordnung dieses zusätzlichen SIT ist in Fig. 16e gezeigt.

Wenn ein Betrieb mit höchster Geschwindigkeit in einer I²L erwünscht ist, so ist es vorzuziehen, den Injektor-Transistor irgendeiner Bauart als eine Konstantstromquelle zu betrieben und auch den Inverter mit einem SIT auszubilden. Wenn der Inverter ein J-SIT ist, so wird eine kleine Größe einer Minoritätsträgerinjektion in den Kanal vom Gate auch die Arbeitsgeschwindigkeit vergrößern, und zwar wahrscheinlich infolge der vergrößerten Injektion von Majoritätsträgern von der Source zum Kanal durch die Anziehung dieser Minoritätsträger, ohne den Speichereffekt der Minoritätsträger zu bewirken (die Diffusionslänge ist wesentlich länger als die Kanallänge).

Es seien nunmehr unter Bezugnahme auf die Fig. 17a-17d I²L- Schaltungen beschrieben, welche einen IG-SIT, verwendet als Inverter-SIT, aufweisen. Der Inverter-Transistor wird mit einem invers betriebenen (oder umgekehrten) J-SIT gebildet. Obwohl in jeder Figur nur ein Inverter-SIT gezeigt ist, kann die Anzahl der SIT willkürlich nach Bedarf erhöht werden. Im Gegensatz zum stromgesteuerten Bipolartransistor ist der SIT ein spannungsgesteuerter Transistor, der durch die (Gatevor-)Spannung ein- und ausgesteuert werden kann. Es ist somit leicht, die Anzahl der Ausgänge, d. h. die Ausfächerung, zu vergrößern.

Ein p-Kanal-IG-SIT wird durch eine p⁺-Typ-Zone 274, ein isoliertes Gategebilde 276, eine n-Typ-Zone 272 (die einen p-Typ-Kanal bildet) und eine p⁺-Typ-Zone 275 gebildet. Die Source- und Drain-p⁺-Zonen 274 und 275 besitzen eine Störstellenkonzentration von ungefähr 10¹⁷ bis 10²¹cm⁻³, und die n-Typ-Zone 272 besitzt eine Störstellenkonzentration von ungefährt 10¹² bis 10¹⁷cm⁻³ und wird bestimmt in Verbindung mit dem Inverter-J-SIT 261. Der Inverter-SIT 261 wird mit einer n⁺-Typ-Zone 271, die die Source bildet, der n-Typ-Zone 272, die den Kanal bildet, der p⁺-Typ-Zone 275, die das Gate bildet, und ener n⁺-Typ-Zone 273, die die Drain bildet, gebildet. Die Source- und Drain-n⁺-Typ-Zonen 271 und 273 besitzen Störstellenkonzentrationen von ungefähr 10¹⁷ bis 10²¹cm⁻³. Die Störstellenkonzentration der n-Typ-Kanalzone 272 ist vorzugsweise derart in Verbindung mit der Kanalbreite gewählt, daß der Ausgangs-SIT 261 bei der Vorspannung Null abgeschaltet wird und beim Anlegen einer Vorwärts-Gatevorspannung von ungefähr 0,4 bis 0,5 V leitend wird. Bei der Vorspannung Null werden nämlich die sich von der Gatezone aus erstreckenden Verarmungsschichten den Kanal abschnüren (pinch off) und bilden eine hinreichende Potentialbarriere vor der Sourcezone 271. Wenn eine Vorwärts-Gatevorspannung angelegt ist, so wird die Potentialbarriere abgesenkt, damit eine gewisse Menge von Ladungsträgern über die Barriere gelangen kann. Wenn die Störstellenkonzentration des Kanals bei der Konstruktion einer gewünschten Leistungsfähigkeit verändert werden muß, kann sie nur partiell, wie bei 272′ gezeigt, unter das Gate 276 in Fig. 17b und 17d geändert werden.

Wenn die Störstellenkonzentration n₁ der Zone 272′ kleiner gewählt wird als die der n-Typ-Zone 272, so wachsen die Inversions- und Verarmungsschichten leicht in die Zone 272′ und werden im wesentlichen an der Grenzfläche (Interface) mit der Zone 272 gestoppt. Wenn andererseits die Störstellenkonzentration n₁ höher gewählt wird als diejenige in der Zone 272, so ist sie zur Verhinderung des Punch-Through wirksam. Hier kann der Injektor-Transistor einen Punch-Through-Strom besitzen, um eine ähnliche Leistungsfähigkeit zu erreichen.

In den Fig. 17a und 17b wird die Gatezone 275 des invers betriebenen SIT gebildet durch die Diffusion oder Ionenimplantation von der Oberfläche, während in den Fig. 17c und 17d ein Ausschnittsgebilde vorgesehen ist, um so die Gatekapazität zu reduzieren, wodurch die Betriebsgeschwindigkeit vergrößert und die Verlustleistung vermindert wird. In Fig. 17c besitzt die Gatezone 275 einen Vertikalteil und einen Horizontalteil, wobei eine solche Struktur vom Gesichtspunkt der Verringerung der parasitären Gatekapazität aus gesehen nicht zweckmäßig ist. In Fig. 17d wird der Horizontalteil der Gatezone 275 eliminiert, mit Ausnahme der halbzylindrischen Vorsprünge 275′. Die Zonen 275 und 275′ sind miteinander durch Metallelektroden verbunden. Auf diese Weise wird die parasitäre Gatekapazität reduziert, um den Hochgeschwindigkeitsbetrieb weiter zu erhöhen. In Fig. 17c ist eine n⁺-Typ- Vorsprungszone 279 auf der Sourcezone 271 vorgesehen, um die neutrale Zone zwischen der n⁺-Typ-Sourcezone 271 und den Verarmungsschichten, die sich von den Gates 275 aus erstrecken, zu eliminieren (oder reduzieren). Dieser Vorsprung bewirkt die Absenkung des Serienwiderstands r _s und die Reduzierung der Trägerlaufzeit von der Source zu der Drainzone fast ohne die Source-Gate- Kapazität des invers betriebenen J-SIT 261 zu erhöhen. Daher ist diese Struktur außerordentlich zweckmäßig für den Hochgeschwindigkeits- oder Hochfrequenzbetrieb. Es ist klar, daß solche Vorsprünge einer hochdotierten Zone in jedem der Ausführungsbeispiele der Erfindung vorgesehen werden können. Die ein isoliertes Gate aufweisende Struktur des Injektor-IG-SIT 260 weist einen Spalt zwischen Sourcezone und Gateelektrode (Fig. 17a und 17c) auf, oder eine Isolierschicht mit einer erhöhten Dicke in der Nachbarschaft der Sourcezone (Fig. 17b und 17d). Man erkennt, daß die Potentialbarriere des IG-SIT entsprechend irgendeinem der beschriebenen Mittel aufgebaut werden kann. Der Abstand zwischen der Sourcezone 271 und der Drainzone 273 in dem J-SIT 261 kann derart ausgewählt werden, daß die Trägerlaufzeit zwischen der Source 271 und der Drain 273 die höchste Betriebsgeschwindigkeit nicht begrenzt. Der Inverter(Treiber)-Transistor 271 ist nicht auf den J-SIT beschränkt, sondern kann durch irgendeinen anderen Transistor gebildet sein, beispielsweise einen IG-SIT, einen SIT der Schottky-Bauart, usw.

Fig. 18a-18d zeigen I²L-Schaltungsstrukturen, die einen IG-SIT mit V-Ausschnittsformen als Inverter-SIT verwenden.

Gemäß Fig. 18a weist eine I²L-Schaltungsstruktur einen IG-SIT- Injektor 300 und einen IG-SIT-Treiber 301 auf. Der p-Kanal-Injektor- SIT 300 weist eine p⁺-Typ-Sourcezone 311, eine n-Typ-Zone 312 und eine p⁺-Typ-Drainzone 313 auf. Die Gatestruktur wird gebildet mit einer Gateelektrode 314, gebildet auf der n-Typ-Zone 312 durch eine Isolationsschicht 315. Der n-Kanal-Treiber-SIT 301 wird mit einem invers betriebenen IG-SIT gebildet, der längs einer v-förmigen Nut ausgebildet ist. Der Treiber-SIT ist mit einer n⁺-Typ-Sourcezone 321, einer p-Typ-Zone 322, einer weiteren p-Typ-Zone 323, der n-Typ-Zone 312 und einer n⁺-Typ- Drainzone 324 ausgebildet. Die Gatestruktur ist gebildet mit einer Gateelektrode 325, die auf der (rechten) Seite der V-Nut durch eine Isolierschicht 326 ausgebildet ist. Die Gateelektrode erstreckt sich über die Sourcezone 321, die p-Typ-Zonen 322 und 323 und die n-Typ-Zone 312. Die Isolierschicht 326′ auf der linken Seite der V-Nut hat eine hinreichend große Dicke, um so darunter keine Inversionslage zu induzieen. Die p⁺-Typ-Drainzone 313 des Injektor-IG-SIT 300 ist mit der Gateelektrode 325 des Treiber-IG-SIT 301 verbunden. In dem Injektor-IG-SIT 300 ist eine Potentialbarriere durch den Spalt zwischen der Sourcezone 311 und der Gateelektrode 314 ausgebildet, während im Treiber- SIT 301 eine Potentialbarriere durch die unterschiedlichen Störstellenkonzentrationen p₁ und p₂ der p-Typ-Lagen 322 und 323 ausgebildet ist.

In Fig. 18b ist ein Injektor 300 mit einem IG-SIT ausgebildet, und ein Treiber wird gebildet mit einem invers betriebenen IG-SIT ähnlich der Struktur der Fig. 18a. Bei dieser Struktur ist die Isolierschicht 326 dünn auf sowohl der linken als auch der rechten Seite der V-Nut, um darunter eine Inversionsschicht zu induzieren. Die Kanalzone 312 des Injektor-SIT wird partiell gesteuert durch das Potential der n-Typ-Zone 312 verbunden mit der Sourcezone 321 durch diese Inversionsschicht. Anders ausgedrückt, wird ein zusätzlicher SIT gebildet auf der linken Seite der V-Nut. Die Struktur der Fig. 18b ist grundsätzlich ähnlich derjenigen der Fig. 18a in anderen Beziehungen. Der zusätzliche SIT dient zur Umleitung des injizierten Stroms. Wenn der Treiber-SIT mit einem IG-SIT ausgebildet ist, so ist es nicht möglich, Träger durch dessen Gate zu injizieren. Wenn somit der Treiber ausgebildet ist mit einem isolierten Gatetransistor, so kann ein Injektionstransistor mit einer gesättigten Kennlinie nicht verwendet werden, ohne eine entsprechende Umgehung wie in diesem Ausführungsbeispiel vorzusehen.

Fig. 18c zeigt ein Ausführungsbeispiel, bei dem der Injektor ein IG-FET und der Treiber ein IG-SIT ist. Bei dieser Struktur ist der Injektor-FET 300 mit einem n-Kanal-MOS-FET ausgebildet, der eine Drainzone 331, eine p-Typ-Zone 332, eine n⁺-Typ-Zone 333, eine Gateelektrode 334 und eine Isolierschicht 335 aufweist. Der Treibertransistor 301 ist ein zusammengesetzter Transistor ähnlich wie im Fall der Fig. 18b. Ferner ist im linken Teil der V-Nut die Isolierschicht 346′ unter der Gateelektrode 345 mit einer hinreichenden Dünne ausgebildet, um eine Inversionsschicht zu induzieren, wenn ein Eingangssignal an die Gateelektrode 345 angelegt ist (d. h. wenn das Gatepotential angehoben ist). Wenn somit der Treiber- SIT 301 leitend wird, so fängt der Strom, der in der vorhergehenden Stufe floß, an, in die Sourcezone 341 des Treiber-SIT zu fließen, und zwar durch die Inversionsschicht, induziert auf der linken Seite der V-Nut. Der linke Teil der V-Nut braucht keinen SIT zu bilden, und es besteht auch keine Notwendigkeit, die p-Typ-Zone in zwei Abschnitte 342 und 332 auf der linken Seite der V-Nut zu unterteilen.

Fig. 18d zeigt ein I²L-Gebilde, in dem der Injektor mit einem Bipolar-Transistor gebildet ist, und der Treiber mit einem IG-FET gebildet ist. Mit Ausnahme der Verwendung eines Bipolar-Transistors ist das Gebilde gemäß Fig. 18d grundsätzlich ähnlich demjenigen der Fig. 18c.

Wenn ein IG-SIT als Treiber-Transistor einer I²L-Schaltung verwendet wird, so kann die Ausfächerung, verglichen mit einem bipolaren Treibertransistor, stark vergrößert werden.

Obwohl eine begrenzte Anzahl von Ausführungsbeispielen und Verwendungen beschrieben wurde, so sind doch zahlreiche Abwandlungen innerhalb des Rahmens der Erfindung möglich. Beispielsweise können sämtliche Leitfähigkeitstypen umgekehrt werden, die Isolierschicht kann aus irgendeinem Isolationsmaterial gebildet sein und Kombinationen der Ausführungsbeispiele sind möglich. Es ist ebenfalls möglich, jede Art von Logikschaltung durch Kombinationen der beschriebenen Schaltungen auszubilden. Der erfindungsgemäße statische Induktionstransistor mit isoliertem Gate besitzt beachtliche Vorteile gegenüber üblichen Feldeffekttransistoren mit isoliertem Gate insofern, als die parasitäre Kapazität auf sehr kleine Werte gedrückt werden kann, und da ein großer Ausgangsstrom lieferbar ist. Diese Merkmale sind besonders effektiv bei der Ausbildung einer Hochgeschwindigkeits- IC mit hoher Integrationsdichte.

Claims

1. Statischer Induktionstransistor mit einem isolierten Gate, der in einem Betriebszustand nahe dem "punch-through"-Zustand ungesättigte Drainstrom-Drainspannungs-Kennlinien hat und folgende Teile aufweist:
eine Sourcezone und eine Drainzone des ersten Leitfähigkeitstyps mit einer hohen Störstellenkonzentration,
eine Halbleiterzone des zweiten Leitfähigkeitstyps mit einer niedrigen Störstellenkonzentration zwischen der Sourcezone und der Drainzone und
eine Isolierschicht auf der Halbleiterzone sowie eine Gateelektrode auf der Isolierschicht,
wobei in der Halbleiterzone eine Potentialbarriere für die von der Sourcezone ausgehenden Ladungsträger vorhanden ist, dadurch gekennzeichnet, daß zur Beeinflussung des Orts und der Höhe der Potentialbarriere mindestens eines der folgenden, für sich bekannten Merkmale vorgesehen ist:

a) die Gateelektrode überdeckt nur einen Teil der Halbleiterzone oder besteht aus Abschnitten mit unterschiedlicher Austrittsarbeit, die verschiedene Teile der Halbleiterzone überdecken,
b) die Isolierschicht über der Halbleiterzone weist eine vom Ort abhängige Dicke oder Dielektrizitätskonstante auf,
c) die Halbleiterzone weist in der Nähe der Sourcezone eine erhöhte Störstellendichte auf.

2. Statischer Induktionstransistor nach Anspruch 1, dadurch gekennzeichnet, daß die der Sourcezone zugewandte Kante der Gateelektrode von der Kante der Sourcezone um einen vorbestimmten Betrag entfernt ist (Fig. 4, 5a).

3. Statischer Induktionstransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht in der Nähe der Sourcezone dicker ist als im übrigen Bereich (Fig. 7a).

4. Statischer Induktionstransistor nach Anspruch 1, dadurch gekennzeichnet, daß das Material der Gateelektrode in der Nähe der Sourcezone eine kleinere Austrittsarbeit besitzt als im übrigen Bereich (Fig. 7b).

5. Statischer Induktionstransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Dielektrizitätskonstante der Isolierschicht in der Nähe der Sourcezone kleiner ist als im übrigen Bereich (Fig. 7c).

6. Statischer Induktionstransistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß um die Drainzone eine Zone des ersten Leitfähigkeitstyps mit einer wesentlich kleineren Störstellenkonzentration als in der Drainzone angeordnet ist (Fig. 10d).

7. Verwendung des statischen Induktionstransistors (SIT) nach einem der Ansprüche 1 bis 6 in einer integrierten Halbleiterschaltungsstruktur mit mindestens zwei Halbleiterelementen, wobei mindestens eines der Halbleiterelemente als statischer Induktionstransistor mit isoliertem Gate ausgebildet ist.

8. Verwendung nach Anspruch 7, dadurch gekennzeichnet, daß die integrierte Schaltungsstruktur mindestens ein Paar komplementärer Feldeffekttransistoren aufweist, von denen mindestens einer ein statischer Induktionstransistor mit isoliertem Gate ist (Fig. 12).

9. Verwendung nach Anspruch 7, dadurch gekennzeichnet, daß die integrierte Schaltungsstruktur mindestens eine Inverterschaltung mit einem statischen Induktionstransistor mit isoliertem Gate bildet (Fig. 13).

10. Verwendung nach Anspruch 7, dadurch gekennzeichnet, daß die integrierte Schaltungsstruktur mindestens eine Gateschaltung bildet.

11. Verwendung nach Anspruch 7, dadurch gekennzeichnet, daß die integrierte Schaltungsstruktur mindestens eine integrierte Injektions-Logikschaltung bildet, mit einem als IG-SIT ausgebildeten Injektortransistor mit mindestens einer Stromausgangszone, und einem als J-SIT ausgebildeten Invertertransistor, dessen Gateelektrode mit der Stromausgangszone des Injektortransistors verbunden ist (Fig. 17).

12. Verwendung nach Anspruch 7, dadurch gekennzeichnet, daß die integrierte Schaltungsstruktur mindestens eine I²L-Schaltung bildet, mit einem als IG-SIT ausgebildeten Injektortransistor mit mindestens einer Stromausgangszone, und einem als IG-SIT ausgebildeten Invertertransistor mit einer Steuerelektrode, die mit der Stromausgangszone des Injektortransistors verbunden ist (Fig. 18a, b).

13. Verwendung nach Anspruch 12, gekennzeichnet durch ein Strombypasselement, ausgebildet in der integrierten Schaltungsstruktur und verbunden parallel zum Invertertransistor (Fig. 18b).