DE3246872C2

DE3246872C2 -

Info

Publication number: DE3246872C2
Application number: DE3246872A
Authority: DE
Inventors: Shigeru Tokyo Jp Yabuuchi; Takeyuki Kodaira Jp Endo; Kazuyuki Hachioji Jp Kodama; Jushi Mito Jp Ide
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-12-18
Filing date: 1982-12-17
Publication date: 1988-02-11
Also published as: DE3246872A1; GB2112976A; JPH0325809B2; US4563749A; GB2112976B; JPS58106638A; CA1198220A

Description

Die Erfindung bezieht sich auf einen digitalen Gleitkomma-Differentialanalysator (im folgenden als DGKDA bezeichnet) mit den Merkmalen des Oberbegriffs des Patentanspruchs 1.

Der Differentialanalysator (DDA) ist ein Rechengerät, das speziell so aufgebaut ist, daß in Rechenoperationen zu verarbeitende Variable in Inkremente umgewandelt werden, womit sowohl eine Vereinfachung des Hardware-Aufbaus als auch eine exakte und schnelle Lösung von Differentialgleichungen und/oder Erzeugung von komplexen Kurven oder gekrümmten Flächen erreicht wird.

Der bislang in der Praxis eingesetzte DDA benutzt eine Festkommaarithmetik, die in "Elektronic Computer Handbook", herausgegeben durch Information Processing Society of Japan, 8. Ausgabe, Seiten 8 bis 37 beschrieben ist. Bei Verwendung der Festkommaarithmetik müssen jedoch alle in einer Recheneinheit wie etwa einem Integrator zu verarbeitenden Variablen maßstabskonvertiert werden.

Die Maßstabskonvertierung ist eine sehr komplexe Arbeit, die im Normalfall die eines Analogrechners ist. Da ferner eine Vielzahl der Variablen zur Verwendung als Maßstabskonvertierungskoeffizient vorher anzugeben ist, enthält das Resultat der Rechenoperation einen erheblichen Fehler, wenn der vorhergesagte Wert nicht korrekt ist.

Ferner ist bei einer Festkommaarithmetik der dynamische Bereich der Variablen zu eng, als daß das System auf eine herkömmliche wissenschaftliche und technische Berechnung angewandt werden könnte.

Zur Lösung dieser Probleme wurde ein digitaler Gleitkomma- Differentialanalysator der eingangs genannten Art vorgeschlagen (vgl. japanische Patentanmeldung, Offenlegungsnummer 57-39 472 und entsprechende ältere deutsche Patentanmeldung P 31 32 611.0-53. Der vorgeschlagene DGKDA hat weder eine Datenverarbeitungsfunktion noch Additions-, Subtraktions-, Multiplikations- und Divisionsfunktionen, sondern primär eine Funktion der numerischen Integration.

Bei Verwendung des Gerätes wird daher der DGKDA mit einem Rechner zu einem DGKDA-System verbunden. Der Rechner berechnet Anfangswerte für den DGKDA, setzt die Anfangswerte im DGKDA, beginnt und beendigt die Rechenoperation des DGKDA, liest Rechenoperationsergebnisse aus dem DGKDA ein und nimmt Daten von einer externen Vorrichtung an bzw. gibt Daten auf diese externe Vorrichtung aus. Für die Anfangswerte, die Gleitkommaaddition, -subtraktion, -multiplikation und -division sind Gleitkommazahlen erforderlich, weshalb der Rechner solche Rechenoperationsfunktionen haben muß.

Wenn der DGKDA diese Rechenoperationsfunktionen hat, kann der Rechner ein billiger Mikrorechner ohne die Gleitkomma- Rechenoperationsfunktionen sein. Dementsprechend läßt sich dann ein billiges DGKDA-System aufbauen.

Aufgabe der Erfindung ist die Schaffung eines DGKDA, bei welchem eine Gleitkommarechenoperation von Gleitkommazahlen zulässig ist, damit auf diese Weise ein billiges und schnell arbeitendes DGKDA-System erstellt werden kann.

Zur Lösung dieser Aufgabe sind die kennzeichnenden Merkmale des Patentanspruchs 1 vorgesehen.

Ein Ausführungsbeispiel der Erfindung wird nun in Verbindung mit der Zeichnung im einzelnen beschrieben. Auf dieser zeigt

Fig. 1 den Aufbau eines DGKDA-Systems,

Fig. 2A und 2B Datenformate einer bei der Rechenoperation des DGKDA verwendeten Gleitkommazahl,

Fig. 3 eine Einheit für eine algebraische Operation,

Fig. 4A und 4B eine Schaltung einer Ausführungsform des erfindungsgemäßen DGKDA, welche die Additions-, Subtraktions-, Multiplikations- und Divisionsoperationen für die Konstanten durchführt,

Fig. 5 bis 7 jeweils den Bit-Aufbau von Steuerbefehlen für die Schaltung nach Fig. 4A, 4B.

Vor Erläuterung der Erfindung wird zunächst die Arbeitsmethode eines herkömmlichen DGKDA erläutert, der in erster Linie für die Lösung von Differentialgleichungen und für die Durchführung von Integrationsoperationen entwickelt ist. Eine solche Integrationsoperation wird im folgenden erläutert.

Die bei den Operationen des DGKDA verwendeten Variablen sind Gleitkommazahlen, die eines der in den Figuren 2A und 2B gezeigten Datenformate haben.

Die Variable im Datenformat der Fig. 2A umfaßt eine m-Bit-Mantisse M, welche ein Bit in der Einerstelle (2⁰) eines Ganzzahlabschnitts zur Darstellung eines Vorzeichens (S) und (m-1) Bits von einer ersten Stelle (2^-¹) bis zu einer (m-1)-ten Stelle (2^-m+1) in einem Bruchabschnitt enthält, und einen (m1-m+1)-Bit-Exponenten E von einer m-ten Stelle (2^-m) bis zu einer m1-ten Stelle (2^-m1) im Bruchabschnitt.

Demgegenüber umfaßt die Variable im Datenformat der Fig. 2B eine n-Bit-Mantisse M, welche ein Bit in der Einerstelle eines Ganzzahlabschnitts zur Darstellung eines Vorzeichens (S) und(n-1) Bits von einer ersten Stelle bis zu einer (n-1)-ten Stelle in einem Bruchbereich enthält, und einen (m1-m+1)-Bit-Exponenten E von einer n-ten Stelle bis zu einer (m1-m+n)-ten Stelle im Bruchabschnitt. Die Variablen, die zum Datenformat der Fig. 2A gehören, sind ein Integrand Y, ein Integrationsresiduum R und eine Summe SDY aus Eingangsvariablen, die nicht durch Inkremente dargestellt werden. Demgegenüber sind die Variablen, die zum in Fig. 2B gezeigten Datenformat gehören, ein Inkrement Δ Y einer Eingangsvariablen, ein Inkrement Δ X einer unabhängigen Integrationsvariablen und ein Inkrement Δ Z einer Ausgangsvariablen, solche also, die durch Inkremente dargestellt werden. Im folgenden wird Δ X als erstes Inkrement, Δ Y als zweites Inkrement und Δ Z als drittes Inkrement bezeichnet werden.

Die Integrationsoperation in den Operationszyklen (im folgenden als Iterationen bezeichnet) des DGKDA wird in den folgenden drei Hauptoperationsphasen durchgeführt.

(1) Phase P (Aufnahmephase)

Die j-ten zweiten Inkremente Δ Y _{i, j} in den i-ten Iterationen, wo j = 1 ∼ 1 (1 : Anzahl der Eingänge), werden zur Berechnung eines Gesamtinkrementes SDY _i gleitkommaaddiert.

(2) Phase Y (Aktualisierungsphase)

Der Inhalt (Y _i-₁) eines Registers Y des Integrators zur eine Iteration früher liegenden Periode und das Gesamtinkrement SDY _i werden gleitkommaaddiert, und ihre Summe wird im Register Y als Inhalt desselben in der i-ten Iteration geladen. Das heißt, es wird die folgende Iteration ausgeführt.

Y _i : = Y _i-₁ + SDY _i (2)

(3) Phase I (Integrationsphase)

Y _i und ein Inhalt (R _i-₁) eines Registers R werden zur Erzeugung einer Summe R _i addiert, und es werden n Bits höherer Ordnung (wobei n eine ganze Zahl nicht kleiner als 2 ist) einschließlich eines Überlaufs als Δ Z _i herausgezogen, Δ Z _i von der Summe R _i abgezogen und die Differenz im Register R geladen. Das heißt, es wird folgende Operation durchgeführt

R _i : R _i-₁ + Y _i · Δ X _i-Δ Z _i (3)

Wenn Δ X _i null ist, wird die Operation der Gleichung (3) nicht durchgeführt und null als Wert für Δ Z _i ausgegeben.

Der Wert Δ Z _i stellt das dritte Inkrement in der i-ten Iteration dar. Die Funktionen der Register Y und R werden in Verbindung mit den Figuren 4A und 4B im einzelnen erläutert.

Eine Recheneinheit, die die folgende algebraische Operation als ein Beispiel einer Kombination von Rechenoperationen ausführt, ist in Fig. 3 gezeigt.

H : = (A · B + C)/D + E (F + G) (4)

Zur Ausführung der Operation der Gleichung (4) mit der Schaltung der Fig. 3 werden Konstanten A, B, C, D, E, F, G und H (H = H₀ = 0) in Recheneinheiten 110, 111, 112, 113, 114, 115, 116 bzw. 117 gesetzt.

In einem Rechenblock A 1, welcher die Recheneinheiten 110 und 111 enthält, wird die Multiplikation A · B ausgeführt, und in der Recheneinheit 112 wird das Produkt A · B zur Konstanten C addiert. Als Ergebnis wird (A · B + C) im Register Y der Recheneinheit 112 gespeichert, und in einem Rechenblock A 2, welcher die Recheneinheit 113 und einen Inverter 11 enthält, wird die Division (A · B + C)/D ausgeführt und der entsprechende Quotient im Register Y anstelle von (A · B + C) gespeichert.

Die Multiplikation E · F wird durch die Recheneinheiten 114 und 115, die Multiplikation E · G durch die Recheneinheiten 114 und 116 ausgeführt.

Die Operationsergebnisse (A · B + C)/D, E · F und E · G werden zum Anfangswert (H₀ = 0) der Recheneinheit 117 addiert, womit die Operation der Gleichung (4) vollständig ist, und das entsprechende Ergebnis wird im Register Y der Recheneinheit 117 gespeichert.

Fig. 1 zeigt eine Konfiguration des DGKDA-Systems, das einen Mikrorechner verwendet. In Fig. 1 sind ein Mikrorechner 101 ohne Gleitkomma-Rechenoperationsfunktion und ein DGKDA 102 zu einem DGKDA-System 103 kombiniert. Der Mikrorechner erhält als Eingang Daten von einer externen Vorrichtung 104 und gibt als Ausgang Daten an diese ab, beides über einen gemeinsamen Bus 105, und steuert die Rechenoperationen im DGKDA 102.

Die Fig. 4A und 4B zeigen Blockschaltbilder des DGKDA.

Unter Bezugnahme auf die Fig. 5 bis 7 wird die Arbeitsweise des DGKDA der Fig. 4A und 4B erläutert.

Jede Iteration eines DGKDA 1201 wird in drei Phasen ausgeführt, nämlich den durch die Gleichungen (1)-(3) dargestellten Phasen P, Y und I. Fig. 4A zeigt das Blockschaltbild des DGKDA, das in erster Linie die Phase P ausführt, und Fig. 4B dasjenige, das in erster Linie die Phasen Y und I ausführt.

In den Fig. 4A und 4B überträgt ein Mikrorechner 1200 über eine gemeinsame Busleitung 1202 und Multiplexer 1209, 1210 bzw. 1213 Anfangswerte auf einen Δ Z-Speicher 1204 des DGKDA, der das dritte Inkrement Δ Z _i speichert, einen Y-Speicher 1205, der das Operationsergebnis der Gleichung (2) (den Inhalt des Registers Y) speichert, und einen R-Speicher 1206, der das Operationsergebnis der Gleichung (3) (den Inhalt des Registers R) speichert, und er überträgt ferner einen Operationssteuerbefehl der DGKDA auf einen Steuerspeicher 1203.

Der Mikrorechner 1200 überträgt ferner einen bestimmten Wert auf einen Befehlszähler 1224, der eine Adresse des Steuerspeichers 1203 spezifiziert, und startet und stoppt eine Steuereinheit 1207, welche eine Folge von Schrittaktsignalen erzeugt, die zur Ausführung der Operationen des DGKDA notwendig sind.

Die Operationen des DGKDA werden entsprechend den durch die Steuereinheit 1207 erzeugten Schrittaktsignalen durch Ausführung des Operationssteuerbefehls durchgeführt, der aus der durch den Befehlszähler spezifizierten Adresse PC des Steuerspeichers 1203 ausgelesen wurde.

Der in der durch den Befehlszähler 1224 spezifizierten Adresse PC gespeicherte Befehl weist eine Bit-Konfiguration zur Spezifikation einer in der Operation in einer bestimmten Iteration (beispielsweise der i-ten Iteration) verwendeten Art von Recheneinheit und einer zugehörigen Operationsweise auf.

Fig. 5 zeigt ein Beispiel des Bit-Aufbaus des Operationssteuerbefehls.

In Fig. 5 bezeichnet EL den Typ der für die Ausführung der gewünschten Operation verwendeten Recheneinheit, Δ X _A bezeichnet eine Adresse des Δ Z-Speichers 1204, in welchem das erste Inkrement Δ X _i des DGKDA gespeichert ist, P _X bezeichnet ein Vorzeichen von Δ X _i, Δ Y _A₁, Δ Y _A₂ und Δ Y _A₃ (die Anzahl der Eingänge 3 im vorliegenden Beispiel) bezeichnen Adressen des Δ Z-Speichers 1204, in welchem Δ Y _i,₁, Δ Y _i,₂ bzw. Δ Y _i,₃ der Gleichung (1) gespeichert sind, und P₁, P₂ und P₃ bezeichnen Ein-Bit-Kennzeichen zur Steuerung der Vorzeichen von Δ Y _i,₁, Δ Y _i,₂ bzw. Δ Y _i,₃. Wenn die Kennzeichen P _x , P₁, P₂ und P₃ "0" sind, bezeichnet dies das positive Vorzeichen, und wenn sie "1" sind, das negative Vorzeichen.

Die Arbeitsweise der Schaltung der Fig. 4A und 4B wird nun unter Bezugnahme auf den die Bit-Konfiguration der Fig. 5 aufweisenden Operationssteuerbefehl (im folgenden einfach Befehl genannt) in weiteren Einzelheiten beschrieben.

Die durch die Gleichungen (1) und (2) dargestellten Operationen in den Phasen P und Y werden in all den Recheneinheiten des DGKDA durchgeführt. Die Operationen in diesen Phasen werden auf die folgende Weise durchgeführt.

Zunächst wird der Befehl aus der durch den Befehlszähler 1224 spezifizierten Adresse PC des Steuerspeichers 1203 ausgelesen. Der ausgelesene Befehl wird dann durch einen Dekodierer 1214 dekodiert, und dekodierte Signale der betreffenden Befehlsfelder werden auf die zugehörigen Schaltungen übertragen.

Das dekodierte Signal (EL) des Felds EL, welches den Typ der zu verwendenden Recheneinheit angibt, wird auf die Steuereinheit 1207 übertragen, welche darauf mit der Erzeugung eines für die Durchführung der Phasen P, Y und I notwendigen Taktsignals antwortet und dieses auf die zugehörigen Schaltungen gibt. Beispielsweise wird ein Freigabesignal EN auf die Anschlüsse E des Δ Z-Speichers 1204, des Y-Speichers 1205 und des R-Speichers 1206 gegeben. In Fig. 4A, 4B sind Verbindungsleitungen zwischen der Steuereinheit 1207 und diesen Speichern zur Vereinfachung weggelassen.

In der Phase P werden die dekodierten Signale ( Δ Y _A₁), ( Δ Y _A₂), ( Δ Y _A₃) und ( Δ X _A ) der Adressen Δ Y _A₁- Δ Y _A₃ und Δ X _A des ausgelesenen Befehls einem Adressenanschluß des Δ Z-Speichers 1204 über den Multiplexer 1226 zugeführt, so daß Δ Y _i,j (j = 1, 2, 3) und Δ X _i sequentiell aus der spezifizierten Adresse ausgelesen und im Δ Y-Register 1215 und im Δ X-Register 1216 gesetzt werden.

Die auf das Δ Y-Register 1215 gegebenen Δ Y _i,j und der Inhalt (SDY _i,₀ = 0) des SDY-Registers 1218, welches durch das Startsignal EL für die Recheneinheiten, gezeigt in Fig. 5, vor der i-ten Iteration rückgesetzt worden ist, werden zur Durchführung der Gleitkommaoperation

SDY _i,j : = SDY _i,₀ + Δ Y _i,j (5)

auf einen Gleitkommaaddierer FADD 1217 gegeben, und das Ergebnis der Operation wird im SDY-Register 1218 als SDY _i,₁ gesetzt.

Nach der Operation der Gleichung (5) werden die im Δ Y-Register 1215 gesetzten Δ Y _i,₂ und der Inhalt (SDY _i,₁ = Δ Y _i,₁) des SDY-Registers 1218 dem FADD 1217 zur Durchführung der Operation

SDY _i,₂ : = SDY _i,₁ + Δ Y _i2 = Δ Y _i,₁ + Δ Y _i,₂ (6)

gegeben und das Ergebnis der Operation wird im SDY-Register 1218 als SDY _i,₂ gesetzt.

Durch Wiederholung obiger Operation wird die Summation SDY _i der zweiten Inkremente der drei Eingänge in Gleichung (1) im SDY-Register 1218 erzeugt.

In obiger Operation entsprechen das SDY-Register 1218 und der FADD 1217 Akkumulatoren.

Wenn dekodierte Signale (P 1), (P 2) und (P 3) des Vorzeichenbits nur das negative Vorzeichen anzeigen, werden das Zweierkomplement des negativen Inkrements und SDY _i,₁ im FADD 1217 addiert. Beispielsweise wird, wenn Δ Y _i,₂ negativ ist, die folgende Operation durchgeführt:

SDY _j,₁-Δ Y _i,2 = Δ Y _i,₁-Δ Y _i,₂ (7)

Das dekodierte Signal (P _x) des Vorzeichenbits P _x des Befehls wird in einem Latch 1225 gesetzt.

In der nachfolgenden Phase Y wird die Operation der Gleichung (2) ausgeführt. Zunächst wird der Wert Y _-₁ des Y-Registers 1219 zu einer eine Iteration davorliegenden Periode auf den Y-Speicher 1205 ausgelesen. Das Auslesen wird durch Aufgeben des Ausgangssignals PC des Befehlszählers 1224 auf den Adressenanschluß A des Y-Speichers 1205 und durch das von der Steuereinheit 1207 kommende Freigabesignal EN bewirkt, und das gelesene Y _i-₁ wird im Y-Register 1219 gesetzt.

Die Gleitkommaaddition des in der Phase P erzeugten Inhalts SDY des SDY-Registers und von Y _i-₁ des Y-Registers 1219 wird im FADD 1220 mit Akkumulator zur Erzeugung von Y _i in der i-ten Iteration durchgeführt. Das Y _i wird dann über die Multiplexer 1211 und 1210 aus dem Akkumulator des FADD 1220 in die Adresse PC des Y-Speichers 1205 geschrieben.

Die oben beschriebenen Operationen in den Phasen P und Y sind, wie oben beschrieben, für alle Recheneinheiten des DGKDA gleich. Demgegenüber unterscheidet sich die Erzeugung des dritten Inkrements Δ Z _i in der Phase I von Recheneinheit zu Recheneinheit.

Die Operationen des Integrators und des Addierers in der Phase I und die Operation des digitalen Servo in der Phase I werden nun unter Bezugnahme auf Fig. 4B beschrieben.

(1) Phase I des Integrators

In der Phase I des Integrators wird die Operation der Gleichung (3) unabhängig vom Wert des ersten Inkrements Δ X _i ausgeführt.

Zunächst wird das Residuum R _i-₁ des integrierten Werts zu einer eine Iteration davorliegende Periode aus der Adresse PC des R-Speichers 1206 nach den gleichen Vorgängen wie für den Y-Speicher ausgelesen und im R-Register 1224 gesetzt. Der in der Phase Y _i erhaltene, im Akkumulator des FADD 1220 gespeicherte Inhalt Y _i wird mit dem Inhalt Δ X _i des X-Registers 1216 aus Fig. 4A im Multiplizierer 1221 multipliziert. Die Ausgangsgröße Y _i · Δ X _i des Multiplizierers 1221 wird mittels des FADD 1222 zum Inhalt R_i-₁ des R-Registers 1224 addiert. Das entsprechende Ergebnis wird aus dem FADD 1222 auf den Dekodierer 1223 gegeben, um so das dritte Inkrement Δ Z _i, welches eine n-Bit-Mantisse (n ≧ 1), wie sie im Datenformat der Fig. 2B gezeigt ist, hat, mit dem Dekodierer 1223 zu erzeugen. Das dritte Inkrement Δ Z _i wird über den Multiplexer 1212 und den Multiplexer 1209 der Fig. 4A in die Adresse PC des Δ Z-Speichers 1204 geschrieben. Die Schreibadresse PC für das Schreiben in den Δ Z-Speicher 1204 wird über den Multiplexer 1226 vom Befehlszähler 1224 auf den Adressenanschluß A gegeben.

Das Residuum R _i, welches dem mit dem FADD 1222 der Fig. 4B erhaltenen integrierten Wert weniger dem dritten Inkrement Δ Z _i entspricht, wird mittels einer Normierungsschaltung 1227 solchermaßen normiert, daß der Absolutwert der Mantisse von R _i nicht kleiner als 0,5 ist. Der normierte Wert von R _i wird über den Multiplexer 1213 in die Adresse PC des R-Speichers 1206 geschrieben.

(2) Phase I des Addierers

In der Phase I des Addierers werden die Multiplikation von Y _i und Δ X _i mit dem Multipliziere 1221 und die Addition dieses Produkts zu R _i-₁ in den gleichen Vorgängen wie in der Phase I des Integrators durchgeführt. Im Addierer wird eine Adresse des Δ Z-Speichers 1204, in welcher die Zahl 1,0 für Δ X _A gespeichert ist, durch einen in Fig. 5 gezeigten und im Steuerspeicher 1203 gespeicherten Befehl gesetzt, und der Mikrorechner 1200 setzt vor der Operation in dem oben beschriebenen Vorgang den Inhalt der dem Addierer entsprechenden Adresse in R-Speicher auf null. Dementsprechend ist das Operationsergebnis (Y _i · Δ X _i + R _i-₁) durch den FADD 1222 Y _i.

Dann wird Y _i vom FADD 1222 auf den Dekodierer 1223 gegeben. Der Dekodierer 1223 erzeugt das dritte Inkrement Δ Z _i, welches die n Bits höherer Ordnung der Mantisse Y _Mi von Y _i als die n Bits höherer Ordnung der Mantisse Δ Z _Mi des dritten Inkrements Δ Z _i und den Exponenten Y _Ei von Y _i als den Exponenten Δ Z _Ei von Δ Z _i enthält. Das dritte InkrementΔ Z _i wird über den Multiplexer 1212 und den Multiplexer 1209 der Fig. 4A in die Adresse PC des Δ Z-Speichers 1204 geschrieben.

Der Dekodierer 1223 gibt ferner Daten, bei denen die n Bits höherer Ordnung von Y _Mi auf null geändert sind, Daten der Stellen (n+1) bis (m+1) höher Ordnung von Y _Mi und Y _Ei auf die Normierungsschaltung 1227, welche diese Daten normiert. Die normierten Daten werden über die Multiplexer 1211 und 1210 aus der Normierungsschaltung 1227 in die Adresse PC des Y-Speichers 1205 geschrieben.

(3) Phase I des digitalen Servo

Die Digitalservo-Δ Z-Erzeugungsschaltung 1208 erhält das in der vorangehenden Phase Y gewonnene Y _i, das aus dem Y-Speicher ausgelesene und im Y-Register 1219 gespeicherte Y _i-₁ und den Exponenten Δ Z _Ei-₁ des dritten Inkrements in der eine Interation früher liegenden Periode, welcher aus dem R-Speicher 1206 ausgelesen und im R-Register 1224 gespeichert war, und führt zur Erzeugung des dritten Inkrements Δ Z _i die folgenden Operationen durch:

Der Wert {0, +1, -1} von Δ Z _Mi wird durch {"00", "01", "11"} durch die beiden Bits höherer Ordnung von Δ Z _Mi dargestellt.

Das durch die Digitalservo-Δ Z-Erzeugungsschaltung 1208 erzeugte Δ Z _i wird über den Multiplexer 1212 und den Multiplexer 1209 der Fig. 4A in die Adresse PC des Δ Z- Speichers 1204 geschrieben. Der Exponent Δ Z _Ei von Δ Z _i wird über den Multiplexer 1213 in die Adresse PC des R-Speichers 1206 geschrieben.

Der oben im einzelnen beschriebene DGKDA hat nicht für jede Recheneinheit eine eigene Rechenschaltung, sondern er führt die verschiedenen Operationen durch Änderung des Befehls im Steuerspeicher 1203 aus. Der in Fig. 5 gezeigte Befehl dient dabei zur Durchführung einer Multiplikation, der Befehl nach Fig. 6 für eine Division und der Befehl nach Fig. 7 für eine Division mit negativem Divisor.

Claims

1. Digitaler Gleitkomma-Differentialanalysator mit
einer ersten Speichereinrichtung (1205) für die Speicherung des Wertes Y eines Integranden in Gleitkomma-Form mit einer Mantisse und einem Exponenten;
einer zweiten Speichereinrichtung (1204) für die Speicherung eines ersten Inkrements Δ X _i, eines zweiten Inkrements Δ Y _i und eines dritten Inkrements Δ Z _i, das ein Inkrement einer quantisierten Ausgabe des integrierten Wertes des Integranden ist, wobei die Inkremente Δ X _i, Δ Y _i und Δ Z _i in Gleitkomma-Form mit einer Mantisse und einem Exponenten vorliegen:
einer dritten Speichereinrichtung (1206) zur Speicherung eines Wertes R, der sich durch Subtraktion des Wertes der quantisierten Ausgabe von dem integrierten Wert ergibt und der in Gleitkomma-Form mit einer Mantisse und einem Exponenten gespeichert wird;
einer ersten Rechenoperations-Einrichtung (1215, 1217, 1218, 1219, 1220), in die von der zweiten Speichereinrichtung (1204) vorgegebene Werte der zweiten Inkremente ( Δ Y _{i, 1} bis Δ Y _i,l) eingegeben werden, die daraus nach der Gleichung ein Gesamtinkrement erzeugt, die das Gesamtinkrement und den Wert des Integranden (Y _i-₁) addiert, daraus einen neuen Wert des Integranden (Y _i) erzeugt und diesen neuen Wert an die erste Speichereinrichtung (1205) ausgibt;
einer zweiten Rechenoperations-Einrichtung (1222, 1223), in die von der zweiten Speichereinrichtung (1204) ein vorgegebener Wert eines ersten Inkrements ( Δ X _i ) eingegeben wird, die den neuen Wert des Integranden (Y _i ) von der ersten Rechenoperations- Einrichtung (1215, 1217, 1218, 1219, 1220) mit dem vorgegebenen Wert multipliziert, das Ergebnis der Multiplikation (Y _i × Δ X _i ) und den in der dritten Speichereinrichtung (1206) gespeicherten Wert (R _i-₁) eines Residuums des integrierten Werts addiert, das Ergebnis der Addition (R _i-1 + Y _i × Δ X _i ) quantisiert und als das dritte Inkrement ( Δ Z _i ) an die zweite Speichereinrichtung (1204) ausgibt; und
einer dritten Rechenoperations-Einrichtung (1227), die das von der zweiten Rechenoperations-Einrichtung (1222, 1223) an die zweite Speichereinrichtung (1204) ausgegebene dritte Inkrement ( Δ Z _i ) vom von der zweiten Rechenoperations-Einrichtung (1222, 1223) erhaltenen Ergebnis der Addition subtrahiert und das Ergebnis der Subtraktion (R _i-1 + Y _i × Δ X _i - Δ Z _i ) an die dritte Speichereinrichtung (1206) ausgibt; gekennzeichnet durch
eine vierte Rechenoperations-Einrichtung (1208), die das von der zweiten Rechenoperations-Einrichtung (1222, 1223) erhaltene dritte Inkrement ( Δ Z _i ) an die zweite Speichereinrichtung (1204) ausgibt,
wobei sie in Abhängigkeit von dem von der ersten Rechenoperations- Einrichtung (1215, 1217, 1218, 1219, 1220) erhaltenen neuen Wert des Integranden (Y _i ) die Mantisse ( Δ Z _Mi ) des dritten Inkrements ( Δ Z _i ) folgendermaßen festsetzt:Δ Z _Mi : =0, wenn Y _i = 0
Δ Z _Mi : =+1, wenn Y _i < 0
Δ Z _Mi : =-1, wenn Y _i < 0und wobei sie in Abhängigkeit von dem neuen Wert des Integranden (Y _i ) und dem Wert des Integranden (Y _i-1) vor der Addition durch die erste Rechenoperations-Einrichtung den Exponenten ( Δ Z _Ei ) des dritten Inkrements ( Δ Z _i) folgendermaßen festgesetzt:Δ Z _Ei : = Δ Z _Ei-₁, wenn Y _i = 0
Δ Z _Ei : = Δ Z _Ei-₁^-1, wenn Y _i und Y _i-₁ entgegengesetzte Vorzeichen
Δ Z _Ei : = Δ Z _Ei-₁⁺¹, wenn Y _i und Y _i-₁ gleiche Vorzeichen und Δ Z _Ei : = Δ Z _Ei-1 ^-1₁, wenn Y _i und Y _i-₁ gleiche Vorzeichen und wobei Δ Z _Ei-₁ der Wert des Exponenten des aus der zweiten Speichereinrichtung (1204) ausgelesenen dritten Inkrements ( Δ Z _i ) ist, wobei die zweiten, dritten und vierten Rechenoperations-Einrichtungen (1222, 1223; 1227; 1208) auch dann arbeiten, wenn der Wert des aus der zweiten Speichereinrichtung (1204) ausgelesenen ersten Inkrements ( Δ X _i ) Null ist.

2. Digitaler Differentialanalysator nach Anspruch 1, gekennzeichnet durch eine Steuereinrichtung (1207, 1224, 1203, 1214),
die eine erste Konstante (B), eine zweite Konstante (A) und eine Zahl 0,0 (C) in Adressen 1, 2 bzw. 3 der ersten Speichereinrichtung (1205) speichert,
die eine Zahl 0,0 in einer Adresse 1 der dritten Speichereinrichtung (1206) speichert,
die den Inhalt der ersten Speichereinrichtung (1205) in ihrer Adresse 1 als einen Wert des Integranden und den Inhalt der zweiten Speichereinrichtung (1204) in einer darin vorhandenen Adresse 2 als ein zweites Inkrement ( Δ Y _i ) liest,
die die ersten bis vierten Rechenoperations-Einrichtungen (1215, 1217, 1218, 1219, 1220; 1222, 1223; 1227; 1208) betreibt,
die das durch diese Operationen erhaltene dritte Inkrement ( Δ Z _i ) in einer Adresse 1 der zweiten Speichereinrichtung (1204) speichert,
die die erste Rechenoperations-Einrichtung (1215, 1217, 1218, 1219, 1220) veranlaßt, die Additionsoperation unter Verwendung dieses dritten Inkrements als eines zweiten Inkrements ( Δ Y _i ) durchzuführen, und
die das Ergebnis dieser Additionsoperation in einer Adresse 4 der ersten Speichereinrichtung (1205) speichert.

3. Digitaler Differentialanalysator nach Anspruch 1, gekennzeichnet durch eine Steuereinrichtung (1207, 1224, 1203, 1214),
die eine erste Konstante (A), eine zweite Konstante (B) und eine Zahl von 0,0 (C) in Adressen 1, 2 bzw. 3 der ersten Speichereinrichtung (1205) speichert,
die eine Zahl von 0,0 in Adressen 1 und 2 der dritten Speichereinrichtung (1206) speichert,
die den Inhalt der ersten Speichereinrichtung (1205) in deren Adresse 1 als einen Wert des Integranden eingibt und ein drittes Inkrement ( Δ Z _i ) an die zweite Speichereinrichtung (1204) ausgibt, wobei sie zwei Bits höherer Ordnung der Mantisse des Wertes des Integranden einschließlich eines Vorzeichen-Bits als Mantisse des dritten Inkrements ( Δ Z _i ) und den Exponenten des Wertes des Integranden als Exponenten des dritten Inkrementes ( Δ Z _i ) nimmt,
die anschließend alle m Bits höherer Ordnung der Mantisse des Wertes des Integranden auf Null setzt,
die anschließend den Wert des Integranden normiert, so daß der Absolutwert der Mantisse des Wertes des Integranden nicht kleiner als 0,5 ist,
die den normierten Wert des Integranden an die erste Speichereinrichtung (1205) eingibt,
die das dritte Inkrement ( Δ Z _i ) als ein erstes Inkrement ( Δ X _i ) von der zweiten Speichereinrichtung (1204) eingibt,
die ein Teilprodukt der ersten und zweiten Konstanten durch die Operationen der ersten bis vierten Rechenoperations-Einrichtungen (1215, 1217, 1218, 1219, 1220; 1222, 1223; 1227; 1208) als ein drittes Inkrement ( Δ Z _i ) erzeugt,
die das Teilprodukt in der zweiten Speichereinrichtung (1204) speichert,
die die erste Rechenoperations-Einrichtung (1215, 1217 1218, 1219, 1220) veranlaßt, die Additionsoperation unter Verwendung dieses dritten Inkrements ( Δ Z _i ) als eines zweiten Inkrements ( Δ Y _i ) durchzuführen, und
die das Ergebnis dieser Additionsoperation in der ersten Speichereinrichtung (1205) speichert.