DE3333862C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Datenspeichereinheit nach dem Oberbegriff des Patentanspruchs 1.

Aus IBM Technical Disclosure Bulletin, Vol. 24, Nr. 5, Oktober 1981, Seite 2376, ist eine Datenspeichereinheit mit Steuerschaltungen zur Erzielung eines Quittungssignales bekannt. Die Zeitsteuerung des Quittungssignales in bezug auf den Start des Speicherzyklus kann mit Hilfe einer steuerbaren Verzögerungsschaltung eingestellt werden. Hieraus ist jedoch kein schreibbarer Steuerspeicher bekannt, und es ist auch nicht nahegelegt, den Ausgang dieses Speichers zu verwenden, um das Zeitsteuersignal für die Datenspeichereinheit zu bestimmen.

Ferner ergibt sich aus der DE-OS 29 48 159 eine Datenspeichereinheit mit einem Betriebsartenregister, die Informationen über die Wortbreite und die Anzahl von aufeinander folgenden Adressen speichert, welche in einem Kettenzugriffsvorgang zugegriffen werden. Dieses Betriebsartenregister weist jedoch nicht eine Vielzahl von individuell adressierbaren Speicherplätzen auf, die in einer festen Folge ausgelesen werden, um die Zeitsteuersignale für die Datenspeichereinheit festzulegen.

Eine Datenverarbeitungseinrichtung weist normalerweise eine Datenverarbeitungseinheit und eine Datenspeichereinheit auf, und ist so ausgelegt, daß sie mit einer bestimmten Taktfrequenz arbeitet. Die Zeitsteuerung der Speichereinheit ist im Vergleich zu der Taktfrequenz lang, so daß jeder Speicherzugriffszyklus vier oder fünf Taktschläge beanspruchen kann, bis er abgeschlossen ist. Wenn die Verarbeitungseinheit verbessert oder umkonstruiert wird, damit sie mit einer höheren Taktfrequenz arbeitet, ist es üblicherweise auch notwendig, die Speichereinheit so umzukonstruieren, daß sie mit der höheren Geschwindigkeit arbeitet. Dies kann jedoch sehr kostspielig sein, insbes., wenn die Speichereinheit mit Schaltungen mit großem Integrationsumfang ausgerüstet ist.

Aufgabe der Erfindung ist es, eine Datenspeichereinheit der eingangs genannten Art zu schaffen, die auf einfache Weise für den Einsatz in Einrichtungen mit unterschiedlichen Taktfrequenzen angepaßt werden kann, ohne daß eine Umkonstruktion erforderlich wird.

Gemäß der Erfindung wird dies dadurch erreicht, daß die gattungsgemäße Datenspeichereinheit eine Zeitsteuerschaltung aufweist, die gekennzeichnet ist durch einen Steuerspeicher mit einer Vielzahl von individuell adressierbaren Speicherplätzen und eine Adressierschaltung zum Auslesen der Speicherplätze in einer fest vorgegebenen Folge während aufeinanderfolgender Taktschläge eines Taktsignales, wobei die Zeitsteuersignale während jedes Taktschlages durch den Ausgang des Steuerspeichers bestimmt sind.

Die Zeitsteuerung der Datenspeichereinheit kann somit auf einfache Weise zur Anpassung an unterschiedliche Taktfrequenzen geändert werden, indem einfach die Inhalte des Steuerspeichers geändert werden.

Bei einer bevorzugten Ausführungsform der Erfindung wird nur eine Teilmenge von Bitspeicherpositionen im Steuerspeicher physikalisch mit Bitspeicherschaltungen ausgerüstet, die übrigen Bitspeicherpositionen werden nicht damit ausgerüstet. Dies ist möglich, weil allgemein viele der Bitspeicherpositionen praktisch nie benutzt werden. Dies führt zu einer erheblichen Einsparung an Hardware, die zum Aufbau des Steuerspeichers erforderlich ist.

Es kann manchmal erwünscht sein, ein Zeitsteuersignal mit einer Genauigkeit zu setzen, die höher ist als eine Periode des Taktsignales. Die Genauigkeit der Zeitsteuerung kann beispielsweise um einen Faktor n dadurch vergrößert werden, daß die Anzahl von Speicherplätzen im Steuerspeicher um einen Faktor n vergrößert wird und die Speicherplätze mit dem n-fachen der Taktfrequenz abgefragt werden. Dies kann jedoch zu einem ungewöhnlich großen Steuerspeicher führen.

Bei einer bevorzugten Ausführungsform der Erfindung weist die Zeitsteuerschaltung eine Taktunterteilungsschaltung zur Erzeugung einer Vielzahl von weiteren Taktsignalen auf, die jede Taktperiode in eine Vielzahl von Teilperioden unterteilt, ferner eine Auswählschaltung zum Auswählen eines der weiteren Taktsignale, und eine Verknüpfungsschaltung, die das ausgewählte weitere Taktsignal mit dem Ausgang des Steuerspeichers kombiniert, um eines der Zeitsteuersignale zu erzeugen. Dies ermöglicht, daß das betreffende Zeitsteuersignal auf die Genauigkeit eines Bruchteiles einer Taktperiode eingestellt werden kann, ohne daß die Dimensionen des Steuerspeichers vergrößert werden.

Nachstehend wird die Erfindung in Verbindung mit der Zeichnung anhand eines Ausführungsbeispieles erläutert. Es zeigt:

Fig. 1 ein Gesamtblockschaltbild der Datenspeichereinheit nach der Erfindung, und

Fig. 2 ein Schaltbild einer Zeitsteuerschaltung für die Datenspeichereinheit.

Die Datenspeichereinheit weist nach Fig. 1 einen Datenspeicher 10 mit direktem Zugriff mit 256 K Speicherplätzen auf. Jeder Speicherplatz enthält 32 Datenbits und sieben Hamming-Code-Bits zum Prüfen und Korrigieren der Daten.

Der Speicher 10 wird mit einer achtzehn Bits umfassenden Adresse adressiert, die in zwei aufeinanderfolgenden Teilen über einen Adressenpfad 11 mit einer Breite von neun Bits aufgenommen wird. Der erste aus neun Bits bestehende Teil, der als die Reihenadresse bezeichnet wird, wird in ein Register 12 durch ein Zeitsteuersignal RAS (Reihenadressenabfragung) eingeführt. Der zweite Teil, der als die Spaltenadresse bezeichnet wird, wird in ein Register 13 durch ein Zeitsteuersignal CAS (Spaltenadressenabfragung) eingeführt.

Eingangsdaten zum Einschreiben in den Speicher 10 werden über einen Dateneingangspfad 14 aufgenommen und in ein Register 15 über ein Zeitsteuersignal LDIR (Lastdateneingangsregister) eingeführt. Die Eingangsdaten werden auch einem Hamming-Code-Generator 16 zugeführt, um entsprechend den Daten einen Hamming-Code mit sieben Bits zu erzeugen. Dieser Code wird in ein Register 17 über ein Zeitsteuersignal LHR (Last-Hamming-Register) eingegeben.

Die Inhalte der Register 15, 17 können dann in den adressierten Speicherplatz des Speichers 10 mit Hilfe eines Zeitsteuersignales WE (Schreibsteuerung) eingeschrieben werden.

Daten aus dem gerade adressierten Speicherplatz des Speichers 10 können in ein Register 18 durch ein Zeitsteuersignal LDDR (Lastdatenausgangsregister) gegattert werden. Die Ausgangsdaten werden ferner zusammen mit dem zugehörigen Hamming-Code aus dem Speicher 10 an eine Hamming-Prüfschaltung 19 gegeben, die die Daten prüft und die sicherstellt, daß sie mit dem Hamming-Code übereinstimmen. Wird ein Fehler festgestellt, zeigt die Schaltung 19 an, welches Bit den Fehler ergibt, und erzeugt ein Ausgangssignal an einen Satz von Inversionsschaltungen 20, um das fehlerhafte Bit zu invertieren (und damit zu korrigieren).

Die Hamming-Code-Erzeugung und die Prüfschaltungen sind an sich bekannt, so daß sie hier nicht im einzelnen erläutert werden.

Die Zeitsteuersignale RAS, CAS, WE, LDIR, LHR und LDOR müssen alle in sorgfältig gesteuerten Zeitpunkten im Betriebszyklus der Datenspeichereinheit erzeugt werden, damit gewährleistet ist, daß die Speichereinheit einwandfrei arbeitet. Beispielsweise müssen im Falle eines LESE-Vorganges die Signale RAS und CAS zuerst erzeugt werden, damit die Adresse in die Register 12, 13 eingeführt werden kann. Dann muß genügend Zeit verstreichen, damit die Speicheradressierlogik arbeiten kann, bevor das LDOR-Signal erzeugt wird, das die gewünschten Daten in das Register 18 einführt.

Diese Zeitsteuersignale werden durch die Zeitsteuerschaltung nach Fig. 2 erzeugt. In Fig. 2 weist die Zeitsteuerschaltung einen Steuerspeicher 21 mit vierzehn individuell adressierbaren Reihen auf, wobei jede Reihe ein Schema von sechs Bits enthält. Die ersten vier Reihen werden durch eine Adresse CTA mit zwei Bits aus einem ersten Zähler 22 adressiert. Die anderen zehn Reihen werden durch eine Adresse CTB mit vier Bits aus einem zweiten Zähler 23 adressiert. Beide Zähler werden durch ein Einrichtungstaktsignal CLK getaktet.

Im Betrieb wird der erste Zähler 22 zu Beginn eines jeden Betriebszyklus der Speichereinheit getriggert. Dann zählt er von 0-3, so daß die beiden vier Reihen des Steuerspeichers 21 in vier aufeinanderfolgenden Taktschlägen abgefragt werden. Wenn der Zähler 22 seinen maximalen Zählwert erreicht hat, hält er an und triggert den zweiten Zähler 23. Dieser Zähler zählt dann von 0-9, so daß die übrigen Reihen des Steuerspeichers abgefragt werden.

Der Grund dafür, daß zwei Zähler 22, 23 verwendet werden, um den Speicher 21 zu adressieren, ist darin zu sehen, daß der erste Speicher 22 in der Lage sein soll, zu starten, bevor der zweite Zähler 23 mit dem Zählen aufgehört hat. Damit ist es möglich, daß ein neuer Betriebszyklus den vorausgehenden Zyklus überlappt.

Die sechs Datenausgänge des Steuerspeichers werden sechs UND-Gattern 24-29 aufgegeben, deren Ausgänge die sechs Zeitsteuersignale LDOR, LHR, LDIR, WE, CAS und RAS erzeugen. Die Gatter 24-29 werden auch durch Funktionssteuersignale LESEN und SCHREIBEN gesteuert.

So ergibt sich z. B. daß das Zeitsteuersignal LDOR erzeugt wird, wenn das LESEN-Signal echt ist, und gleichzeitig ist der Ausgang aus der ersten Spalte des Steuerspeichers 21 echt. Der spezielle Taktschlag, bei dem das Signal LDOR auftritt, kann deshalb dadurch spezifiziert werden, daß eine binäre "1" an der entsprechenden Stelle in der ersten Spalte des Speichers 21 gesetzt wird. Wenn es beispielsweise erwünscht ist, daß das Signal LDOR sieben Taktschläge nach Beginn des Betriebszyklus auftreten soll, wird eine "1" in die siebte Reihe der ersten Spalte gesetzt, und alle anderen Bits in dieser Spalte werden auf "0" gesetzt.

Das Signal LDOR tritt stets zu Beginn des spezifizierten Taktschlages auf. Das gleiche gilt für LHR und LDIR. Im Falle der Signale WE, CAS und RAS ist es jedoch möglich, die Zeitsteuerung dieser Signale auf eine Genauigkeit von einem Viertel der Taktperiode einzustellen. Dies trägt dazu bei, den Betrieb der Speichereinheit zu beschleunigen, da, wenn diese Möglichkeit nicht bestünde, erforderlich wäre, die Zeitsteuerungen von WE, CAS und RAS auf die unmittelbar benachbarten ganzen Taktschläge aufzurunden. Die Art und Weise, in der diese genauere Zeitsteuerung erreicht wird, ist wie folgt.

Das Taktsignal CLK wird dem Eingang eines vierstufigen Schieberegisters 30 aufgegeben, das durch einen Oszillator 31 betrieben wird, der mit dem Vierfachen der Frequenz des Taktsignales CLK läuft. Die Ausgänge der vier Stufen des Schieberegisters ergeben vier weitere Taktsignale C0-C3. Hieraus ergibt sich, daß diese weiteren Taktsignale jeden Taktschlag von CLK in vier Viertel unterteilen.

Die Signale C0-C3 werden den Eingängen von drei Vierweg-Auswählschaltungen 32, 33, 34 aufgegeben, von denen jede aus vier UND-Gattern besteht, deren Ausgänge in einem ODER-Gatter kombiniert werden. Jede Auswählschaltung wird durch die Inhalte eines Vier-Bit-Registers 35, 36, 37 gesteuert, das bestimmt, welches der vier Taktsignale C0-C3 durch diese Schaltung ausgewählt wird. Wenn beispielsweise das Register 35 das Schema 0100 enthält, wie dargestellt, wählt die Schaltung 32 das Taktsignal C1.

Die Ausgänge der Auswählschaltungen 35-37 werden den Eingängen der UND-Gatter 27, 28, 29 zugeführt, um die Zeitsteuerung der Signale WE, CAS und RAS auf den nächstliegenden Viertel-Taktschlag zu steuern.

Die vorbeschriebene Speichereinheit ist in Einrichtungen mit einer Vielfalt unterschiedlicher Einrichtungstaktfrequenzen (CLK) anwendbar. Wenn die Taktfrequenz geändert wird, ist es erforderlich, die Anzahl von Taktschlägen, die für jeden Vorgang innerhalb der Speichereinheit zugelassen werden, zu variieren, um sicherzustellen, daß die für jeden solchen Vorgang zugestandenen Zeit im wesentlichen konstant bleibt. Dies wird einfach dadurch erreicht, daß die Inhalte des Steuerspeichers 21 und der Register 35-37 in entsprechender Weise geändert werden. Wenn beispielsweise die Taktfrequenz erhöht wird, werden die Inhalte des Steuerspeichers 21 dadurch geändert, daß jedes "1" Bit in ihm um eine oder mehrere Reihen nach oben bewegt wird.

Obgleich der Steuerspeicher 21 logisch eine zweidimensionale Anordnung von Bitpositionen ist, brauchen praktisch nicht alle Bitpositionen physikalisch mit Bitspeicherschaltungen ausgerüstet werden. Beispielsweise treten die Signale RAS und CAS immer in der Nähe des Beginns des Betriebszyklus auf und es ist somit nicht erforderlich, irgendwelche Bitspeicherschaltungen in den letzten beiden Spalten des Speichers 21 an Bitpositionen vorzusehen, die dem Auftreten dieser Signale gegen Ende des Zyklus entsprechen.

Bei der speziellen Ausführungsform der Erfindung nach Fig. 2 sind die Bitpositionen des Speichers, die nicht physikalisch ausgerüstet sind, schattiert dargestellt. Somit entsprechen nur die nichtschattierten Positionen tatsächlichen Bitspeicherschaltungen. Die Ausgänge der schattierten (d. h. nichtausgerüsteten) Bitpositionen sind stets "0". Somit erfordert der Speicher 21 weniger als die Hälfte der Anzahl von Bitspeicherschaltungen, verglichen mit der Anzahl, die erforderlich ist, um die gesamte Anordnung auszurüsten.

Claims (8)

1. Datenspeichereinheit mit einer Zeitsteuerschaltung zur Erzeugung einer Vielzahl von internen Zeitsteuersignalen für die Datenspeichereinheit, gekennzeichnet durch,

• a) einen schreibbaren Steuerspeicher (21) mit einer Vielzahl von individuell adressierbaren Speicherplätzen, und
• b) eine Adressierschaltung (22, 23) zum Auslesen der Speicherplätze in einer festen Folge während aufeinanderfolgender Taktschläge eines Taktsignales (CLK), wobei die Zeitsteuersignale (RAS, CAS, WE, LDIR, LHR, LDOR) während eines jeden Taktschlages durch den Ausgang des Steuerspeichers (21) bestimmt sind.

2. Datenspeichereinheit nach Anspruch 1, dadurch gekennzeichnet, daß sie aus einem einzelnen Chip mit großem Integrationsumfang besteht.

3. Datenspeichereinheit nach Anspruch 1, dadurch gekennzeichnet, daß jeder Speicherplatz ein Bit für jedes Zeitsteuersignal (RAS, . . . LDOR) aufweist, wobei der Zustand eines jeden Bits anzeigt, ob das entsprechende Zeitsteuersignal vorhanden ist oder fehlt.

4. Datenspeichereinheit nach Anspruch 3, dadurch gekennzeichnet, daß nur eine Teilgruppe von Bitspeicherpositionen im Steuerspeicher (21) physikalisch mit Bitspeicherschaltungen ausgerüstet ist, während die übrigen Bitspeicherpositionen nicht ausgerüstet sind.

5. Datenspeichereinheit nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die Zeitsteuerschaltung Verknüpfungsschaltungen bzw. Gatter (24-29) zum Kombinieren des Ausgangs des Steuerspeichers (21) mit Funktionssteuersignalen (LESEN, SCHREIBEN) zur Erzeugung der Zeitsteuersignale (RAS, . . . LDOR) aufweist.

6. Datenspeichereinheit nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die Zeitsteuerschaltung eine Taktunterteilungsschaltung (30, 31) zur Erzeugung einer Vielzahl von weiteren Taktsignalen (C0-C3) aufweist, die jede Taktperiode in eine Vielzahl von Teilperioden unterteilen, daß eine Auswählschaltung (32; 33; 34) zum Auswählen eines der weiteren Taktsignale vorgesehen ist, und daß eine Verknüpfungsschaltung bzw. ein Gatter (27; 28; 29) zum Kombinieren des ausgewählten weiteren Taktsignales mit dem Ausgang des Steuerspeichers (21) vorgesehen ist, um eines der Zeitsteuersignale (WE; CAS; RAS) zu erzeugen.

7. Datenspeichereinheit nach Anspruch 6, dadurch gekennzeichnet, daß die Taktunterteilungsschaltung (30, 31) ein Schieberegister (30) aufweist, das so geschaltet ist, daß es Schiebeimpulse aus einem Oszillator (31) aufnimmt, der mit einem Vielfachen der Taktfrequenz des Taktsignales (CLK) läuft.

8. Datenspeichereinheit nach einem der Ansprüche 1-7, dadurch gekennzeichnet, daß die Adressierschaltung einen ersten Zähler (22), der so angelegt ist, daß er eine Teilgruppe der Speicherplätze des Steuerspeichers (21) adressiert, und einen zweiten Zähler (23), der so ausgelegt ist, daß er die übrigen Speicherplätze des Steuerspeichers adressiert, aufweist.