DE3688055T2

DE3688055T2 - System fuer das uebertragen und empfangen von asynchronen paralleldaten von nichthomogener variabler breite ueber ein synchrones serienuebertragungsmittel mit hoher informationsgeschwindigkeit.

Info

Publication number: DE3688055T2
Application number: DE8686309620T
Authority: DE
Inventors: Paul Scott
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-12-18
Filing date: 1986-12-10
Publication date: 1993-08-19
Anticipated expiration: 2006-12-11
Also published as: EP0228213A2; EP0228213B1; ATE87160T1; DE3688055D1; EP0228213A3

Description

Die vorliegende Erfindung betrifft im allgemeinen elektronische Systeme zum Übertragen und Empfangen von Daten und insbesondere Systeme und Komponenten, die asynchrone Parallelformatdaten als Eingang akzeptieren, die diese Daten in einem für synchrone Seriellübertragungsmedien akzeptablen Format übertragen und welche die übertragenen Daten zur Ausgabe in Parallelformat zurück umwandeln.
Zahlreiche Vorrichtungen, einschließlich Standard-Telekommunikations-Interfacevorrichtungen wie universelle asynchrone Empfänger-Sender (UART) und Modems, verwenden asynchrone parallele Eingangs-/Ausgangs (I/O)-Kriterien zur Vereinfachung ihrer internen Architektur und zum Ermöglichen eines Hochgeschwindigkeitsbetriebs. Es ist oftmals erforderlich, parallele I/O zu, von und/oder zwischen solchen Vorrichtungen zu übertragen oder zu senden. Ein gegenwärtig verwendetes Verfahren verwendet parallele Leitungen als Übertragungsmedium, wobei jeder Leiter der Leitung einem der parallelen Ein- oder Ausgänge gewidmet ist. Diese Anordnung hat sich insbesondere bei zunehmender Leitungslänge und steigender Zahl der Ein- und Ausgänge aufgrund der Leitungsverbindungshardwareerfordernisse, der erhöhten Leiterzahl und der erhöhten Kosten sowie der geringen Zuverlässigkeit als unbefriedigend erwiesen.
Ferner belegen die Übertragung von Parallelformatnachrichten und Steuerinformationen zwischen Hostsystemen (z. B. zwischen zwei Mikroprozessoren) üblicherweise jeweils einzelne Leiter einer parallelen Leitung, obwohl diese nicht homogenen Arten von Paralleldaten unterschiedliche Datengeschwindigkeiten aufweisen. Dies führt zu einer weiteren Erhöhung der Hardwareerfordernisse, was sich negativ auf die Zuverlässigkeit und die Kosten auswirkt.
Es wurde festgestellt, daß ein Multiplexen nicht homogener Paralleldaten und das Umwandeln der multiplexten Daten in Seriellformat zur Übertragung über eine einzelne Seriellschnittstelle vorteilhaft ist, um die genannten Probleme zu verringern und größere Entfernungen zwischen Kommunikationsknotenpunkten zu ermöglichen.
Es sind Vorrichtungen bekannt und in Gebrauch, welche das Verbinden asynchroner paralleler I/O mit einer Seriellkommunikationsleitung ermöglichen. Die bekannten Verfahren und Vorrichtungen unterteilen sich in zwei Hauptkategorien, solche, die asynchrone Seriellinterfaces verwenden, und solche, die synchrone Seriellinterfaces verwenden.
Es ist schwierig, mit den asynchronen Seriellinterfaces zu arbeiten, da jedes Byte der über das Medium übertragenen Daten resynchronisiert werden muß, wodurch die maximale Datengeschwindigkeit begrenzt wird. Existierende synchrone Seriellinterfaces, zum Beispiel in universellen synchron-asynchron Empfänger-Sendern (USART), sind problematisch, da sie Synchronisierdaten erfordern. Diese Daten können von einem Hostsystem oder der Interfacevorrichtung geliefert werden und sind üblicherweise durch ein Interfaceprotokoll spezifiziert. Dies stellt eine zusätzliche Beschränkung beim Entwerfen eines Parallel-/Seriellinterface dar, welche das Interface für den Designer "nicht transparent" macht.
Zusätzlich zu den vorgenannten Problemen, erfolgt das Multiplexen und das Demultiplexen der nicht homogenen Paralleldaten für die serielle Übertragung üblicherweise außerhalb einer Interfacevorrichtung. Dieser externe Vorgang erhöht die Komplexität des Systems, die Kosten und die Nichttransparenz weiter, indem er die Notwendigkeit des Einfügens zusätzlicher Hardware zwischen dem Hostsystem und der Interfacevorrichtung bewirkt. Weitere Komplikationen bei bekannten Systemen, die Datenquellen von mehreren Sendesystemen über dieselben Leitung multiplexen (wie in Dreizustands-Busarchitekturen in Computersystemen üblich), sind die Notwendigkeit von Bus-Steuerungen/Arbitrationseinrichtungen, Softwaremitteln und Leitungstreibern, die ein- und ausschaltbar sind.
Schließlich haben zahlreiche im Handel erhältliche UART, USART, Modems usw. Acht-Bit-Datenein- und -ausgänge. Es ist manchmal erwünscht, längere Datenmuster zu übertragen und/oder zu empfangen, die dann entweder Spezial- Hardware oder das Senden mehrerer "Wörter" zum Weiterleiten des Musters erfordern.
Die Beschreibung des Europäischen Patents 0 124 959 offenbart ein Gruppenkodierungssystem für die Serielldatenübertragung, das eine Einrichtung zum Umwandeln von Paralleldaten in zu übertragende Serielldaten aufweist.

ZUSAMMENFASSUNG DER ERFINDUNG

Zur Überwindung der aus dem Stand der Technik bekannten Probleme wird ein System offenbart, das, gemäß dem bevorzugten Ausführungsbeispiel der Erfindung, einen Senderchip aufweist, der asynchrone Paralleldatenmuster mit variabler Breite als Eingang akzeptiert und die Daten seriell in einem zur Verwendung mit einer synchronen Hochgeschwindigkeits-Serielleitung geeigneten Format überträgt.
Der Senderchip schaltet intern und automatisch zwischen den nicht homogenen Datentypen, wodurch die Notwendigkeit externer Multiplexvorrichtungen und Programmiereinrichtungen entfällt.
Das System weist ferner einen Empfängerchip auf, der Serielldaten von der Leitung akzeptiert und in der Lage ist, den von dem Sender ausgeführten Prozeß umzukehren, d. h., der Empfänger ist in der Lage, intern und automatisch zu demultiplexen und sodann die nicht homogenen Paralleldaten mit variabler Breite so aus zugeben, wie sie ursprünglich in das System eingegeben wurden. Der Empfänger ist ferner zum Identifizieren von Ausgangsdaten nach deren Typ betreibbar.
Sowohl der Sender- als auch der Empfängerchip sind modular und können derart in Kaskade geschaltet werden, daß eine Vielzahl verschiedener Paralleldatenmuster bearbeitet, gesendet und empfangen werden kann, wobei sich diese ein einziges Seriellinterface teilen. Es sind weder eine Bussteuerungsarbitrationseinrichtung, noch Software, noch schaltbare Leitungstreiber erforderlich. Darüber hinaus synchronisiert sich das System automatisch zwischen Benutzerdatenketten ohne Intervention des Systems. Das offenbarte System ist für den Benutzer vollkommen transparent.
Im folgenden wird ein System zum Akzeptieren von asynchronen Paralleldatenmustern mit nicht homogener variabler Breite als Eingang und zum Übertragen der Daten auf für den Benutzer transparente Weise über eine synchrone Serielleitung im Anschluß an das interne Multiplexen der nicht homogenen Daten und das Vorbereiten der Daten auf die Seriellübertragung beschrieben.
Es wird ferner ein System beschrieben, das, auf für den Benutzer transparente Weise, Daten über eine synchrone Serielleitung empfängt und intern die Daten demultiplext und die anhand des Typs identifizierten, ursprünglich eingegebenen Paralleldatenmuster als Ausgang wiederherstellt.
Des weiteren wird ein System beschrieben, das aus modularen Sender- und Empfängerkomponenten besteht, die in Kaskade schaltbar sind, um das Bearbeiten, Senden und Empfangen einer großen Vielzahl von Paralleldatenmustern zu ermöglichen, wobei diese gemeinsam ein einziges Seriellinterface verwenden.
Andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der Betrachtung der folgenden detaillierten Beschreibung und der zugehörigen Zeichnungen, in denen gleiche Bezugszeichen in allen Figuren gleiche Elemente bezeichnen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Blockschaltbild einer mit einem Datensignalempfänger gekoppelten Datenquelle unter Verwendung der vorliegenden Erfindung.
Fig. 2 zeigt ein Pin-Diagramm eines Senderchips, der gemäß dem bevorzugten Ausführungsbeispiel der Erfindung gepackt ist.
Fig. 3 zeigt das Logiksymbol für den wie in Fig. 2 dargestellt gepackten Sender und das Symbol, das in nachfolgenden Teilen der Zeichnungen verwendet wird, um einen Senderchip darzustellen, der gemäß den Lehren der Erfindung arbeitet.
Fig. 4 ist eine Darstellung des offenbarten Senders in einem seiner beiden Betriebsmodi, dem "LOCAL"-Modus.
Fig. 5 ist eine Darstellung des offenbarten Senders in einem seiner beiden Betriebsmodi, dem "CASCADE"-Modus.
Fig. 6 zeigt ein Funktionsblockschaltbild der integrierten Schaltung auf dem Senderchip, dessen Pin-Diagramm in Fig. 2 dargestellt ist.
Fig. 7 ist ein Flußdiagramm, das die von der in Fig. 6 dargestellten Strobe- und Bestätigungsschaltung durchgeführten Funktionen im einzelnen zeigt.
Fig. 8 zeigt ein detaillierteres Blockschaltbild des in Fig. 6 dargestellten Taktgenerators.
Fig. 9 ist eine schematische Darstellung der Medium- Interfaceschaltung von Fig. 6.
Fig. 10 ist ein Zeitsteuerungsdiagramm, das die Operation eines 8-Bit-Senders eines im LOCAL-Modus arbeitenden Systems darstellt, der gemäß der Lehre der Erfindung hergestellt und betrieben ist.
Fig. 11 ist ein Zeitsteuerungsdiagramm, das die Operation eines 8-Bit-Senders eines im CASCADE-Modus arbeitenden Systems darstellt, der gemäß der Lehre der Erfindung hergestellt und betrieben ist.
Fig. 12 ist ein Pin-Diagramm eines Empfängerchips, der gemäß dem bevorzugten Ausführungsbeispiel der Erfindung gepackt ist.
Fig. 13 ist das Logiksymbol für den wie in Fig. 12 dargestellt gepackten Empfänger und das Symbol, das in nachfolgenden Teilen der Zeichnungen verwendet wird, um einen Empfängerchip darzustellen, der gemäß den Lehren der Erfindung arbeitet.
Fig. 14 ist eine Darstellung des offenbarten Empfängers in einem seiner beiden Betriebsmodi, dem "LOCAL"-Modus.
Fig. 15 ist eine Darstellung des offenbarten Empfängers in einem seiner beiden Betriebsmodi, dem "CASCADE"-Modus.
Fig. 16 zeigt ein Funktionsblockschaltbild der integrierten Schaltung auf dem Senderchip, dessen Pin-Diagramm in Fig. 12 dargestellt ist.
Fig. 17 ist eine schematische Darstellung der Medium- Interfaceschaltung von Fig. 16.
Fig. 18 zeigt ein detaillierteres Blockschaltbild der in Fig. 16 dargestellten Bytesynchronisierungslogik.
Fig. 19 ist ein Zeitsteuerungsdiagramm, das die Operation eines 8-Bit-Empfängers eines im LOCAL-Modus arbeitenden Systems darstellt, der gemäß der Lehre der Erfindung hergestellt und betrieben ist.
Fig. 20 ist ein Zeitsteuerungsdiagramm, das die Operation eines 8-Bit-Empfängers eines im CASCADE-Modus arbeitenden Systems darstellt, der gemäß der Lehre der Erfindung hergestellt und betrieben ist.
Fig. 21 ist eine Darstellung des offenbarten Systems, das zum Betrieb im CASCADE-Modus mit automatischer Wiederholfähigkeit eingestellt ist.
Fig. 22 ist ein Zeitsteuerungsdiagramm, das die Operation eines 8-Bit-Empfängers eines im CASCADE-Modus arbeitenden Systems darstellt, der gemäß der Lehre der Erfindung hergestellt ist und das Merkmal der automatischen Wiederholung verwendet.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Im folgenden wird detailliert auf ein spezifisches Ausführungsbeispiel der vorliegenden Erfindung Bezug genommen, das die Art der Ausführung der Erfindung darstellt, die von dem Erfinder gegenwärtig als die beste Art angesehen wird. Es werden ferner gegebenenfalls alternative Ausführungsbeispiele kurz beschrieben.
Fig. 1 ist ein Blockschaltbild, das eine Datenquelle zeigt, die mit einem die vorliegende Erfindung verwendenden Datensignalempfänger gekoppelt ist. Es sind zwei Arten von Signalen als Ausgang eines Hostsystems dargestellt, das gemäß dem dargestellten Beispiel eine Steuerlogik und eine Datenquelle aufweist, die durch die Blöcke 101 bzw. 102 dargestellt sind. Es sei davon ausgegangen, daß diese Teile des Hostsystems Signale asynchron ausgeben, und daß diese Signale nicht homogen sind. Zum Beispiel könnten Steuersignale, die im folgenden als "COMMAND"-Daten bezeichnet werden, aus der Steuerlogik mit einer Geschwindigkeit ausgegeben werden, während der Nachrichtenfluß, im folgenden als "DATA"- Daten bezeichnet, mit einer anderen Geschwindigkeit aus der Datenquelle ausgegeben werden könnte. Das Hostsystem selbst kann ein Mikrocomputer, eine Telekommunikations- Interfacevorrichtung, etc. sein, und ist für die Zwecke dieser Offenbarung nur dahingehend bedeutend, daß es eine Einrichtung zum Ausgeben und/oder Empfangen der asynchronen nicht homogenen Parallelformatdaten darstellt, die in das System ein- und aus dem System ausgegeben werden.
Das Blockschaltbild der Fig. 1 stellt M parallele Ausgänge aus dem Steuerlogikblock 101 und N zusätzliche Ausgänge aus der Datenquelle 102 dar. Gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist N+M auf 12 festgelegt, wobei N 8, 9 oder 10 DATA- Bits betragen kann, und M beträgt 4, 3 oder 2 COMMAND- Bits. Die Auswahl aus den möglichen Werten für DATA erfolgte derart, weil Standard-Kommunikationssysteme herkömmlicherweise 8-Bit-Bytes (oder Vielfache davon) für Daten verwenden, wobei 1 oder 2 Paritäts- oder Steuerbits vorgesehen sind. Der bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung verwendete Steuersatz erfordert nur 2 bis 4 Bits zur Spezifizierung aller zulässigen Befehle. Für den Fachmann ist ersichtlich, daß M, N und die Auswahl von M + N = 12 willkürliche Werte sind, die den Zwecken des offenbarten bevorzugten Ausführungsbeispiels dienen, jedoch anders sein könnten, ohne den Rahmen und den Gehalt der Erfindung zu verlassen.
Die M + N Signale in Fig. 1 sind als parallel in eine Sendervorrichtung 103 eingegeben dargestellt. Es wird aufgezeigt werden, daß die Datenbreite des asynchronen Eingangs variabel ist und durch den Benutzer aus den von dem bevorzugten Ausführungsbeispiel zugelassenen 8, 9 oder 10 Bits gewählt werden.
Der Sender 103 und der Empfänger 104, die durch das synchrone Seriellübertragungsmedium 107 gekoppelt sind, stellen einen verallgemeinerten Aspekt des neuartigen Systems dar, der im folgenden im Detail beschrieben werden wird. Es wird aufgezeigt werden, daß das System einen oder mehr Sender und einen oder mehr Empfänger aufweisen kann, die in verschiedenartigen Modi arbeiten und eine oder mehr Serielleitungen verwenden. Für den Augenblick mag es genügen, festzustellen, daß der Sender 103 die Parallel-zu-Seriell-Umwandlung durchführt, die zur Verwendung der synchronen Serielleitung 107 erforderlich ist, und daß der Empfänger 104 den Prozeß umkehrt, indem er die Seriell-zu-Parallel-Umwandlung der in Fig. 1 dargestellten Daten durchführt.
Schließlich sind in Fig. 1 die M COMMAND-Signale und die N DATA-Signale dargestellt, die von dem Empfänger 104 in dem selben Parallelformat ausgegeben werden, in dem sie in den Sender 103 eingegeben wurden, wobei der Ausgang anhand des Typs identifiziert wird und, wie erforderlich, zur Steuerlogik 105 und der Datenempfängereinrichtung 106 geleitet wird.
Um ein besseres Verständnis des Betriebs des offenbarten Systems zu ermöglichen, erfolgt zunächst eine detaillierte Beschreibung eines als Sender 103 geeigneten Senders. Diese Beschreibung umfaßt bevorzugte Packungsanordnungen und eine detaillierte Funktionsbeschreibung des Senders, eine Beschreibung seiner verschiedenen Modi und möglichen Konfigurationen in dem System und eine Darstellung von Zeitsteuerungsdiagrammen zur Veranschaulichung des Datenflusses durch den Sender in bezug zur Zeit.
Nach der Beschreibung des Senders wird aufähnliche Weise ein zur Verwendung als Empfänger 104 geeigneter Empfänger beschrieben.
Die Beschreibungen des Senders und des Empfängers ergeben zusammen eine vollständige Beschreibung des Betriebs des neuartigen Systems.

1. DER SENDER

Fig. 2 zeigt ein Pin-Diagramm für einen Senderchip, der gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung gepackt ist. Die gewählte Packung ist ein 28-Pin-Kunststoffchipträger mit Anschlüssen (PLCC), da dieser den geringsten Raum auf der PC-Platte eines Benutzers benötigt und die geringsten Kosten verursacht. Es ist dem Fachmann ersichtlich, daß die gewählte Packung, die Zahl der Pins, usw. gemäß der gewünschten Anwendung des offenbarten Systems variiert werden können.
In Fig. 2 sind als der 12-Leitungseingang 201 12 DATA/- COMMAND-Eingänge dargestellt. Diese sind die zwölf Signale des Hostsystems, die gemäß dem bevorzugten Ausführungsbeispiel 8, 9 oder 10 Bits an DATA- und 4, 3 oder 2 Bits an COMMAND-Informationen umfassen können. In Fig. 2 sind ferner dargestellt: 1 Strobe-Eingang (STRB) 202; 1 ACK-Ausgang 203; 1 CLOCK-Eingang/Ausgang 204; 2 Differential-Seriell-ECL-Ausgänge, die als Ausgang 205 dargestellt sind; Seriell-ECL-Eingang 206; 2 Kristallpins (XTAL) 207 und 208; 1 Filterpin 209; 1 Datenmoduswähleingang (DMS) 210; 1 CASCADE/LOCAL-Moduswähleingang (CLS) 211; 3 VCC-Pins, die als 212 dargestellt sind; und zwei Massepins, die als 213 dargestellt sind; insgesamt also 28 Pins. Der Zweck der Ein- und Ausgänge wird in Zusammenhang mit Fig. 3 untersucht, welche das Logiksymbol darstellt, das im folgenden in den Zeichnungen zur Darstellung des Senders 103 verwendet wird, wenn dieser in der in Fig. 2 dargestellten Weise gepackt ist.
Die DATA-Pins 0 bis 7 in Fig. 3 akzeptieren parallelen Nachrichtenverkehr (DATA) von dem Hostsystem. Der Sender 103 speichert, kodiert und überträgt diese Eingänge auf die im folgenden beschriebene Weise.
Der Pin A in Fig. 3 ist in Abhängigkeit vom Zustand des in Fig. 3 als "DMS"-Pin dargestellten Datenmoduswählpins entweder ein DATA- oder COMMAND-Eingang. Der Zweck und verschiedene Zustände des DMS-Pins werden im folgenden im Zusammenhang mit Fig. 3 beschrieben. Der Pin B ist ebenfalls in Abhängigkeit vom Zustand des DMS-Pins entweder ein DATA- oder ein COMMAND-Eingang.
Die COMMAND-Pins 1 und 0 in Fig. 3 akzeptieren parallele COMMAND-Informationen vom Hostsystem.
DATA können entweder 8, 9 oder 10 Bits breit sein, je nachdem, ob die Pins A und/oder B als COMMAND- oder DATA-Eingänge dienen. Gleichermaßen, und demzufolge, sind COMMANDs entweder 4, 3 oder 2 Bits breit.
Wie üblich, werden COMMAND-Daten von dem Sender 103 anstelle eines Musters an den DATA-Eingängen gespeichert, kodiert und übertragen, d. h., die COMMAND-Daten sind derart definiert, daß sie eine höhere Priorität haben als die DATA-Daten. Ein "Null"-Befehl, wenn zum Beispiel alle Steuerbits null sind, kann verwendet werden, um ein automatisches Umschalten durch den Sender 103 zum Empfangen von DATA-Eingangsmustern zu signalisieren.
Der in Fig. 3 als STRB dargestellte Strobe-Eingang ist bei dem bevorzugten Ausführungsbeispiel als das Signal definiert, das das Speichern des an den Sender 103 angelegten DATA- oder COMMAND-Eingangs in den Sender bewirkt. Es sei davon ausgegangen, daß die Anstiegsflanke eines Eingangsstrobesignals das Speichern der geeigneten Eingänge in den Sender 103 bewirkt. Die Art und Weise, in der STRB den Speichervorgang initialisiert wird im folgenden in Zusammenhang mit Fig. 7 näher beschrieben.
Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung sind alle der genannten Eingänge zum Sender 103 TTL-kompatibel.
Fig. 3 zeigt ferner einen Ausgangspin, der mit ACK (für "acknowledge") bezeichnet ist. Dieser Ausgang ist derart gewählt, daß er, nach dem Empfang des eingegangenen DATA oder COMMAND durch einen auf dem Senderchip angeordneten Eingangsspeicher, der Anstiegsflanke eines Strobe-Eingangs folgend ansteigt. ACK steigt an, wenn der Eingangsspeicher die Eingangsdaten enthält. Wie sich in Zusammenhang mit der Funktionsbeschreibung des Senders 103 und der Beschreibung der Fig. 7 ergibt, kann ACK verzögert werden, wenn der Strobe-Eingang ein zweites Mal angesteuert wird, bevor die zuerst in den Eingangsspeicher eingegebenen Daten die Möglichkeit hatten, zur weiteren Verarbeitung im Sender ausgegeben zu werden. Der ACK-Ausgang ist ebenfalls derart ausgelegt, daß er in Reaktion auf einen Low-Zustand an Strobe-Eingang abfällt. Gemäß dem vorliegenden Ausführungsbeispiel der Erfindung ist der ACK-Ausgang TTL-kompatibel.
Fig. 3 zeigt ferner einen TTL-kompatiblen bidirektionalen Taktpin. Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung liefert dieser I/O-Pin das Taktreferenzsignal zum Treiben der gesamten internen Logik und bewirkt die Synchronisierung, wenn Sender wie der Sender 103 miteinander in Kaskade geschaltet sind.
An dieser Stelle folgen einige grundlegende Definitionen, die für das Verständnis des Betriebs des Senders hilfreich sind.
In diesem, den Sender beschreibenden Abschnitt beziehen sich die Ausdrücke "stromaufwärts" und "stromabwärts" auf das Verhältnis zweier in Reihe geschalteter Sender und deren Nähe zum Seriellübertragungsmedium. Ein stromaufwärts gelegener Sender ist weiter von dem Übertragungsmedium entfernt als sein stromabwärts gelegener Nachbar.
Die Ausdrücke "LOCAL"-Modus und "CASCADE"-Modus, sofern sie sich auf einen Sender beziehen, geben seine beiden möglichen Betriebsmodi an.
Im LOCAL-Modus ist ein Sender direkt mit dem Seriellübertragungsmedium verbunden. Dieser Modus ist sehr nützlich, wenn ein Sender dazu verwendet wird, ein ein Muster breites Datenmuster einzufangen und es über eine private Serielleitung zu senden.
Im CASCADE-Modus sind zwei oder mehr Sender involviert. Ein Sender arbeitet im LOCAL-Modus, während der andere Sender (oder die Sender), die im CASCADE-Modus arbeiten, seriell mit dem im LOCAL-Modus arbeitenden Sender verbunden sind und sich stromaufwärts desselben befinden. Der CASCADE-Modus ist sehr nützlich, um das Einfangen und das Übertragen von Datenmustern zu ermöglichen, die viele Muster breit sind, die letztlich über eine einzelne gemeinsame Serielleitung zu übertragen sind.
Im folgenden wird die Beschreibung des CLOCK-Pins wieder aufgenommen. Wenn der Sender im LOCAL-Modus arbeitet, ist der Pin als Ausgang freigegeben. Der Ausgang dient als freilaufender Takt, der mit der Frequenz eines On- Chip-Kristalloszillators arbeitet. Im CASCADE-Modus ist der CLOCK-Pinausgang gesperrt und der Pin arbeitet lediglich als Eingang.
Die Signale an CLOCK werden als Referenz für einen internen, d. h., auf dem Chip befindlichen, Phasenregelkreis(PLL)-Multiplizierer verwendet und kann, wie zuvor erwähnt, als die Synchronisierreferenz für in Kaskade geschaltete Sender verwendet werden. Ein Masterzähler, der als eine interne Zustandsmaschine des Senders dient, wird mit der abfallenden Flanke des Taktsignals synchronisiert. Der Betrieb und die Funktion des Masterzählers werden im folgenden als Teil der Funktionsbeschreibung des Taktgenerators des Senders und als Teil der Beschreibung der Fig. 8 dargelegt.
Fig. 3 zeigt einen SERIN-Pin, der gemäß dem bevorzugten Ausführungsbeispiel der Erfindung, zum Empfangen von Serielldateneingängen dient. Er ist als ECL-kompatibler Eingang gewählt, der ECL-Spannungshübe empfängt, die auf +5,0 V eingestellt sind. Dieser Stift ist direkt mit dem SEROUT+-Ausgangspin (im folgenden in Zusammenhang mit Fig. 3 beschrieben) eines beliebigen stromaufwärts gelegenen Senders gekoppelt und wenn kein stromaufwärts gelegener Sender existiert, empfängt der SERIN-Pin keinen Eingang.
Zwei der Ausgangspins in Fig. 3 sind mit SEROUT+ und SEROUT- bezeichnet. Diese Pins geben unterschiedliche Serielldaten aus. Diese Differential-ECL-Ausgänge erzeugen Daten mit ECL-Spannungspegeln, die auf +5,0 V eingestellt sind. Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung sind die Ausgänge in der Lage, mit einem Widerstand von 50 Ohm abgeschlossene Leitungen durch Isolierkondensatoren zu treiben. Wie zuvor angegeben, ist SEROUT+ mit dem SERIN-Pin eines beliebigen stromabwärts gelegenen Senders gekoppelt, und wenn kein stromabwärts gelegener Sender existiert, sind SEROUT+ und SEROUT- mit einem synchronen Seriellübertragungsmedium gekoppelt, wie zum Beispiel dem in Fig. 1 dargestellten Medium 107.
Fig. 3 zeigt vier weitere Pins: X1, X2, DMS und CLS, die "nicht logische" Pins sind. X1 und X2 sind die XTAL- Pins, die mit dem On-Chip-Oszillator verbunden sind, welcher mit der Grundfrequenz eines Parallelresonanzkristalls schwingen, der nach Fig. 2 mit den Pins X1 und X2 verbunden ist.
Nach einem alternativen Ausführungsbeispiel der Erfindung kann X1 ebenfalls von einer externen Frequenzquelle getrieben werden.
Wie zuvor angedeutet, kann der DMS-Pin zum Wählen der DATA-Musterbreite verwendet werden, wodurch demzufolge die COMMAND-Musterbreite bestimmt wird. Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung nimmt der Sender an, wenn DMS an Masse (GND) angeschlossen ist, daß DATA acht (8) Bits breit ist, wobei vier (4) COMMAND- Bits vorhanden sind. Ist DMS mit VCC verbunden, wird davon ausgegangen, daß DATA neun (9) und COMMAND drei (3) Bits breit ist. Wird DMS spannungsfrei belassen (oder auf 1/2 VCC terminiert), wird davon ausgegangen, daß DATA zehn (10) Bits breit ist und zwei (2) COMMAND- Bits vorgesehen sind.
Auf diese Weise kann DMS von dem Benutzer des Systems derart angeschlossen werden, daß er den variablen Breiten von DATA entspricht, die der Sender verarbeiten kann.
Der letzte nicht logische Stift, der CASCADE/LOCAL-Wählpin (CLS), wird zum Auswählen der Senderbetriebsart verwendet. Bei Anschluß an VCC, nimmt der Sender an, er sei in Kaskade geschaltet und habe einen stromabwärts gelegenen Nachbarn. In diesem Modus arbeitet der Sender derart, daß er Daten ohne Rückkehr nach Null (NRZ) ausgibt, und die Taktquelle ist eine externe Quelle, die als ein weiterer Sender angesehen wird.
Wie konventionell üblich, und ohne den Rahmen der Erfindung dadurch zu beschränken, erzeugen die Sender NRZ- Daten an ihren SEROUT+- und SEROUT--Ausgängen und empfangen NRZ-Daten an ihren SERIN-Pins, ausgenommen die im LOCAL-Modus arbeitenden Sender. Im LOCAL-Modus geben die Sender Invertieren-zu-Eins-Daten ohne Rückkehr nach Null (NRZI) aus, um Kodierkonventionen zu entsprechen, die für die Übertragung von Daten über die Serielleitung übernommen wurden. Diese Konventionen werden im folgenden im Detail erörtert.
Wenn CLS an GND angeschlossen ist, nimmt der Sender an, daß er direkt mit dem Übertragungsgmedium verbunden ist (LOCAL-Modus).
Ist CLS spannungsfrei, so tritt der Sender in einen Testmodus ein. Nach dem bevorzugten Ausführungsbeispiel der Erfindung können die internen Schaltungen des Senders in diesem Modus getestet werden, wobei der On-Chip- Multiplizierer ausgeschaltet ist und die interne Logik direkt von X1 getaktet wird.
In Fig. 3 nicht dargestellt, jedoch in Zusammenhang mit Fig. 2 erwähnt, sind die drei Anschlüsse an VCC, zwei Anschlüsse an GND und ein Filterpin.
Die VCC-Anschlüsse sind: TTL VCC, der Strom an die TTL- I/O-Schaltungen liefert, ECL VCC, der Strom an die ECL- Ausgangsschaltungen liefert, und CML VCC, der Strom an sämtliche internen Logik- und Analogschaltungen liefert. TTL VCC, ECL VCC und CML VCC sind sämtlich voneinander isoliert, um interne Rauschkopplungen zu verringern, sind jedoch, gemäß dem bevorzugten Ausführungsbeispiel der Erfindung, mit einer gemeinsamen externen 5 V-Quelle verbunden.
Die GND-Anschlüsse sind: TTL GND, der von den TTL-I/O- Schaltungen verwendet wird, und CML GND, der von allen internen Logik- und Analogschaltungen verwendet wird. Diese beiden Masseanschlüsse sind voneinander getrennt, um die interne Rauschkopplung zu verringern, jedoch sind sie, gemäß dem bevorzugten Ausführungsbeispiel der Erfindung, mit einer gemeinsamen externen Massereferenz verbunden.
Der in Fig. 2 dargestellte Filterpin kann dazu verwendet werden, ein Tiefpaßfilter an den On-Chip-PLL-Frequenzmultiplizierer anzufügen. Ein solches Filter könnte aus einem relativ unkritischen Kondensator bestehen, der an Masse angeschlossen ist.
Eine Funktionsbeschreibung des Senders 103 erfolgt, wie erforderlich, in Zusammenhang mit den Fig. 4, 5, 6, 7, 8 und 9.
Fig. 4 zeigt ein Beispiel, bei dem zwei Sender vorgesehen sind, die jeweils zwischen einem Hostsystem und einer privaten Serielleitung angeordnet sind, wobei jeder Sender zum Betrieb im LOCAL-Modus eingestellt ist.
Fig. 5 zeigt ein Beispiel für in Kaskade geschaltete Sender, die ein breites Datenmuster aufweisen und eine einzelne Serielleitung teilen.
Fig. 6 zeigt ein Funktionsblockschaltbild der integrierten Schaltung auf dem Senderchip 103 mit den selben Ein- und Ausgängen wie in dem Pindiagramm nach Fig. 3.
Fig. 7, 8 und 9 unterstützen die Beschreibung von Teilen der Fig. 6.
Wie sich aus Fig. 4 ergibt, sind zwei Hostsysteme dargestellt, System 401 und System 402, die jeweils Eingänge an den Sender 405 bzw. 406 liefern. Das Hostsystem 401 liefert 8 Bits DATA an den Sender 405 und der DMS-Pin des Senders 406 ist gleich GND, wodurch der 8-Bit-Modus angezeigt ist. Es sei darauf hingewiesen, daß die COM- MAND-Eingänge in diesem Fall 4 Bits breit sind. Es sei ferner darauf hingewiesen, daß weder der Sender 405, noch der Sender 406 einen Eingang an ihren SERIN-Pins aufweisen, und daß die CLS-Pins an beiden Sendern an Masse angeschlossen sind, wodurch der LOCAL-Betriebsmodus angezeigt ist. Es sei darauf hingewiesen, daß beide Sender direkt mit getrennten, privaten Serielleitungen 410 und 411 verbunden sind, d. h., daß sich beide Sender tatsächlich im LOCAL-Modus befinden.
Es sei ferner darauf hingewiesen, daß der DMS-Pin des Senders 406 mit VCC verbunden ist, wodurch angegeben ist, daß der Sender 406 P Bits DATA und 3 Bits COMMAND von dem Hostsystem 401 zu empfangen hat, was in der Darstellung auch der Fall ist.
Es sei ferner darauf hingewiesen, daß eine separate Datenpfadsteuerlogik, die als Teil jedes Hostsystems dargestellt ist, mit den STRB- und ACK-Pins der Sender 405 und 406 verbunden ist. Diese Logik, die nicht Teil der vorliegenden Erfindung ist, funktioniert derart, daß sie (a) einem Sender anzeigt, und zwar durch Senden eines Strobe-Signals an STRB, wenn ein Eingang an den DATA/COMMAND-Pins anliegt, und (b) eine Bestätigung an ACK empfängt, wenn der Eingang von dem Sender empfangen wurde. Die Art und Weise, in der ein Sender auf ein Strobe-Signal reagiert, und die Art sowie der Zeitpunkt der Erzeugung eines Ausgangs an ACK, wird im Detail in Zusammenhang mit Fig. 7 beschrieben.
Schließlich sei darauf hingewiesen, daß der CLOCK-Pin des Senders 405 als Ausgang freigegeben ist (da CLS einen Low-Pegel aufweist) und daß er in dem dargestellten Beispiel nicht nur zum Treiben des Senders 405, sondern auch zum Treiben des Senders 406 über seinen X1- Pin verwendet wird.
Wie sich in Zusammenhang mit Fig. 5 ergibt, sind die Hostsysteme 501, 502 und 503 (die sämtlich als sich eine gemeinsame Datenpfadsteuerlogik 504 teilend dargestellt sind), derart eingestellt, daß separat 8 Bits DATA und 4 Bits COMMAND parallel in jeden der Sender 505, 506 und 507 eingeben. Die Sender 505, 506 und 507 weisen sämtlich gemeinsame STRB-Eingänge auf, d. h., die Daten werden tatsächlich drei Muster breit in die Sender eingegeben.
Der einzelne ACK-Ausgang des Senders 506 zur Datenpfadsteuerlogik 504 wird dazu verwendet, dem Hostsystem anzuzeigen, daß alle kaskadierten Daten (d. h., in diesem Fall alle drei Muster) durch die seriell verbundenen Sender hindurch abwärts gelaufen sind, und daß neue Daten ohne Überschreiben zuvor eingegebener Informationen empfangen werden können. Die Art und Weise, in der ACK ausgegeben wird, d. h., sein Ansteigen zum geeigneten Zeitpunkt bewirkt wird, wird in Verbindung mit Fig. 7 im einzelnen beschrieben.
Es sei darauf hingewiesen, daß der CLS-Pin des im LOCAL- Modus arbeitenden Senders, d. h., des der Serielleitung 508 nächstgelegenen Senders, an Masse angeschlossen ist, während die CLS der stromaufwärts gelegenen Sender mit VCC verbunden sind, wodurch ihr Betrieb im CASCADE-Modus angezeigt ist.
Es ist ebenfalls ersichtlich, daß der SERIN-Pin des Senders 505 Eingänge vom SEROUT+-Pin des Senders 506 empfängt, und daß der Sender 506 seinerseits Serielleingänge an seinem SERIN-Pin von dem SEROUT+-Pin des Senders 507 empfängt. Am SERIN-Pin des Senders 507 wird kein Eingang empfangen.
Die Serin+- und SERIN--Ausgänge des Senders 505 sind als mit dem Seriellübertragungsmedium 508 gekoppelt dargestellt, während der CLOCK-Ausgang des Senders 505 (Ausgang existiert, da CLS low ist) die Sender 506 und 507 über deren jeweilige CLOCK-Eingangspins synchron treibt. Schließlich ist ein mit X1 und X2 des Senders 505 verbundener Kristall dargestellt, der die Grundfrequenz an einen Taktgenerator (der in Zusammenhang mit Fig. 8 beschrieben wird) auf der Platine des Senders 505 liefert.
Eine detaillierte Funktionsbeschreibung des Senders unter Bezugnahme auf Fig. 6 ermöglicht das Verfolgen eines arbiträren DATA/COMMAND-Eingangs durch einen gegebenen Sender in seinen verschiedenen Betriebsmodi. Vor dieser detaillierten Funktionsbeschreibung folgt jedoch eine kurze Gesamtbeschreibung der Funktion eines Senders, zusammen mit einer Erörterung verschiedener in Übereinstimmung mit dem bevorzugten Ausführungsbeispiel der Erfindung gemachten Annahmen und angenommener Konventionen.
Die Grundfunktion jedes Senders ist das Kodieren, Serialisieren und Hinausschieben von Daten, die in seinen Speichern befindlich sind. Im CASCADE-Modus erfolgt die Ausgabe an einen anderen Sender. Im LOCAL-Modus erfolgt die Ausgabe an die Serielleitung.
Die zur Erläuterung der Funktionsdetails des Senders verwendeten Beispiele gehen davon aus, daß ein einziges Datenmuster, im folgenden als SYNC bezeichnet, von einem im LOCAL-Modus arbeitenden Sender automatisch erzeugt wird, wenn keine neuen Daten von dem Hostsystem gesendet werden.
Im CASCADE-Modus senden alle Sender sämtliche an ihren SERIN-Pins anliegenden Daten, wann immer keine neuen Daten von den Hostsystemen zu senden sind. Die Ausnahme von dieser Regel ist, daß der am weitesten stromaufwärts gelegene Sender SYNC-Muster erzeugt, nachdem seine Paralleldaten gesendet sind. Es sei daran erinnert, daß der am weitesten stromaufwärts gelegene Sender keinerlei Daten an seinem SERIN-Pin empfängt.
Im CASCADE-Modus erzeugte SYNC(s) breiten sich durch alle stromabwärtigen Sender aus, bis sie in die Serielleitung hinausgeschoben werden. Die Erzeugung von SYNC setzt sich fort, bis neue Daten in die in Kaskade geschalteten Sender eingegeben werden.
Der Abstand zwischen übertragenen Mustern im LOCAL- und im CASCADE-Modus wird mit SYNC-Mustern ausgefüllt, um die Leitungssynchronität zu wahren und Impulse zu liefern, um Empfänger-PLL-Schaltungen, die in Zusammenhang mit der Beschreibung des Empfängers im einzelnen beschrieben werden, geregelt zu halten.
Das gemäß dem bevorzugten Ausführungsbeispiel der Erfindung gewählte SYNC-Muster hat einen Null-Gleichstromoffset, um faseroptische Sendeempfängerschaltungen mit automatischer Verstärkungsregelung in ihrem normalen Bereich zu halten. Dies ist ein wichtiger Aspekt, wenn gewünscht wird, daß die Serielleitung mit Geschwindigkeiten arbeitet, die ausreichend hoch sind, um ein faseroptisches Übertragungsmedium zu erfordern.
Das SYNC-Muster ist ebenfalls derart gewählt, daß sein Muster niemals in dem normalen Datenstrom auftaucht. Dies ermöglicht das Verwenden von SYNC zum Einstellen und Überwachen von Symbolgrenzen.
Die bevorzugte Art der Erzeugung von SYNC-Mustern wird in Zusammenhang mit der Beschreibung des in Fig. 6 dargestellten Eingangspuffer-Serielleingangsdatenqualifizierers (SIDQ) 608 erläutert.
Zu diesem Zeitpunkt ist es erforderlich, zwei in dem bevorzugten Ausführungsbeispiel übernommene Konventionen zu erläutern. Zunächst seien die Minimalabstandsanforderungen an Strobe-Eingänge erwähnt, die, wie bereits erwähnt, angeben, daß Daten zur Eingabe in einen Sendereingangsspeicher bereit sind. Zweitens sei das Datenkodierschema genannt, das bei dem bevorzugten Ausführungsbeispiel der Erfindung verwendet wird.
Im Hinblick auf die Abstandsanforderungen ist es bei einem in Kaskade geschalteten System lediglich erforderlich, daß es die Sender nicht auftastet, bevor alle Daten die Gelegenheit hatten, sich über die gesamte Kette auszubreiten. Dies ist der Fall, da, konventionsgemäß, ein Eingang an STRB das Speichern, Kodieren und Laden von Paralleldaten in das Schieberegister eines Senders bewirkt, ohne Rücksicht darauf zu nehmen, welche Daten an den SERIN-Pins eingegeben werden. Das einzige Mal, daß SERIN-Daten durch die Sender geschoben werden ist, wenn keine neuen Daten in dem Parallelpfad vorliegen. Dies bewirkt eine Minimalimpulsabstandsanforderung an die STRB-Eingänge. Der Minimalabstand ist gleich der Zahl der DATA-Muster in der Kaskadenkette plus eins (um ein Minimum von einem SYNC zwischen kaskadierten Datenketten zu ermöglichen). Eine Ausnahme von dieser Konvention ist gegeben, wenn das Merkmal der automatischen Wiederholung des CASCADE-Modus verwendet wird. Wird dieses Merkmal verwendet, werden mehrere breite Datenmuster in unmittelbarer Abfolge über die Serielleitung ausgegeben, ohne daß die breiten Muster durch SYNCS getrennt werden.
Bei asynchronen Systemen kann die ACK-Leitung zum Bestimmen des Minimalstrobeabstands verwendet werden. Liegen am SERIN-Eingang eines Senders Serielldaten an, wird die ACK-Ausgangsantwort auf einen STRB-Eingang verzögert, bis SYNC in dem Schieberegister erkannt wird. Dieser verzögerte ACK kann zum Freigeben/Triggern eines neuen STRB verwendet werden. Das Verfahren zum Erkennen von SYNC und zum Steuern des ACK-Ausgangs wird in Zusammenhang mit der Erläuterung des Flußdiagramms von Fig. 7 dargelegt.
Im Hinblick auf die Kodierkonventionen ist festzustellen, daß der von den Sendern zum Kodieren von Paralleldaten zu Serielldaten verwendete bevorzugte Code gewährleisten muß, daß eine geeignete Zahl von "Flußveränderungen" in einem beliebigen Datenmuster gegeben ist, so daß der Empfängersynchronisierer-PLL, der im einzelnen in Zusammenhang mit dem Empfänger beschrieben werden wird, in der Lage ist, die Synchronisierung aufrechtzuerhalten. Dies impliziert eine Maximalzeitspanne zwischen den Übergängen. Das ANSI X3T9.5 (FDDI)-Komitee hat einen Code mit einem Maximum von drei aufeinanderfolgenden Nicht-Übergangsbitzeiten ausgewählt. Das bevorzugte Ausführungsbeispiel der Erfindung beinhaltet diese Kodierkonvention, jedoch ist durch diese Wahl keine Einschränkung des Rahmens der Erfindung beabsichtigt.
Der FDDI-Code geht davon aus, daß eine "EINS" durch einen Übergang und eine "NULL" nicht durch einen Übergang repräsentiert wird. Dies ist der Invertieren-bei- Eins-ohne-Rückkehr-nach-Null- oder "NRZI"-Code. Bei diesem System kann eine "1" ein High-Low-Übergang oder ein Low-High-Übergang sein, und eine "0" kann ein statischer High- oder ein statischer Low-Zustand sein. Erneut verwendet das bevorzugte Ausführungsbeispiel der Erfindung die selbe Konvention.
Der Code ist derart gewählt, daß Symbolmuster die selbe durchschnittliche Zahl an "HIGH"- und an "LOW"-Zeiten haben. Dieses "Gleichstrom-Gleichgewicht" ist ein Versuch, die Auswirkungen des von den Daten induzierten Rauschens auf ein wechselstrom-gekoppeltes System zu minimieren, bei dem Gleichstromverschiebungen Fehler bei der Datenrückgewinnung verursachen können. Diese Fehler treten als Zittern in der rückgewonnenen Wellenform auf.
Der bevorzugte in dem Sender verwendete Kodierer, der in Fig. 6 bei 603 dargestellt ist, muß acht (8), neun (9) oder zehn (10) Datenbits in zehn (10), elf (11) oder zwölf (12) Bitmuster zur seriellen Übertragung entsprechend der übernommenen Konvention kodieren. Das Kodieren kann unter Verwendung eines ROM mit einer Verweistabelle für den Datenkodierer 603 erfolgen.
Andere Kodierkonventionen als die im folgenden zur Ausführung des bevorzugten Ausführungsbeispiels der Erfindung verwendeten Konventionen können verwendet werden, ohne vom Rahmen oder dem Gehalt der Erfindung abzuweichen. In der Tat können andere Kodierkonventionen, SYNC- Abstandsanforderungen, etc. so verwendet werden, wie es die Anwendung des Systems, Rauschtoleranzkriterien, zulässige Fehlerquoten etc. erlauben. Dem Fachmann sind zahlreiche Kodierschemata zur Durchführung der hier übernommenen Konventionen bekannt, siehe zum Beispiel die Spezifikationen des ANSI X3T9.5. Nach der vollständigen Beschreibung der Funktionen des Senders und des Empfängers wird dem Fachmann ersichtlich sein, daß das offenbarte System tatsächlich von einem Code unabhängig ist.
Im folgenden wird die Fig. 6 im einzelnen erörtert. DATA/COMMAND-Daten sind als Eingang in die DATA-Pins 0- 7, Pin A, Pin B und die COMMAND-Pins 1 und 0 dargestellt. Lediglich zu Darstellungszwecken sei angenommen, daß das Hostsystem 8 Bits DATA- und 4 Bits COMMAND-Daten anlegt. In diesem Fall wäre der DMS-Stift an Masse angeschlossen; DATA tritt an den Datenpins 0-7 auf; und COMMANDs treten an den Pins A und B sowie an den Steuerpins 1 und 0 auf.
Durch ein an den STRB-Pin angelegtes externes Strobe- Signal werden Daten in den Parallelingangsspeicher 601 eingetaktet. Wie in Zusammenhang mit den Fig. 4 und 5 angegeben, ist dies eine Funktion, die durch die Datenpfadsteuerlogik, die in diesen Figuren als Teil des Hostsystems dargestellt ist, erreicht werden kann, wenn das Hostsystem Daten bereit ist, Daten an einen Sender anzulegen.
Die STRB/ACK-Schaltung, die in Fig. 6 bei 604 dargestellt ist, empfängt als Eingänge: (1) das Zweizustandsstrobesignal auf der Leitung 651 vom Hostsystem; (2) eine Anzeige, daß eine zeitorientierte "Bytegrenze" erreicht wurde, auf der Leitung 652, die von dem Taktgenerator 605 kommt, der im folgenden detailliert beschrieben wird (Bytegrenzen treten in Abhängigkeit von dem gewählten Datenmodus und der Systembetriebsfrequenz in 10, 11 oder 12 Bitintervallen auf); (3) einen Eingang von dem Schieberegister 606 auf der Leitung 653, der angibt, ob sich ein SYNC-Muster in dem Schieberegister befindet oder nicht; und (4) einen Eingang auf der Leitung 654, der angibt, ob sich der Sender im LOCAL- oder CASCADE-Modus befindet.
Die Ausgänge der Schaltung 604 sind: (1) ein Speichersignal auf der Leitung 655, das das Empfangen von an dem Sender anliegenden Daten durch den Eingangsspeicher 601 ermöglicht; und (2) ein Zweizustandsbestätigungssignal ACK, das gemäß dem Flußdiagramm in Fig. 7 auf der Leitung 656 auszugeben ist.
Fig. 7 zeigt ein Flußdiagramm eines Verfahrens zur Einhaltung des in dem bevorzugten Ausführungsbeispiel der Erfindung beinhalteten Strobe/Bestätigungs-Handshakeprotokolls. Dem Fachmann können andere Verfahren und Schaltungen zum Bewirken eines Handshakeprotokolls ersichtlich sein, ohne daß dadurch der Rahmen der vorliegenden Erfindung verlassen würde.
Die Eingänge und die Ausgänge des in Fig. 7 dargestellten Flußdiagramms sind die selben, wie diejenigen zu und von der STRB/ACK-Schaltung 604. Dem Fachmann ist ersichtlich, daß die durch das Flußdiagramm nach Fig. 7 erforderten Funktionen durch herkömmliche Standard-Logikkomponenten realisierbar sind.
Die STRB/ACK-Schaltung überwacht die Leitung 651 kontinuierlich auf den Anstieg von STRB. Dies zeigt an, daß das Hostsystem bereit ist, Daten in den Paralleleingangsspeicher 601 der Fig. 6 einzugeben. Diese Funktion ist in Fig. 7 durch die Felder 701, 702 und die Schleife 703 dargestellt. Das STRB-Signal ist als auf der Leitung 651 der Fig. 6 und 7 eingegeben dargestellt.
Nur wenn festgestellt wird, daß STRB ansteigt, überwacht die Schaltung 604 ein "Speicher-Voll-Bit", wie durch das Feld 704 in Fig. 7 angegeben. Nach dem bevorzugten Ausführungsbeispiel der Erfindung gibt das gesetzte Speicher-Voll-Bit an, daß zuvor in den Speicher 601 eingegebene Daten noch nicht von dem Kodiererspeicher 602 empfangen wurden. Das Erlauben der Eingabe neuer Daten durch das Hostsystem, wenn dieses Bit gesetzt ist, würde ein Überschreiben der bereits in dem Eingangsspeicher 601 enthaltenen Daten bewirken. Konventionsgemäß wird das Speicher-Voll-Bit an jeder Bytegrenze gelöscht, egal ob STRB angestiegen ist oder nicht.
Das Entscheidungsfeld 705 testet das überwachte Speicher-Voll-Bit. Ist das Speicher-Voll-Bit gesetzt (d. h., der Eingangsspeicher ist nicht leer, wird das von dem Taktgenerator auf der Leitung 652 eingegebene Bytegrenzensignal überwacht (Feld 706). Der Sender ist derart eingestellt, daß er Daten vom Eingangsspeicher zum Kodiererspeicher an einer Bytegrenze überträgt. Die Schleife 707 wird durchlaufen, bis eine Bytegrenze erreicht ist, wie durch das Entscheidungsfeld 708 festgestellt.
Ist eine Bytegrenze erreicht, wird das Speicher-Voll-Bit gelöscht (Feld 709), die Feststellung, daß der Speicher leer ist, wird getroffen (Felder 704 und 705) und das Speicherausgangssignal auf der Leitung 655 wird auf gerufen (siehe Feld 710). Zur gleichen Zeit wird das Speicher-Voll-Bit gesetzt und bleibt gesetzt, bis die nächste Bytegrenze auftritt.
Danach wird der gewählte Modus des Senders überwacht (Feld 711), indem der auf der Leitung 654 anliegende Eingang am CLS-Pin geprüft wird. Das Entscheidungsfeld 712 prüft, ob der CASCADE-Modus vorliegt oder nicht (d. h., LOCAL). Es sei daran erinnert, daß im CASCADE-Modus einer der Sender zum Liefern des ACK-Signals bestimmt ist (s. Fig. 5), da im CASCADE-Modus ACK nicht steigen kann, bis sämtliche Daten die Gelegenheit hatten sich durch die in Kaskade geschalteten Sender auszubreiten. Zum Beispiel gibt ein SYNC in dem Sender, der dem im LOCAL-Modus arbeitenden Sender am nächsten ist, an, daß die neuen Daten empfangen werden können (d. h., es wäre eine geeignete Zeit für ein STRB), ohne daß ein Überschreiben von Daten bewirkt würde. Erkennt die Schaltung 604 den CASCADE-Modus müssen die Felder 713 und 714 aus den zuvor genannten Gründen die Leitung 653 auf die SYNC-Anzeige hin überwachen. Dies geschieht über die Schleife 715. Wird der ACK-Ausgang eines in Kaskade geschalteten Senders nicht benutzt, kontrolliert dieser Teil der Schaltung offensichtlich keine an das Hostsystem zurückgehende Nachricht und ein erkanntes SYNC im Schieberegister 606 ist bedeutungslos.
Arbeitet der Sender im LOCAL-Modus, ist keine Erkennung von SYNC (PFAD 716) erforderlich (es wird nur eine Datenmusterbreite gesendet), um Überschreiben zu verhindern. Ein Schutz vor Überschreiben ist durch das Überwachen des Speicher-Voll-Bits in der geschilderten Art und Weise gegeben.
Da STRB zu jeder Zeit von dem Hostsystem beliebig gesenkt werden kann (Low), muß ein Test dahingehend erfolgen, ob STRB noch im High-Zustand ist, bevor ACK in Reaktion auf das Erkennen von SYNC im CASCADE-Modus angehoben wird, oder das Speicherbit im LOCAL-Modus gelöscht ist.
Dies wird wie durch das Testfeld 717 angegeben durchgeführt. Wenn STRB tatsächlich zuvor von dem Hostsystem gesenkt wurde, kehrt die Schaltung 604 zur Suche nach einem STRB-Eingang zurück. Ist STRB immer noch im HIGH- Zustand, wird ACK angehoben und auf der Leitung 656 (wie durch das Feld 718 gezeigt) ausgegeben und beibehalten, bis STRB abfällt, woraufhin ACK ebenfalls gesenkt wird.
Im folgenden wird unter Bezugnahme auf Fig. 8 der in Fig. 6 dargestellte Taktgenerator 605 beschreiben.
Nach Fig. 8 weist der Taktgenerator 605 einen XTAL-Oszillator 851, einen Masterzähler 852 und einen PLL 853 auf.
Die möglichen Eingänge in den Taktgenerator 605 sind: (1) von dem extern mit den Pins X1 und X2 verbundenen Kristall 850 (der Kristall kann nach einem alternativen Ausführungsbeispiel durch eine externe Frequenzquelle ersetzt werden, die mit X1 im LOCAL-Modus verbunden ist); (2) von dem CLS-Pin zum XTAL-Oszillator 851 über die Leitung 825; (3) vom DMS-Pin zum Masterzähler 852 über die Leitungen 699 und 803; und (4) von einer externen Takt- oder Frequenzquelle über die bidirektionale Leitung 803, wenn der Sender im CASCADE-Modus arbeitet. Es sei darauf hingewiesen, daß Fig. 8 den XTAL-Oszillator als mit den Pins X1 und X2 über die Leitungen 801 und 802 gekoppelt darstellt.
Der CLS-Eingang in den XTAL-Oszillator 851 über die Leitung 825 wird zum Abschalten des XTAL-Oszillators im CASCADE-Modus (wenn der Eingang über die Leitung 805 von einer externen Quelle abgenommen wird) und zum Einschalten des XTAL-Oszillators im LOCAL-Modus verwendet (in dem die Eingabe über die Leitung 805 gesperrt ist).
Die möglichen Ausgänge des Taktgenerators 605 sind: (1) Impulse vom PLL 853, die mit der Bittaktgeschwindigkeit auf der Ausgangsleitung 804 laufen; (dieser Ausgang wird von dem Schieberegister 606, SIDQ 608, und der Medium- Interfaceschaltung 609 verwendet, die sämtlich in Fig. 6 dargestellt sind); (2) ein Bytegrenzsignal auf der Ausgangsleitung 652 vom Masterzähler 852, das von der STRB/ACK-Schaltung 604 in der zuvor in Zusammenhang mit Fig. 7 beschriebenen Weise zu verwenden ist; (3) Taktimpulse über die Leitung 805 zum bidirektionalen Taktpin, wenn der Sender im LOCAL-Modus arbeitet; (4) ein "Lade"-Ausgangssignal vom Masterzähler 852 auf der Leitung 630, das zum Laden des Kodiererspeichers 602 und des Schieberegisters 606 an Bytegrenzen verwendet wird; und (5) ein Signal vom Masterzähler zu SIDQ 608 über die Leitung 635, das jeden nachfolgenden Masterzählerzustand anzeigt, während die Bitzeiten von Bytegrenze zu Bytegrenze gezählt werden. Der Zweck dieses letzten Signals wird in bezug auf die nachfolgende Beschreibung der Operation von SIDQ 608 beschrieben.
Fig. 8 zeigt ferner die internen Verbindungen innerhalb des Taktgenerators 605. Der XTAL-Oszillator 851 ist über die Leitungen 840 und 841 mit PLL 853 verbunden; PLL 853 ist über die Leitungen 804 und 843 mit dem Masterzähler 852 verbunden; und der Masterzähler 852 führt über die Leitung 845 zum PLL 853 zurück.
Der Taktgenerator 605 ist ferner wie folgt betreibbar: Die Geschwindigkeit der Serielleitung wird aus einer Masterfrequenzquelle abgeleitet, die, wie zuvor erläutert, entweder im XTAL-Oszillator 851 oder aus einem über den Pin X1 angelegten Taktsignal bestehen kann. Dieses Signal wird zum CLOCK-Pinausgang gepuffert, wenn der Sender im LOCAL-Modus arbeitet.
Im CASCADE-Modus ist der CLOCK-Pinausgang gesperrt (um Signalkonkurrenz zu vermeiden) und der CLOCK-Pineingang wird stets vom externen Eingang genommen (um durch externe Ladeeffekte bewirkten Taktversatz zu vermeiden), Im CASCADE-Modus ist der XTAL-Oszillator 851 abgeschaltet.
Der CLOCK-Eingang wird unter Verwendung des PLL 853 mit zehn (8-Bit-Modus), elf (9-Bit-Modus) oder zwölf (10- Bit-Modus) multipliziert. PLL 853 erhält seinen Eingang für den Taktpin in allen Modi.
Der Absolutbereich zulässiger Frequenzen muß von dem Benutzer bestimmt werden, es sollte jedoch gemäß dem bevorzugten Ausführungsbeispiel der Erfindung möglich sein, die gewählte Arbeitsfrequenz über einen Drei-zueins-Bereich zu verändern.
Die Kristallfrequenz, die erforderlich ist, um zum Beispiel 125 MBit/sec. auf der Serielleitung zu erreichen, und die sich daraus ergebende verwendbare Datenübertragungsrate sind wie folgt: MODUS XTAL-Freq. Eingangsmusterrate Internes Teilungsverhältnis Muster
Es sei darauf hingewiesen, daß die verwendbare Datenrate geringfügig niedriger ist als die oben genannten Zahlen anzeigen, da die Notwendigkeit besteht, SYNC-Symbole zur Beibehaltung der Datenintegrität einzufügen. Die Verringerung der Rate ist anwendungsspezifisch und ist im allgemeinen eine prozentual sehr geringe Verringerung.
Es sei ebenfalls darauf hingewiesen, daß die bei dem obigen Beispiel verwendete Bitrate nur Illustrationszwecken dient und willkürlich gewählt ist.
Der Ausgang von PLL 853 (d. h., der multiplizierte Takteingang) ist der Bittakt. Diese Impulse werden, wie zuvor beschrieben, auf der Leitung 804 ausgegeben, und werden ebenfalls zum Vorsetzen des Masterzählers 852 nach jedem Bitintervall verwendet. Der DMS-Eingang zum Masterzähler 852 steuert das Teilungsverhältnis und somit die Rückkopplung zum PLL 853 auf der Leitung 845.
Schließlich sendet der Masterzähler, wie zuvor beschrieben, Bytegrenzensignale und Zustandsinformationen an verschiedene Teile des Senders, wie zuvor erläutert.
Alle Komponenten des Taktgenerators 605, mit Ausnahme des PLL 853, können aus dem Fachmann bekannten, herkömmlichen Standardkomponenten gebildet sein. Ein verwendbarer Kristalloszillator ist der Motorola MC 12061. Der Masterzähler unter Verwendung eines herkömmlichen binären Hochgeschwindigkeitszählers gebildet werden.
Der gemäß dem bevorzugten Ausführungsbeispiel der Erfindung verwendete PLL verwendet sämtlich herkömmliche Komponenten, mit Ausnahme zweier Komponenten, die Gegenstand zweier mitanhängiger Patentanmeldungen sind.
Die erste mitanhängige Anmeldung trägt die Anmeldungsnummer 520 867 und wurde am 5. August 1983 eingereicht. Sie wurde dem Inhaber der vorliegenden Anmeldung übertragen und ist durch Bezugnahme Teil des Gegenstands der vorliegenden Anmeldung. Diese erste Anmeldung lehrt eine Master/Slave-Oszillatoranordnung, in der der Master die Mittenfrequenz enthält und der Slave geringere Frequenzschwingungen verfolgt. Dieses Merkmal ist für die Zwecke der vorliegenden Offenbarung wahlweise vorsehbar.
Die zweite mitanhängige Anmeldung trägt die Anmeldungsnummer 605 302 und wurde am 30. April 1984 eingereicht. Sie ist ebenfalls der Inhaberin der vorliegenden Erfindung übertragen worden und ist durch Bezugnahme Teil des Gegenstands der vorliegenden Anmeldung. Die zweite Anmeldung beschreibt einen PLL mit einem Phasendetektor, der fehlende Impulse ignoriert. Dieses Merkmal wird als für die Zwecke der Offenbarung der vorliegenden Erfindung wahlweise vorsehbar erachtet, da es den Sender betrifft.
Nach der Erklärung der Art und Weise, in der Taktsignale, Bittakte, Zustandsinformationen und Bytegrenzeninformationen vom Taktgenerator 605 geliefert werden, ist die Art des Datenflusses durch den in Fig. 6 dargestellten Sender ersichtlich.
Es sei daran erinnert, daß Daten in den Eingangsspeicher 601 durch ein externes STRB-Signal eingetaktet werden. Sind die Speicher leer, werden die Daten bei der Anstiegsflanke von STRB eingetaktet. War jedoch keine Zeit, die Speicherinhalte in den Kodiererspeicher 602 zu übertragen, wird die Übertragung verzögert. Es sei ebenfalls daran erinnert, daß das ACK-Ausgangssignal auf der Leitung 656 eine gelungene Übertragung anzeigt.
Nach dem Speichern der Daten in dem Eingangsspeicher 601 wird der Kodiererspeicher 602 freigegeben, um, was auch tatsächlich geschieht, die Dateneingänge an der nächsten Bytegrenze zu empfangen. Es sei daran erinnert, daß die Bytegrenze von einem "Lade"-Signal auf der Leitung 630 angezeigt wird. Zur gleichen Zeit, zu der die neu eingegebenen Daten vom Speicher 601 zum Speicher 602 übertragen werden, bewirkt das "Lade"-Signal auf der Leitung 630 die Übertragung neu kodierter Daten vom Kodierer 603 in das Schieberegister 606. Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung, obwohl in Fig. 6 nicht dargestellt, wird das höchstwertige kodierte Datenbit im Kodierer 603 direkt zum Medium-Interface gesendet. Darüber hinaus ist der Eingang in den Kodiererspeicher 602 synchron mit einem auf der Serielleitung gesendeten Byte.
Es sei daran erinnert, daß der Eingangsspeicher 601 nach der Übertragung der Daten zum Kodiererspeicher 602 als leer erachtet wird, und daß der Eingangsspeicher 601 sodann neue Daten akzeptiert, wie in Zusammenhang mit Fig. 7 bereits erläutert.
Der Datenkodierer 603 kodiert die 12 Dateneingänge (8, 9, 10 DATA-Bits und 4, 3, 2 COMMAND-Eingänge) unter Verwendung der zuvor erörterten Kodierkonventionen in 10, 11 oder Bits. Die COMMAND-Dateneingänge steuern das übertragene Symbol. Es sei daran erinnert, daß, wenn alle COMMAND-Eingänge im Low-Zustand sind, das Byte für die DATA gesendet wird. Weisen die COMMAND-Eingänge ein anderes Muster auf, wird das dieses COMMAND repräsentierende Byte übertragen. Es sei ebenfalls in Zusammenhang mit Fig. 6 darauf hingewiesen, daß der DMS-Eingang über die Leitung 699 an den Kodierer 603 geliefert wird, um die gewählte Datenbreite zu spezifizieren.
Zu diesem Zeitpunkt sollte für den Fachmann ersichtlich sein, daß der Eingangsspeicher 601, der Kodiererspeicher 602 und der Datenkodierer 603 sämtlich unter Verwendung herkömmliche Standardkomponenten ausführbar sind. Die Speicher können 74LS374s sein. Wie zuvor erwähnt, kann der Datenkodierer 603 ein ROM mit einer Verweistabelle sein.
Die noch im Detail zu beschreibenden Teile des Senders sind das Schieberegister 606, SIDQ 608 und das Medium- Interface 609.
Es sei daran erinnert, daß vom Datenkodierer 603 kommende neu kodierte Daten in das Schieberegister 606 geladen werden, wenn auf der Leitung 630 ein Ladesignal anliegt. Das Schieberegister wird von dem Kodierer an der ersten verfügbaren Bytegrenze von dem Kodierer parallel geladen und sodann bis zur nächsten Bytegrenze geschoben. Das Schieberegister wird in der Tat zu jeder Zeit seriell geladen, wenn jedoch ein paralleles Laden ansteht, überschreibt es die seriellen Daten, bevor diese am Medium-Interface 609 ankommen.
Die in das Schieberegister eingeladenen Serielldaten kommen aus einer von zwei Quellen. Empfängt der Sender "gute" Daten an seinem SERIN-Eingang, kommen die Serielldaten vom externen Serielleingang. Empfängt der Sender kein "gutes" Signal (gute Daten nach dem bevorzugten Ausführungsbeispiel der Erfindung sind derart definiert, daß sie niemals 5 aufeinanderfolgende 0 aufweisen), werden die Serielldaten von einer internen Zustandsmaschine erzeugt, die ein sich wiederholendes SYNC-Muster erzeugt.
Im folgenden werden die Einzelheiten der Durchführung in Zusammenhang mit der Beschreibung von SIDQ 608 beschrieben.
Das Schieberegister 606 ist, auf der Grundlage der von dem Benutzer spezifizierten Datenbreite, bereit, die richtige Anzahl von Datenbits zu empfangen. Dieser am DMS-Eingang anliegende Eingang ist mit dem Schieberegister 606 über die Leitungen 699 und 698 gekoppelt.
Wie in Fig. 6 dargestellt, gibt das Schieberegister 606 NRZ-Daten bitweise auf der Leitung 697 aus, wie dies von dem Bittakt auf der Leitung 696 bewirkt wird. Es sei angenommen, daß die Leitung 696 die Ausgangsleitung 804 des PLL 853 anzapft (siehe Fig. 8).
Das Schieberegister 606 kann durch Verwendung eines AM8177 Video-Schieberegisters, hergestellt von Advanced Micro Devices, Inc., ausgeführt werden.
SIDQ 608 ist einfach ein Pegelrückgewinnungspuffer im CASCADE-Modus. Im LOCAL-Modus weist diese Logik eine kleine Zustandsmaschine auf, die das SYNC-Symbol zum Füllen der Abstände zwischen den Benutzerdatenmustern erzeugt.
SIDQ 608 leitet entweder vom SERIN-Pin auf der Leitung 694 empfangene Benutzerdaten (einschließlich SYNC) (d. h., Daten von einem stromaufwärts gelegenen Nachbarn) weiter, oder erzeugt SYNC beim Erkennen von schlechten Daten (mit 5 Nullen). Schlechte Daten werden erzeugt, wenn der Sender keinen stromaufwärts gelegenen Nachbarn hat oder, zum Beispiel, während der Einschaltphase des Systems, wenn ein stromaufwärts gelegener Nachbar außer Frequenz ist.
Die Daten werden gemäß des auf der Leitung 693 eingegebenen Bittakts Bit für Bit durch den SIDQ 608 und auf die Leitung 688 getaktet, wobei davon ausgegangen wird, daß die Leitung 693 ebenso wie die Leitung 696 die Ausgangsleitung 804 des PLL 853 anzapft.
SYNC wird während des Bytes erzeugt, das der Erkennung schlechter Daten folgt, beginnend an der nächsten Bytegrenze, wie diese von Signalen des Mastertaktgebers 852 auf der Leitung 653 angegeben wird. Hat der Sender einen stromaufwärts gelegenen Nachbarn und werden gute Daten zurückgewonnen, beginnt die Ausgabe der guten Daten in das Schieberegister 606 während des nächsten Bytezeitrahmens.
Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung kann der Mastertakt Eingang zum Erstellen des SYNC-Musters Bit für Bit verwendet werden. SIDQ 608 könnte ein ROM mit einer Verweistabelle oder einem PAL sein. Zur Verwirklichung der anderen Funktionen des SIDQ 608 kann eine einfache Zähleranordnung zum Verfolgen der Zahl der aufeinanderfolgenden, in dem Bitstrom erkannten Nullen und eine Flagge zum Bewirken eines Schaltens zwischen der internen SYNC-Erzeugung und externer Datenweiterleitung verwendet werden.
Der letzte Block im Sender 103 ist das Medium-Interface 609.
In Fig. 9 ist ein Logikschaltbild der Ausführung des Medium-Interface dargestellt. Der Zweck des Interface ist es, NRZ-Daten als Eingang anzunehmen und NRZ über SEROUT+ und SEROUT- aus zugeben, es sei denn, der Sender befindet sich im LOCAL-Modus. Im LOCAL-Modus wird davon ausgegangen, daß das Übertragungsmedium mit dem Sender gekoppelt ist und daß, wie zuvor erläutert, NRZI-Daten zu senden sind.
Es ist unter Bezugnahme auf Fig. 9 leicht zu verstehen, daß, mit jedem Bittaktimpuls zum Flipflop 901, auf der Leitung 923 gelieferte NRZ-Daten in NRZI umgewandelt werden, wenn der CLS-Eingang auf der Leitung 903 im Low- Zustand ist (LOCAL-Modus). Ist die Leitung 903 im High- Zustand (CASCADE-Modus), werden NRZ-Daten von dem Medium-Interface 609 ausgegeben.
Nachdem der Weg der asynchronen nicht homogenen Paralleldatenmustereingänge mit variabler Breite in einen gemäß den Lehren der Erfindung aufgebauten Sender vollständig verfolgt wurde, erfolgt nunmehr eine Rekapitulation der Funktionen des Senders in Zusammenhang mit den Fig. 10 und 11.
Fig. 10 zeigt ein Senderzeitsteuerungsdiagramm für einen im LOCAL-Modus arbeitenden Sender. Das Hostsystem legt 8 Bit breite Datenmuster an.
Das Diagramm zeigt, wie das STRB/ACK-Handshake im allgemeinen arbeitet und zeigt insbesondere eine Situation, in der STRB ein zweites Mal angesteuert wird, bevor Daten vom Eingangsspeicher zum Kodiererspeicher fließen konnten.
Die INT CLK (Zeile 1) genannte obere Zeile repräsentiert interne Senderbittaktimpulse. Da dies der 8-Bit-Modus ist, ist ein "Byteintervall" 10 Bits lang. Jedes Byteintervall, 1-6 in Fig. 10, ist über das obere Ende der Figur hinweg bezeichnet.
In der Zeile 2, die CLOCK OUTPUT benannt ist, beträgt das Intervall zwischen dem Abfallen des Taktausgangs 10 interne Taktperioden.
Zeile 3 des Diagramms repräsentiert den DATA/COMMAND- Eingang, der von dem Hostsystem an den Sender angelegt wird. Es sind vier zu unterschiedlichen Zeitpunkten angelegte Datenteile dargestellt.
Zeile 4 zeigt die von dem Hostsystem kommenden STRB- Impulse. Diese Impulse können verständlicherweise zu jeder Zeit auftreten und zu jeder Zeit abgeschlossen werden.
In dem ersten dargestellten Zeitintervall, in dem STRB angesteuert wird, wird DATA 1 unmittelbar in den Eingangsspeicher (siehe Zeile 6 der Fig. 10) eingegeben, worauf ein Anstieg von ACK folgt. Es sei an die Beschreibung der STRB/ACK-Schaltung erinnert, in der eine Flagge anzeigt, ob der Eingangsspeicher voll oder leer ist. Die DATA 1 vorangehenden "X" in der Zeile 6 der Fig. 10 geben an, daß der Eingangsspeicher leer war, und daß DATA l unmittelbar bei STRB in den Speicher eingegeben werden kann. War der Speicher voll, wird eine Verzögerung bis zur nächsten Bytegrenze (Taktabfallen) bewirkt, um die Daten im Eingangsspeicher zu schützen, bis sie in den Kodiererspeicher eingegeben werden können.
Es sei darauf hingewiesen (Zeile 5), daß das erste ACK in Reaktion auf das Abfallen des STRB fällt, wie zuvor in Zusammenhang mit Fig. 7 beschrieben.
Am Ende des ersten Byteintervalls hat sich DATA 1 zum Kodiererspeicher hinab ausgebreitet (Zeile 7 der Zeichnung). Die "X" in Zeile 6 geben erneut an, daß das Speicher-voll-Bit (die Flagge) an der vorherigen Bytegrenze gelöscht wurde.
Es ist ersichtlich, daß das zum zweiten Mal anliegende STRB, dieses Mal während des zweiten Byteintervalls, erneut das direkte Eingeben der Eingangsdaten, dieses Mal DATA 2, in den Eingangsspeicher bewirkt. STRB fällt, wie auch ACK, erneut. Am Rand des zweiten Byteintervalls, wenn das Taktsignal abfällt, wird DATA 1 zum Schieberegister übertragen (siehe Zeile 8), und DATA 2 wird in den Kodiererspeicher eingeladen.
DATA 3 wird an den Sender während des dritten Byteintervalls angelegt, es sei jedoch darauf hingewiesen, daß es nicht vor dem vierten Byteintervall in den Sender eingegeben wird. Es ist ersichtlich, daß, da keine neuen Daten während des Byteintervalls 3 angelegt wurden und der Sender keinen Eingang an seinem SERIN-Pin empfängt (da er keinen stromaufwärts gelegenen Nachbarn hat), der SIDQ den "Raum" mit einem SYNC ausfüllen muß, um die Leitungssynchronisierung zu wahren.
Das SYNC ist in dem Schieberegister (Zeile 8) während des Byteintervalls 5 zu sehen. DATA 1 erreichte das Schieberegister während des Byteintervalls 3, DATA 2 ist während des Byteintervalls 4 im Schieberegister zu sehen und daran schließt sich das SEC an.
Das Diagramm zeigt weiter das während des Byteintervalls 4 angelegte dritte STRB, das die Eingabe von DATA 3 in den Eingangsspeicher bewirkt. Gemäß der Darstellung wird STRB noch einmal ausgeführt, dieses Mal jedoch, bevor DATA 3 die Möglichkeit hatte sich zum Kodiererspeicher hin auszubreiten. Es ist zu bemerken, daß ACK bis nach der nächsten Bytegrenze, d. h., wenn DATA 3 in den Kodiererspeicher gelangt ist, nicht in Reaktion auf dieses vierte STRB ansteigt.
Als Ergebnis der Operation der STRB/ACK-Schaltung befindet sich DATA 3 im Kodiererspeicher und DATA 4 befindet sich im Eingangsspeicher, während das SYNC im Schieberegister ist.
Schließlich gelangen DATA 3 und DATA 4 ihrerseits in den Serielldatenstrom.
Die Zeilen 9 und 10 der Fig. 10 zeigen den NRZ-Ausgang des Schieberegisters und den NRZI-Ausgang der Medium- Interfacevorrichtung in diesem, dem LOCAL-Modus.
Fig. 11 zeigt ein Senderzeitsteuerungsdiagramm für zwei in Kaskade geschaltete Sender, wobei einer im LOCAL- Modus, der andere im CASCADE-Modus arbeitet.
Zeile 1 zeigt zu Illustrationszwecken die internen Bittaktimpulse (10 pro Byte im 8-Bit-Modus) und Zeile 2 zeigt den Takteingang, dessen abfallende Flanken wieder die Bytegrenzen repräsentieren.
Zeile 3 zeigt zwei Datenmuster, die jeweils zwei Muster breit sind. DATA 1 und DATA 2 umfassen ein Muster und DATA 3 und DATA 4 umfassen das andere.
Zeile 4 zeigt das STRB-Muster und Zeile 5 zeigt das ACK- Muster des Senders (TX2), dessen ACK-Ausgang zum Hostsystem zurückgeführt und das Steuer-ACK-Signal ist.
Zeile 6 zeigt das ACK-Muster des im LOCAL-Modus arbeitenden Senders (TX1), das nicht zum Hostsystem zurückgeführt ist und lediglich STRB nachläuft, d. h., das steigt, nachdem STRB steigt, und fällt, nachdem STRB fällt.
Die Zeilen 7 und 8 zeigen DATA 1 und DATA 2 in den Kodiererspeichern der Sender, in die sie während des Byteintervalls 2 eingegeben wurden. Im Byteintervall 3 sind DATA 1 und DATA 2 in ihre jeweiligen Schieberegister gelangt.
Am Ende des Byteintervalls 3 steigt ACK in der Zeile 5 zunächst an, worauf ein Abfallen von STRB sowie ein erneutes Ansteigen im Byteintervall 4 folgt. ACK ist gestiegen, da die STRB/ACK-Schaltung des stromaufwärts gelegenen Senders das SYNC im Schieberegister des Senders erkannte, welches, wie man sich erinnern wird, das Signal für das Anheben von ACK ist im CASCADE-Modus ist (wenn STRB noch hoch ist).
Während STRB im Byteintervall 4 anstieg, wurden DATA 3 und DATA 4 in die Eingangsspeicher ihrer jeweiligen (nicht dargestellten) Sender eingegeben und diese Daten breiten sich während des Byteintervalls 5 in die Kodiererspeicher hinab aus.
Die Zeilen 9 und 10 zeigen den Inhalt der beiden Schieberegister während jedes der zuvor erwähnten Byteintervalle. Es sei darauf hingewiesen, daß das zweite SYNC im Schieberegister des stromaufwärts gelegenen Senders während des Byteintervalls 6 durch DATA 3 im Seriellausgangsstrom des stromabwärts gelegenen Senders ersetzt wird.
Schließlich zeigt Zeile 11 die NRZ-Daten als Ausgang des Schieberegisters des in LOCAL-Modus arbeitenden Senders (d. h., vor dem Kodieren zu NRZI durch das Medium-Interface).
Die in Zusammenhang mit den Fig. 2 bis 11 erfolgte Beschreibung bezog sich auf den Senderteil des neuartigen Systems. Im folgenden wird der Empfänger im einzelnen beschrieben.

2. DER EMPFÄNGER

Fig. 12 zeigt ein Pindiagramm für einen gemäß dem bevorzugten Ausführungsbeispiel der Erfindung gepackten Empfängerchip. Die gewählte Packung ist wiederum ein 28- Pin-PLCC.
In Fig. 12 sind 12 DATA/COMMAND-Ausgänge als der 12- Leitungs-Eingang 1201 dargestellt. Diese sind die zwölf Signale zum Hostsystem, die gemäß dem bevorzugten Ausführungsbeispiel 8, 9 oder 10 DATA-Bits und 4, 3 oder 2 COMMAND-Bits an Informationen umfassen können. In Fig. 12 sind ferner 1 Datenstrobeausgang (DSTROBE) und 1 Steuerstrobeausgang (CSTROBE) dargestellt, die mit 1202 bzw. mit 1203 bezeichnet sind; 1 "I got mine"-Ausgang (IGM) 1204; 1 CLOCK-Ausgang 1205; 2 unterschiedliche Seriell-ECL-Eingänge, die als Eingang 1206 dargestellt sind; 2 Kristallpins (XTAL) 1207 und 1208; 1 Filterpin 1209; 1 Datenmoduswähleingang (DMS) 1210; 1 "Catch next byte"-Eingang (CNB) 1211; 1 Verletzungsausgang 1212; 2 VCC-Pins, die bei 1213 dargestellt sind; und 2 bei 1214 dargestellte Massepins, woraus sich eine Gesamtzahl von 28 Pins ergibt. Der Zweck der verschiedenen Ein- und Ausgänge wird in Zusammenhang mit Fig. 13 erläutert, welche das in den Zeichnungen nunmehr verwendete Logiksymbol zur Darstellung des gemäß Fig. 12 gepackten Empfängers 104 zeigt.
Die DATA-Pins 0-7; die Pins A-B; und die COMMAND-Pins 1 und 0 der Fig. 13 entsprechen dem Ausgang 1201 der Fig. 12. Die DATA-Pins 0-7 geben parallelen Nachrichtenfluß (DATA) an ein empfangendes Hostsystem aus. Diese Ausgänge geben das neueste gültige DATA-Symbol wieder, das von einem bestimmten Empfänger empfangen wurde.
Pin A ist in Abhängigkeit vom Zustand des in Fig. 13 als "DMS"-Pin dargestellten Datenmoduswählpins entweder ein paralleler DATA- oder ein COMMAND-Ausgang. Der Zweck und verschiedene Zustände des DMS-Pins sind für den Empfänger die gleichen wie die in Zusammenhang mit dem Sender beschriebenen. Der Pin B ist ebenfalls in Abhängigkeit vom Zustand des DMS-Pins entweder ein DATA- oder ein COMMAND-Ausgang.
Die COMMAND-Pins 1 und 0 geben parallele COMMAND-Informationen an das empfangende Hostsystem aus. Diese Ausgänge geben das neueste gültige COMMAND wieder, das von einem bestimmten Empfänger empfangen wurde.
Die Daten sind in Abhängigkeit davon, ob die Pins A und/oder B als COMMAND- oder DATA-Ausgänge dienen, entweder 8, 9 oder 10 Bits breit. In ähnlicher Weise, und demzufolge, sind die COMMAND-Ausgänge entweder 4, 3 oder 2 Bits breit.
Es sei angenommen, daß der Eingang in einen Empfänger von zwei verschiedenen Teilen des sendenden Hostsystems kommt. DATA kommt von einem normalen Datenkanal und repräsentiert den Nachrichtenverkehr zwischen Hostsystemen. COMMAND-Daten kommen von einem Übertragungssteuerabschnitt des sendenden Hostsystems. Diese Art von Daten tritt mit einer relativ geringer Häufigkeitsrate auf, hat jedoch eine höhere Priorität als die Nachrichtendaten.
Der Empfänger erkennt den Unterschied zwischen DATA- Mustern und COMMAND-Datenmustern und leitet jedes zum richtigen Ausgangsspeicher. Wenn ein neues Muster in den Ausgang gespeichert wird, wird der geeignete Ausgangsstrobe gepulst. DSTROBE 1202 wird gepulst, wenn neue DATA gespeichert werden, und CSTROBE 1203 wird gepulst, wenn neue COMMAND-Daten gespeichert werden. CSTROBE 1203 wird für alle neue auftretenden Steuerdaten, einschließlich SYNC, gepulst. Die Anstiegsflanke dieser STROBE- Impulse gibt das Vorhandensein neuer DATA- oder COMMAND- Daten an. Nach dem Anlegen der neuen Daten am geeigneten Ausgang, fällt das STROBE-Signal an der Mitte desselben Bytes.
Gemäß der in diesem Abschnitt erfolgenden Beschreibung des Empfängers beziehen die Ausdrücke "stromaufwärts" und "stromabwärts" auf das Verhältnis von in Kaskade, d. h., in Reihe geschalteten Empfängern. Konventionsgemäß überwachen in Kaskade geschaltete Empfänger die über das Seriell-Übertragungsmedium kommenden Daten parallel.
Wenn Datenmuster mit mehrfacher Breite über das Medium gesendet werden, "fangen" die in Kaskade geschalteten Empfänger aufeinanderfolgende Datenbytes ein. Ein Empfänger, der erste in der seriellen Kette, ist dazu ausgewählt, das erste Datenbyte einzufangen. Dieser ist als der am weitesten stromaufwärts gelegene Empfänger definiert. Sein "stromabwärts" gelegener Nachbar ist ein seriell gekoppelter Empfänger, der zum Einfangen des nächsten Datenbytes bestimmt ist, etc.
Die Begriffe "LOCAL"-Modus und "CASCADE"-Modus geben in bezug auf einen Empfänger dessen beide mögliche Betriebsmodi an. Diese Ausdrücke werden unmittelbar im Anschluß in einem kurzen Überblick über die Art und Weise des Betriebs eines Empfängers erläutert.
Ein bestimmter Empfänger empfängt Serielldateneingänge an seinen SERIN+- und SERIN--Eingangspins, die in Fig. 13 dargestellt sind. Diese Eingänge entsprechen dem Eingang 1206 in Fig. 12. Diese kodierten Daten werden seriell in einen Dekoder geladen. Die dekodierten Daten werden entweder an die DATA- oder die COMMAND-Datenausgänge ausgegeben. Wird während des Dekodierens eine Codeverletzung festgestellt, wird, wie im folgenden beschrieben, ein Verletzungsausgangssignal erzeugt.
Im LOCAL-Modus deserialisiert, dekodiert und speichert ein Empfänger kontinuierlich Paralleldaten zu den Datenausgängen. Im CASCADE-Modus sind zwei oder mehr Empfänger in Reihe verbunden. Alle miteinander verbundenen Empfänger überwachen parallel Eingänge vom Übertragungsmedium und warten auf ein SYNC-Byte. Wenn SYNC im Schieberegister erkannt wird, und wenn CNB (Pin 1211 in Fig.
12) im High-Zustand ist, wird das erste Nicht-SYNC-Byte eingefangen und dekodiert.
Der Betrieb der Empfänger in Reaktion auf ihre CNB-Eingänge wird im folgenden eingehend beschrieben. Für den Augenblick soll es jedoch genügen festzustellen, daß, nach dem bevorzugten Ausführungsbeispiel der Erfindung, CNB im High-Zustand die Erlaubnis für einen Empfänger bedeutet, das nächste Datenbyte im wörtlichen Sinne einzufangen.
Wenn das Byte eingefangen ist, geht die IGM-Leitung (Ausgang 1204 in Fig. 12) in den High-Zustand über, wodurch der CNB-Eingang des nächsten stromabwärts gelegenen Empfängers gesetzt wird. Der stromabwärts gelegene Empfänger hat die Serielldaten auf seinen SERIN-Leitungen parallel zu seinem Nachbarn überwacht und hat sowohl das(die) SYNC-Symbol(e) als auch das erste Nicht-SYNC- Symbol gesehen. Da sein CNB-Eingang zunächst low war, wartet der stromabwärts gelegene Empfänger, um das erste Datensymbol nach der Ausgabe des IGM-Ausgangs des stromaufwärts gelegenen Nachbarn einzufangen, d. h., nachdem der stromaufwärts gelegene Nachbar mitgeteilt hat "I got mine". Wie in Zusammenhang mit Fig. 15 dargestellt werden wird, ist im CASCADE-Modus der IGM-Ausgang eines Empfängers mit dem CNB-Eingang eines stromabwärts gelegenen Empfängers gekoppelt.
Im CASCADE-Modus fängt ein Empfänger nur ein Datensymbol pro kaskadierter Datensequenz ein und wartet auf ein weiteres SYNC-Symbol, um die Daten auszugeben und sich auf eine weitere Sequenz vorzubereiten.
Nach der Darlegung der grundsätzlichen Definitionen in bezug auf den Empfänger, sei mit der Beschreibung der Pins in Zusammenhang mit den Fig. 12 und 13 fortgefahren.
Der zuvor genannte CNB-Eingang steuert das Einfangen und das Freigeben von Daten durch einen Empfänger. Wenn dieser Eingang mit seinem CLOCK-Ausgang verbunden ist, befindet sich der Empfänger im LOCAL-Modus und jedes empfangene Symbol wird eingefangen, dekodiert und zu den Ausgängen geleitet.
Im gewöhnlichen CASCADE-Modus ermöglicht ein CNB-Eingang im High-Zustand dem Empfänger, das erste Byte nach einem SYNC einzufangen. Der Empfänger wartet auf ein weiteres SYNC bevor er die Daten ausgibt und mehr Daten einfängt. Ist CNB in den Low-Zustand geschaltet, reagiert er, als ob er ein SYNC-Byte dekodiert hätte und bewirkt die Ausgabe jeglicher Daten. Eine im CASCADE-Modus vorgesehene automatische Wiederholungsfunktion wird nach der vollständigen Beschreibung der normalen LOCAL- und CAS- CADE-Modi erfolgen.
Der CNB-Eingang ist im CASCADE-Modus üblicherweise mit dem IGM-Ausgang eines stromaufwärts gelegenen Empfängers verbunden. Der CNB-Eingang des ersten Empfängers in der Reihe ist mit VCC verbunden, wodurch ein IGM für jedes Symbol simuliert ist, d. h., der erste Empfänger hat stets die Erlaubnis, das erste Byte nach SYNC einzufangen.
Der IGM-Pin eines bestimmten Empfängers signalisiert seinem stromabwärts gelegenen Nachbarn (sofern ein solcher vorhanden ist), daß der stromaufwärts gelegene Nachbar das ihm zugewiesene Datenbyte eingefangen hat. IGM fällt am Mittelpunkt des Symbols, wenn die erste Hälfte eines SYNC-Bytes im Schieberegister des Empfängers erkannt wird. Es steigt, wenn am Byte-Mittelpunkt ein Nicht-SYNC-Byte erkannt wird. Dieses Merkmal kann zur Erzeugung einer frühzeitigen Anzeige eingehender Daten verwendet werden.
CLOCK ist ein frei laufender Taktausgang, der mit der XTAL-Oszillatorrate läuft und zu der Seriellübertragungsrate synchron ist. Es ist ein Byteintervalltakt, der zu dem Zeitpunkt fällt, zu dem der Dekodiererspeicher aus dem Schieberegister geladen wird, und der an der Bytemitte ansteigt und zum Treiben von X1 in anderen Empfängern verwendbar ist. Es sei darauf hingewiesen, daß, im Gegensatz zum CLOCK-Pin des Senders, CLOCK im Empfänger nur ein Ausgang ist, d. h., daß er kein bidirektionaler Pin ist. Der Ausgang kommt nicht vom Taktgenerator des Empfängers, sondern von der Bytesynchronisierungslogik, die im folgenden im Zusammenhang mit der Funktionsbeschreibung des Empfängers im einzelnen beschrieben wird.
Fig. 12 zeigt ferner einen Verletzungsausgangspin 1212. Die Anstiegsflanke eines Signals an diesem Pin signalisiert, daß eine Signalisierungsverletzung während des Dekodierens der eingehenden Daten erkannt wurde. Dieses Signal steigt zu dem Zeitpunkt, an dem sich die DATA- und COMMAND-Ausgänge verändern. Es bleibt wahr, bis ein Nicht-Verletzungsmuster empfangen wurde. Die Details der Verletzungserkennung durch den Empfänger werden ebenfalls in Zusammenhang mit der Funktionsbeschreibung des Empfängers erläutert.
Die Fig. 12 und 13 zeigen SERIN+ und SERIN-, die unterschiedliche Serielldateneingänge vom synchronen Seriellübetragungsmedium sind, mit dem die SERIN-Pins gekoppelt sind. Diese Daten, die über das Übertragungsmedium als NRZI-Daten kommen, werden von einer Medium-Interfacevorrichtung im Empfänger dekodiert und sodann seriell in ein Schieberegister geschoben. Diese unterschiedlichen ECL-Eingänge empfangen ECL-Spannungshübe, die auf +5,0 V eingestellt sind. Sie werden über verschiedene Leitungen mit einem Abschlußwiderstand von 50 Ohm durch Isolierkondensatoren getrieben.
Nach dem bevorzugten Ausführungsbeispiel der Erfindung dienen die SERIN+- und SERIN--Ausgänge auch als Testeingänge zum Prüfen der internen Logik eines Empfängers.
Bei dem offenbarten Empfänger ist der CNB-Pin ein TTL- kompatibler Eingang. Die Datenpins 0-7, die Pins A und B, die Steuerpins 1 und 0, die DSTROBE- und CSTROBE- Pins, der Verletzungspin, der IGM-Pin und der CLOCK-Pin sind sämtlich IGM-kompatible Ausgänge. SERIN+ und SERIN- sind ECL-kompatible Eingänge.
Fig. 13 zeigt zwei weitere Pins: X1 und X2, die zusammen mit dem zuvor beschriebenen DMS-Pin die dargestellten "nicht logischen" Pins bilden. X1 und X2 sind die XTAL- Eingangspins, die mit dem On-Chip-Oszillator verbunden sind, der mit der Grundfrequenz eines Parallel-Resonanzkristalls schwingt, der in Fig. 12 als mit den Pins X1 und X2 verbunden dargestellt ist.
Die beiden Verbindungen mit VCC, die beiden Verbindungen mit GND und ein Filterpin sind in Fig. 13 nicht dargestellt, jedoch in Fig. 12 angegeben.
Die VCC-Anschlüsse sind: TTL VCC, der Strom an die TTL- I/O-Schaltungen liefert, und CML VCC, der Strom an sämtliche internen Logik- und Analogschaltungen liefert. TTL VCC und CML VCC sind voneinander isoliert, um interne Rauschkopplungen zu verringern, sind jedoch, gemäß dem bevorzugten Ausführungsbeispiel der Erfindung, mit einer gemeinsamen externen 5 V-Quelle verbunden.
Die GND-Anschlüsse sind: TTL GND, der von den TTL-I/O- Schaltungen verwendet wird, und CML GND, der von allen internen Logik- und Analogschaltungen verwendet wird. Diese beiden Masseanschlüsse sind voneinander getrennt, um die interne Rauschkopplung zu verringern, jedoch sind sie, gemäß dem bevorzugten Ausführungsbeispiel der Erfindung, mit einer gemeinsamen externen Massereferenz verbunden.
Der in Fig. 12 dargestellte Filterpin kann dazu verwendet werden, ein Tiefpaßfilter an den On-Chip-PLL-Frequenzmultiplizierer anzufügen. Ein solches Filter könnte aus einem relativ unkritischen Kondensator bestehen, der an Masse angeschlossen ist.
Eine Funktionsbeschreibung des Empfängers 104 erfolgt, wie erforderlich, in Zusammenhang mit den Fig. 14, 15, 16, 17 und 18.
Fig. 14 zeigt ein Beispiel, bei dem zwei Empfänger vorgesehen sind, die jeweils zwischen einem Hostsystem und einer privaten Serielleitung angeordnet sind, wobei jeder Empfänger zum Betrieb im LOCAL-Modus eingestellt ist.
Fig. 15 zeigt ein Beispiel für in Kaskade geschaltete Empfänger, die ein breites Datenmuster aufweisen, das von einer einzelnen Serielleitung kommt.
Fig. 16 zeigt ein Funktionsblockschaltbild der integrierten Schaltung auf dem Empfängerchip 104 mit den selben Ein- und Ausgängen wie in dem Pindiagramm nach Fig. 12.
Fig. 17 und 18 unterstützen die Beschreibung von Teilen der Fig. 16. Wie sich aus Fig. 14 ergibt, sind zwei Hostsysteme dargestellt, System 1401 und System 1402, die jeweils Ausgänge von den Empfängern 1405 bzw. 1406 liefern. Das Hostsystem 1401 liefert 8 Bits DATA an den Empfänger 1405 und der DMS-Pin des Empfängers 1406 ist gleich GND, wodurch der 8-Bit-Modus angezeigt ist. Es sei darauf hingewiesen, daß die COMMAND-Ausgänge in diesem Fall 4 Bits breit sind. Es sei ferner darauf hingewiesen, daß die Eingänge an den SERIN-Pins jedes Empfängers von getrennten Serielleitungen kommen, die in Fig. 14 als Leitungen 1407 und 1408 dargestellt sind. Ferner ist der CNB-Pin jedes Empfängers mit seinem jeweiligen CLOCK-Ausgang verbunden, wodurch der Betrieb im LOCAL-Modus angezeigt wird.
Der DSTROBE- und der CSTROBE-Ausgang jedes Empfängers sind jeweils mit der Datenlogik und der Steuerlogik der dargestellten Hostsysteme verbunden.
Der DMS-Pin-Empfänger 1406 ist mit VCC verbunden, wodurch angegeben ist, daß der Empfänger 1406 9 Bits DATA und 3 Bits COMMAND an das Hostsystem 1402 ausgeben soll. Dies ist in Fig. 14 dargestellt.
Fig. 14 zeigt ferner eine mit dem CLOCK-Pin jedes Empfängers gekoppelte separate Datenpfadsteuerlogik, die als Teil jedes Hostsystems dargestellt ist. Diese Logik, die nicht Teil der vorliegenden Erfindung ist, steuert den Datenfluß im Hostsystem und kann für das Hostsystem Byteintervallgrenzen verfolgen. Ein Beispiel für einen Fall, in dem dies wichtig sein kann, ist das Dehnen des Takts durch den Empfänger. Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung ist ein Dehnen des Taktes erwünscht, wenn ein Empfänger außer Synchronität gerät und diese wiedergewinnt.
Es sei schließlich darauf hingewiesen, daß der CLOCK-Pin des Empfängers 1405 als mit anderen Stufen verbunden dargestellt ist. Es sei darauf hingewiesen, daß der CLOCK-Ausgang des Empfängers 1405 des Empfänger 1406 über seinen X1-Pin und die Verbindung des Kristalls 1444 mit X1, X2 oder dem Empfänger 1405 treibt.
Aus Fig. 15 ergibt sich, daß die Hostsysteme 1501, 1502 und 1503 derart eingestellt sind, daß sie separat 8 Bits DATA und 4 Bits COMMAND parallel von jedem der Empfänger 1505, 1506 und 1507 empfangen. Die Empfänger 1505, 1506 und 1507 sind, wie dargestellt, über ihre CNB und IGM- Pins in Reihe geschaltet (kaskadiert), wobei der CNB- Eingang des Empfängers 1505 mit VCC (high) verbunden ist. Dies stellt den "normalen" CASCADE-Modus dar.
Der 8-Bit-DATA-Modus ist durch die Verbindung des DMS- Pins jedes Empfängers mit GND dargestellt.
Die SERIN-Pins aller Empfänger sind parallel mit dem Übertragungsmedium 1525 gekoppelt. Alle Empfänger können gleichzeitig "sehen", was auf der Verbindungsleitung anliegt. Der im High-Zustand verbundene CNB-Anschluß des Empfängers 1505 ermöglicht das Einfangen des ersten Datenbytes nach dem Erkennen eines SYNC.
Sobald der Empfänger 1505 das erste Datenbyte nach SYNC eingefangen hat, geht sein IGM-Ausgang in den High-Zustand über und der Empfänger 1506 kann das nächste Byte von der Seriellübertragungsleitung einfangen und so weiter. Die Einzelheiten der Art und Weise, in der die Empfänger arbeiten, so daß alle Daten eingefangen und parallel ausgegeben werden, wird im folgenden in Zusammenhang mit einer Beschreibung der Bytesynchronisierungslogik in jedem Empfänger beschrieben.
Die CLOCK-Ausgänge jedes Empfängers sind wiederum als mit der Datenpfadsteuerlogik jedes Hostsystems verbunden dargestellt, und zwar aus den selben Gründen wie beim LOCAL-Modus-Betrieb. CLOCK vom ersten Empfänger (dessen CNB mit VCC verbunden ist), wird zur Synchronisierung wiederum in X1 der stromabwärts gelegenen Empfänger eingegeben.
Schließlich ist der Kristall 1555 als mit X1 und X2 des Empfängers 1505 verbunden dargestellt, um die Grundfrequenz an einen im folgenden beschriebenen Taktgenerator zu liefern, der auf der Platine des Empfängers vorgesehen ist.
Eine detaillierte Funktionsbeschreibung des Empfängers in Zusammenhang mit Fig. 16 ermöglicht das Verfolgen eines willkürlich gewählten DATA/COMMAND-Bytes, das von der Serielleitung kommend eingefangen wurde, bei seinem Weg durch einen gegebenen Empfänger in dessen verschiedenen Betriebsmodi. Bevor jedoch mit dieser detaillierten Funktionsbeschreibung fortgefahren wird, folgt eine Erläuterung einiger gemachter Annahmen und übernommener Konventionen gemäß dem bevorzugten Ausführungsbeispiel der Erfindung.
Es sei angenommen, daß der Abstand zwischen von der Serielleitung kommenden Mustern im LOCAL- und im CASCA- DE-Modus mit SYNC-Mustern ausgefüllt wird, um die Leitungssynchronität zu wahren und Impulse zu liefern, um Empfänger-PLL-Schaltungen geregelt zu halten. Das Verfahren, durch welches diese Muster erzeugt werden, und die Gründe für die Wahl des SYNC-Musters gemäß dem bevorzugten Ausführungsbeispiel der Erfindung, wurden bereits in Zusammenhang mit dem Sender vollständig offenbart.
Es sei angenommen, daß die in bezug auf das bevorzugte Ausführungsbeispiel des Senders dargelegte Kodierkonvention erfüllt wurde.
Demzufolge muß der in dem Empfänger verwendete Dekoder in der Lage sein, zehn (10), elf (11) oder zwölf (12) Datenbits in ein Acht- (8), Neun- (9) oder Zehn- (10) Bitmuster zur parallelen Ausgabe zu kodieren. Der Dekodierer führt in der Tat die umgekehrte Funktion des in Zusammenhang mit dem Sender und der ANSI X2T9.5 FDDI Spezifikation beschriebenen Kodierers aus.
Es sei daran erinnert, daß der ANSI X3t9.5 Code derart gewählt wurde, daß Symbolmuster die selbe durchschnittliche Zahl an "HIGH"- und an "LOW"-Zeiten haben. Dieses "Gleichstrom-Gleichgewicht" ist ein Versuch, die Auswirkungen des von den Daten induzierten Rauschens auf ein wechselstrom-gekoppeltes System zu minimieren, bei dem Gleichstromverschiebungen Fehler bei der Datenrückgewinnung verursachen können. Diese Fehler treten als Zittern in der rückgewonnenen Wellenform auf.
Wie das Kodieren kann das Dekodieren unter Verwendung eines ROM mit einer Verweistabelle für den in Fig. 16 dargestellten Datendekodierer 1603 erfolgen.
Es können Dekodierkonventionen zur Realisierung des bevorzugten Ausführungsbeispiels des Empfängers verwendet werden, die von den im folgenden beschriebenen abweichen, ohne vom Rahmen oder dem Gehalt der Erfindung abzuweichen.
Es folgt nunmehr die detaillierte Erörterung der Fig. 16. Die Geschwindigkeit der Serielleitung ist durch den Senderoszillator bestimmt, der Empfänger muß jedoch wissen, welche Rate zu erwarten ist. Er muß ebenfalls in der Lage sein, tatsächlichen Datenraten folgen zu können, die entweder langsamer oder schneller sind als der lokale Takt.
Die erwartete Serielleitungsgeschwindigkeit wird aus einer Masterfrequenzquelle abgeleitet. Diese Quelle kann entweder der in dem Taktgenerator 1607 eingebaute XTAL- Oszillator oder ein durch einen der XTAL-Pins des Empfängers angelegtes Signal sein. Der Taktgenerator 1607 ist gleich dem Taktgenerator 604 im Sender (in Fig. 8 im Detail dargestellt), mit der Ausnahme, daß bei dem Empfänger kein bidirektionaler Taktpin gegeben ist und der Mittenfrequenzausgang auf der Leitung 1699 vom Masterzähler des Generators 1607 kommt.
Die Frequenzquelle wird mit zehn (8-Bit-Modus), elf (9- Bit-Modus) oder zwölf (10-Bit Modus) unter Verwendung des internen PLL im Taktgenerator 1607 multipliziert. Die Logik, die Daten vom Schieberegister 1601 überträgt, wird zum CLOCK-Ausgang des Empfängers gepuffert. Dieser Ausgang kann von anderen Empfängern für andere On-Card- Taktfunktionen verwendet werden. Der CLOCK-Ausgang ist mit dem vom Schieberegister übertragenen Symbol synchron und weist die XTAL-Grundfrequenz auf.
Wie beim Sender kann der Absolutbereich der Frequenzen für den Empfänger vom Benutzer gewählt werden, es sollte jedoch wiederum möglich sein, die gewählte Arbeitsfrequenz in einem Drei-zu eins-Bereich zu variieren.
Die folgende Tabelle zeigt das Verhältnis zwischen Modus, XTAL-Frequenz, Ausgangsmusterrate und Teilungsverhältnis. Sie gleicht der Tabelle im Senderabschnitt, die auf die Eingangsmusterrate gerichtet ist. MODUS XTAL-Freq. Ausgangsmusterrate Teilungsverhältnis Muster
Die in Fig. 16 dargestellten SERIN+- und SERIN--Ausgänge werden von unterschiedlichen ECL-Spannungen getrieben, die auf +5 V eingestellt sind. Diese Eingänge dienen sowohl als Serielldateneingang als auch als Referenz zum Verfolgen des PLL.
Wie zuvor angegeben, können die unterschiedlichen Eingänge dazu verwendet werden, den Empfänger in einen Testmodus zu zwingen. Dies ermöglicht das Testen der Logik in den Speichern, im Dekodierer und im Schieberegister, ohne zunächst eine Stabilisierung der PLL zu erfordern.
Gemäß dem bevorzugte Ausführungsbeispiel der Erfindung ist das interne VCO ausgeschaltet, wenn SERIN- in einem Low-Zustand gehalten wird (unter 1,5 V), und alles wird von dem XTAL-Eingang getaktet. Dies bedeutet, daß die Serielldatenausgangsrate bei der XTAL-Rate liegt, nicht jedoch bei 10X, 11X oder 12X, wie bei einem laufenden System. In diesem Modus wird SERIN+ zu einem Serielldateneingang mit einem Ende mit nominell 100K ECL- Schwellenspannungen.
Der SERIN+- und der SERIN--Ausgang werden zuerst an das Medium-Interface 1605 angelegt. Die Logik zur Ausführung des Medium-Interface ist in Fig. 17 dargestellt. Bei dem bevorzugten Ausführungsbeispiel werden NRZI-Daten in NRZ-Daten durch die in Fig. 17 dargestellte Kombination aus Puffer, D-Flipflop und Exklusiv-Oder-Gatter unter Steuerung durch einen Bittakt umgewandelt. Der Bittakteingang wird von einem noch zu beschreibenden PLL-Taktgenerator 1606 erzeugt.
Von der Serielleitung gepufferte und nicht in NRZ-Daten umgesetzte NRZI-Daten sind in Fig. 17 nicht dargestellt, werden jedoch von dem Medium-Interface (s. Fig. 16) an den PLL-Taktgenerator 1606 ausgegeben.
Fig. 16 zeigt ferner den phasengeregelten Datenrückgewinnungskreis. Der Kreis folgt den eingehenden NRZI- Daten und ermöglicht das Dekodieren des kodierten Takt- und Datenstroms in separate Takt- und Datenmuster. Seine Mittenfrequenz wird durch die im Taktgenerator 1607 befindliche Trainingsschleife bestimmt und muß in der Lage sein, Daten mit Frequenzabweichungen von ± 0,1% und mit ± 40% Bitzeitzittern zu verfolgen.
Der PLL 1606 verwendet die aus den Daten selbst extrahierten Daten (die von NRZI beeinflußten Flußveränderungen), um vorherzusagen, wo die tatsächlichen Bitzeitflanken von empfangenen Daten liegen. Die Mittenfrequenz, die als vom Taktgenerator 1607 geliefert dargestellt ist, wird zur ungefähren Voraussage der anzunehmenden Geschwindigkeit der Daten beim Verlassen der Serielleitung verwendet.
PLL 1606 gibt eine Abfolge von Bittaktimpulsen aus, die dem Medium-Interface 1605, dem Schieberegister 1601 und der Bytesynchronisierungslogik 1608 zugeführt wird.
Der PLL im Empfänger, wie der PLL im Sender, kann durch eine Kombination von herkömmlichen Standardkomponenten gebildet werden, im Gegensatz zu den Nicht-Standardanordnungen der zuvor durch Bezugnahme zum Teil des Gegenstandes der vorliegenden Anmeldung gemachten mitanhängigen Anmeldungen. Der Hauptunterschied zwischen den 3 erforderlichen Phasenregelkreisen ist, daß der Phasendetektor des PLL 1606 mit der Bittaktrate arbeitet und fehlende Impulse ignorieren muß, d. h., er muß die Lehre der mitanhängigen Anmeldung 605 301 oder deren Äquivalent einschließen. Die anderen PLL arbeiten mit der Bytetaktrate, die aus dem Kristalloszillator, nicht jedoch aus dem übertragenen Bitstrom kommt, und können die Lehren der eingezogenen Anmeldungen wahlweise umfassen.
Fig. 16 zeigt ferner das Schieberegister 1601, das unter Verwendung von PLL 1606 als Takt seriell vom Medium- Interface 1605 mit NRZ-Daten geladen wird. Das Schieberegister kann unter Verwendung eines herkömmlichen Hochgeschwindigkeits-Seriell-zu-Parallel-Schieberegisters ausgeführt werden.
Daten vom Schieberegister 1601 werden unter Steuerung durch die Bytesynchronisierungslogik 1608 in den Dekodiererspeicher 1602 übertragen. Der Speicher 1602 kann ebenfalls unter Verwendung von 74LS374 ausgeführt werden.
Fig. 18 zeigt ein Blockschaltbild des bevorzugten Verfahrens zur Ausführung der von der Bytesynchronisierungslogik geforderten Funktionen. Dem Fachmann können andere Verfahren und Schaltungen sind zur Durchführung der in Fig. 18 angegebenen Funktionen ersichtlich sein, ohne vom Gehalt oder Rahmen der Erfindung abzuweichen.
Für ein besseres Verständnis der Bytesynchronisierungslogik sei zunächst daran erinnert, daß der eingehende Datenstrom ein kontinuierlicher Datenbitstrom ist, ohne ein bestimmtes Signal aufzuweisen, das Bytegrenzen angibt. Die Bytesynchronisierungslogik überwacht den Datenstrom kontinuierlich und initialisiert beim Entdecken des für SYNC verwendeten reservierten Codes einen synchronen Zähler, der Bits zählt, und signalisiert Byte-/ Symbolgrenzen.
Es wird aufgezeigt werde, daß die Bytesynchronisierungslogik für das Erzeugen der Strobesignale für die Parallelausgangsspeicher des Empfängers verantwortlich sind. Parallelausgänge erfolgen an einer Symbol-/Bytegrenze, wenn CNB fällt, oder wenn SYNC erkannt wird. Die Logik muß ebenfalls das IGM-Signal und das Bytetaktausgangssignal (für den CLOCK-Ausgang) steuern.
Es sei daran erinnert, daß, nach dem bevorzugten Ausführungsbeispiel der Erfindung, das IGM-Signal fällt, wenn die erste Hälfte eines SYNC in dem Schieberegister erkannt wird. Es bleibt im Low-Zustand, bis die erste Hälfte eines Nicht-SYNC-Bytes in dem Schieberegister erkannt wird, woraufhin es ansteigt, davon ausgehend, daß der CNB-Eingang angesteuert wurde. Ein kontinuierlicher Strom von SYNC bewirkt, daß IGM im Low-Zustand verbleibt. Ein kontinuierlicher Strom normaler Daten- oder Steuersymbole verursacht, daß IGM den High-Zustand einnimmt und im High-Zustand bleibt.
Im CASCADE-Modus nehmen der IGM des letzten Empfängers und im LOCAL-Modus der IGM-Ausgang des einzigen Empfängers während des Bytes vor dem Auftreten von Daten am Ausgang den High-Zustand ein. Daten, die von einem solchen IGM-Signal angezeigt werden, brauchen zum Auftreten an den Ausgängen eine Bytezeit mehr. Wie zuvor gesagt, kann dieses Merkmal zur Erzeugung einer frühzeitigen Ankündigung eingehender Daten verwendet werden.
Die Eingänge in die Bytesynchronisierungslogik 1608 sind, wie sich aus Fig. 18 ergibt, die selben wie in Fig. 16. Ein Bittakteingang vom PLL 1606 ist als mit dem Bitzähler 1801 über die Leitung 1685 verbunden dargestellt. Ein 12-Leitungs-Eingang in den SYNC-Detektor 1802 ist als Eingang 1686 in Fig. 18 dargestellt. Der Eingang 1686 ist in Fig. 16 ebenfalls als in die Logik 1608 führend dargestellt. Weitere Eingänge in die Logik 1608 sind der DMS-Eingang auf der Leitung 1684, die mit dem Bitzähler 1801 in Fig. 18 verbunden ist, und der CNB-Eingang auf der Leitung 1680, der mit der Kaskadensteuereinheit 1803 der Fig. 18 verbunden ist.
Der SYNC-Detektor 1802 funktioniert seiner Bezeichnung gemäß. Das Schieberegister wird überwacht, und wenn ein SYNC erkannt wird signalisiert der Detektor 1802 Kaskadensteuerung über die Leitung 1825. Der SYNC-Detektor 1802 kann durch einen PLL realisiert sein.
Der Bitzähler 1801 ist der zuvor erwähnte synchrone Zähler, der Bits zählt und Byte-/Symbolgrenzen anzeigt. Der DMS-Eingang über die Leitung 1684 und der Bittakteingang auf der Leitung 1685 liefern die Zeitsteuerungs- und Byteinformationen, die der Zähler 1801 benötigt, um sowohl den Bytetakt an CLOCK auf der Leitung 1675 und den Zählerzustand an die Kaskadensteuerung 1803 auf der Leitung 1830 auszugeben.
Zusätzlich zu den Leitungen 1825 und 1830, empfängt die Kaskadensteuerung 1803 das CNB-Signal auf der Leitung 1680. Die Steuerung 1803 arbeitet, gemäß dem bevorzugten Ausführungsbeispiel der Erfindung wie im folgenden dargelegt.
Wenn CNB im HIGH-Zustand ist, wenn die Daten im Schieberegister 1601 nicht SYNC sind (nach dem SYNC-Detektor 1802) und wenn das Schieberegister 1601 nicht voll ist (eine innere Flagge in der Kaskadensteuerung wird, wie im folgenden beschrieben, von der Logik 1803 gesetzt oder gelöscht, um festzustellen, ob das Schieberegister 1801 voll ist oder nicht), hebt die Kaskadensteuerung IGM auf der Leitung 1831 an, bestätigt Laden auf der Leitung 1832 und setzt ihr internes "Schieberegister- Voll"-Bit.
Der eigentliche Effekt dieses durch die Kaskadensteuerung bewirkten Vorgangs ist es, Daten aus dem Schieberegister 1601 zu entnehmen und in den Dekodiererspeicher 1602 einzuladen. Im CASCADE-Modus wird ferner der stromabwärts gelegene Nachbar durch das Anheben des IGM-Ausgangs über das eingefangene Byte informiert.
Eine weitere mögliche Gruppe von Eingängen in die Kaskadensteuerung 1803 tritt auf, wenn CNB im High-Zustand ist, der Bitzähler 1801 eine Bytegrenze signalisiert und das Schieberegister-Voll-Bit gesetzt ist. Dieser Zustand impliziert, daß der Empfänger auf ein SYNC wartet, um die durch das Voll-Bit angezeigten Daten auszugeben. Im diesem Fall ist die Kaskadensteuerung inaktiv.
Wenn eine Bytegrenze signalisiert wird, das Schieberegister-Voll-Bit gesetzt ist und entweder ein SYNC erkannt wird oder CNB im Low-Zustand ist (zum Beispiel im LOCAL- Modus), dann hat die Kaskadensteuerung 1803 ein Abfallen des IGM bewirkt, die Strobefreigabe ist auf der Leitung 1827 bestätigt und die interne Voll-/Leer-Flagge ist gelöscht, da der Ausgang freigegeben wurde. Unter den selben Umständen, jedoch beginnend bei einem gelöschten Voll-Bit, würde IGM immer noch gesenkt werden, aber dir Strobefreigabe würde nicht bestätigt. Ein Beispiel für einen Fall, in dem dies geschehen könnte, ist das Auftreten einer Reihe von SYNC in dem Medium.
Wenn eine Bytegrenze signalisiert wird, wenn CNB im Low- Zustand ist und die Voll-Flagge nicht gesetzt ist, ist die Kaskadensteuerung erneut inaktiv. Dies könnte zum Beispiel im CASCADE-Modus auftreten, wenn noch keine Daten von dem stromaufwärts gelegenen Nachbarn eines Empfängers eingefangen wurden.
Es sei darauf hingewiesen, daß die Kaskadensteuerung 1803 durch die Schieberegister-Voll-Flagge daran erinnert wird, ob es sich um neue zu behandelnde Daten handelt. Wenn nicht, erfolgt keine Strobefreigabe, selbst wenn ein SYNC erkannt wird.
Nach dieser vollständigen Beschreibung der Bytesynchronisierungslogik 1608 ist das Gleichgewicht der Fig. 16 leicht zu verstehen.
Zunächst sei daran erinnert, das Daten von dem Schieberegister 1601 an Byte-/Symbolgrenzen in den Dekodiererspeicher 1602 geladen werden. Dies wird durch Signale auf der "Lade"-Leitung 1832 von der Logik 1608 freigegeben, wenn neue Daten erkannt wurden. Der Dekodiererspeicher 1602 dient als Eingang in den Datendekodierer 1603.
Der Dekodierer 1603 dekodiert 10, 11 oder 12 Dateneingange in 12 Datenausgänge. Im Acht-Bit-Modus werden Daten entweder in ein 8-Bit-DATA-Muster oder ein 4-Bit- COMMAND-Muster dekodiert. Im Neun-Bit-Modus werden Daten entweder in ein 9-Bit-DATA-Muster oder ein 3-Bit-COM- MAND-Muster dekodiert. Im Zehn-Bit-Modus werden Daten entweder in ein 10-Bit-DATA-Muster oder ein 2-Bit-COM- MAND-Muster dekodiert. Die Kodierkonventionen (und daher auch die Dekodierkonventionen) gemäß dem bevorzugten Ausführungsbeispiel der Erfindung wurden bereits zuvor erläutert.
Die besondere Musterbreite, die von dem Dekoder 1603 zu handhaben ist, wird durch den DMS-Eingang auf der Leitung 1683 spezifiziert.
Der Dekoder 1603 trennt DATA-Symbole von COMMAND und bewirkt das Ansteuern des geeigneten Strobeausgangs. Der Pfad für Strobefreigabeimpulse ist in Fig. 16 als Leitung 1663 für DATA- und als Leitung 1644 für COMMAND- Informationen dargestellt. Zusammen mit "Lade"-Signalen von der Logik 1608 zu den UND-Gattern und zum Ausgangsspeicher 1604 (wie in Fig. 16 gezeigt), steuern die Ausgänge an Bytegrenzen.
Der Dekodierer 1603 erkennt ferner Verletzungen und setzt eine Verletzungsflagge durch Ausgeben eines Signals auf der Leitung 1649. Verletzungen sind als jegliches Muster definiert, das nicht explizit von einem Sender gesendet werden kann, oder jedes Muster, das von dem Dekodierer 1603 nicht identifiziert werden kann.
Schließlich zeigt Fig. 16 den Ausgangsspeicher 1604, der von der Strobeleitung 1827 getaktet wird, um die neuesten Daten auf der Leitung wiederzugeben. Jedes DATA- Muster wird zu den DATA-Ausgängen gespeichert und beeinflußt den Zustand der COMMAND-Ausgänge nicht. Ähnlich wird jedes COMMAND-Muster zu den COMMAND-Ausgängen gespeichert, ohne den Zustand der DATA-Ausgänge zu beeinflussen.
Jede Datenübertragung, entweder DATA oder COMMAND, ist synchron zu einem geeigneten Ausgangsstrobe. Wie zuvor bereits erwähnt, sind jedoch CSTROBES vorhanden, wenn auf der Serielleitung keine aktiven Daten vorhanden sind, da SYNC ein gültiger COMMAND-Code ist.
Nachdem der Weg der von einem gemäß der Lehre der Erfindung gebauten Empfänger eingefangenen Daten nunmehr vollständig nachvollzogen wurde, folgt eine Rekapitulation der Funktionen des Empfängers in Zusammenhang mit den Fig. 19 und 20.
Fig. 19 ist ein Empfängerzeitsteuerungsdiagramm für einen im LOCAL-Modus arbeitenden Empfänger. Die Serielleitung legt 10 Bit breite Datenmuster an, wodurch 8 Bit breite Ausgänge impliziert sind.
Das Diagramm zeigt, wie die Bytesynchronisierungslogik im allgemeinen funktioniert, und zeigt insbesondere eine Situation, in der ein DATA-Byte, ein COMMAND-Byte und 2 weitere DATA-Bytes über das Seriellübertragungsmedium im Anschluß an ein SYNC eingehen und wie CNB und IGM im LOCAL-Modus arbeiten.
Die INT CLK (Zeile 1) genannte obere Zeile des Diagramms, repräsentiert interne Empfänger-Bittaktimpulse. Da dies ein 8-Bitmodus ist, ist ein "Byteintervall" 10 Bits lang. Die Byteintervalle 1-6 sind über der Zeile 1 dargestellt.
Die Zeile 2 repräsentiert NRZI-Daten von der Übertragungsleitung. Die Zeile 3 repräsentiert NRZ-Daten, die zum Schieberegister gelangen.
In Zeile 4, die Takt aus = CNB genannt ist, ist der Intervall zwischen dem Abfallen des Taktausgangs mit 10 Intervalltaktperioden (oder 1 Byteintervall) angegeben. Da dies der LOCAL-Modus ist, ist CNB mit CLOCK verbunden, wodurch der Empfänger die Erlaubnis erhält, in jedem Intervall ein Byte einzufangen.
Das Diagramm zeigt, wie der Empfänger nach 1/2 Byteintervall weiß, ob sich in dem Schieberegister ein SYNC oder Daten befinden. IGM (in Zeile 5 dargestellt) folgt CNB, es sei denn, ein SYNC wird erkannt, was bewirkt, daß IGM im Low-Zustand bleibt.
Zeile 6 der Fig. 19 zeigt DATA N-1 in dem Dekodiererspeicher während des ersten Byteintervalls. Zur gleichen Zeit befindet sich DATA N im Schieberegister und DATA N- 2 am DATA-Ausgang (Zeile 7). Es sei darauf hingewiesen, daß der DSTROBE-Ausgang (Zeile 8) nur über 1/2 Byte im High-Zustand ist und in der Mitte des Byteintervalls 1 abfällt. Sowohl DSTROBE als auch CSTROBE sind für höchstens 1/2 Byteintervall im High-Zustand. In Fig. 19 ist während des Byteintervalls 1 keine Veränderung am Befehlsausgang oder am CSTROBE-Ausgang (Zeilen 8 und 10) dargestellt.
Während des Byteintervalls 2 ist zu erkennen, daß das im Schieberegister erkannte SYNC IGM im Low-Zustand hält, daß DATA N den Dekodiererspeicher erreicht und daß DATA N-1 über den DSTROBE in der ersten Hälfte des Intervalls ausgegeben wird. Erneut tritt keine Veränderung bezüglich des Befehlsausgangs oder CSTROBE auf.
Beim nächsten Byteintervall befindet sich DATA 1 im Schieberegister, SYNC ist in den Dekodiererspeicher übertragen und IGM bleibt bis zur Mitte des Bytes 3 im Low-Zustand, an welcher Stelle es DATA 1 im Schieberegister erkennt und in den High-Zustand übergeht. Fig. 19 zeigt erneut ein DSTROBE, das die Ausgabe von DATA N bewirkt, wobei erneut keine Veränderung des Befehlsausgangs oder CSTROBE auftritt.
Während des vierten Byteintervalls ist zu erkennen, daß SYNC als ein Befehl (CMD 0) dekodiert und beim Ansteuern von CSTROBE am Befehlsausgang ausgegeben wurde. DSTROBE wird nicht gepulst und DATA N bleibt an den Datenausgängen.
Im fünften Byteintervall wird DSTROBE freigegeben und DATA 1 wird ausgegeben, CMD befindet sich im Kodiererspeicher, DATA 3 befindet sich im Schieberegister und es tritt keine Veränderung am Befehlsausgang auf, d. h., der einem SYNC entsprechende Befehl liegt immer noch an diesem Ausgang vor.
Schließlich befindet sich DATA 4 im letzten dargestellten Byteintervall im Schieberegister, DATA 3 ist in den Dekodiererspeicher gelangt, DATA 1 bleibt an den DATA- Ausgängen, CSTROBE ist freigegeben und CMD 1 liegt an den Befehlsausgängen an.
In Fig. 20 ist das Zeitsteuerungsdiagramm für eine in Kaskade geschaltete Empfängeranordnung mit 3 Elementen dargestellt. Die Zeile 1 der Fig. 20 zeigt den Bytetakt. Zeile 2 zeigt die an den SERIN-Pins aller drei Empfänger parallel vorhandenen Daten. Die Zeilen 3, 4 und 5 zeigen: den IGM -Ausgang des am weitesten stromaufwärts gelegenen Empfängers im CASCADE-Modus (als RX1 dargestellt, wobei CNB mit VCC verbunden ist), den IGM-Ausgang des mit RX1 verbundenen zweiten Empfängers (als RX2 dargestellt) und den IGM-Ausgang des am weitesten stromabwärts gelegenen Empfängers RX3 (RX1, RX2 und RX3 sind am oberen Ende der Fig. 20 dargestellt).
Es sei hier ein Rückbezug auf Fig. 15 gemacht, welche die Art und Weise der Verbindung dieser drei Empfänger mit dem Hostsystem darstellt. Es sei darauf hingewiesen, daß in Fig. 20 der CNB-Eingang von RX2 mit dem IGM-Ausgang des RX1 verbunden ist, und daß der CNB-Eingang von RX3 mit dem IGM-Ausgang des RX2 verbunden ist. Es sei ferner darauf hingewiesen, daß alle drei dargestellten DMS-Pins mit Masse verbunden sind, was den 8-Bit-Modus anzeigt.
Fig. 20 zeigt ferner, daß am Ende des Byteintervalls 1 (das erste Mal, daß das Fallen von CLOCK dargestellt ist) DATA N vom Schieberegister des RX3 in den Dekodiererspeicher übertragen wird, und daß DATA N-2, DATA N-1 und DATA N sich sämtlich in ihren jeweiligen Dekodiererspeichern befinden, bis die nächste Bytegrenze auftritt (zwischen Intervall 2 und 3). Dies ergibt sich aus den Zeilen 1, 2, 6, 7 und 8 der Fig. 20.
An DATAOUT von RX1, RX2 und RX3 sind keine Ausgänge dargestellt (Zeilen 9-11). Ferner sind keine Veränderungen im CMDOUT von RX1, RX2 oder RX3 zu erkennen (Zeilen 12-14). Die DSTROBE- und CSTROBE-Ausgänge sind während der Byteintervalle 1 und 2 sämtlich im Low-Zustand (Zeilen 15-20).
Während des Byteintervalls 2 fallen sämtliche IGM-Signale aufgrund des erkannten SYNC im Schieberegister.
Zu Beginn des Byteintervalls 3 werden DATA N-2, DATA N-1 und DATA N ausgegeben, wie durch die DSTROBE-Impulse freigegeben. Die Dekodiererspeicher sind sämtlich geleert.
In der Mitte des Byteintervalls 3 erkennt RX1 DATA 1 im Schieberegister und IGM geht in den High-Zustand über. RX2 ist nunmehr autorisiert, das nächste Byte, nämlich DATA 2, einzufangen. An der Grenze zwischen den Byteintervallen 3 und 4 wird DATA 1 in den Dekodiererspeicher von RX1 geladen. Die Dekodiererspeicher von RX2 und RX3 sind in Fig. 20 als zu diesem Zeitpunkt leer dargestellt.
DATA 2 wird an der Grenze zwischen den Bytes 4 und 5 von dem Schieberegister in den Dekodiererspeicher von RX2 übertragen, und aufähnliche Weise wird DATA3 an der Grenze zwischen den Bytes 5 und 6 in den Dekodiererspeicher von RX3 übertragen.
In der Darstellung hat IGM2 zur Mitte des Bytes 4 den High-Zustand eingenommen, wodurch es RX3 möglich ist, während des Bytes 5 DATA 3 einzufangen.
IGM3 geht zur Mitte des Bytes 5 in den High-Zustand über, wenn DATA 3 von RX3 erkannt wird.
Das im Byteintervall 6 dargestellte SYNC bewirkt, daß alle IGM erneut in den Low-Zustand übergehen, und erlaubt das Ausgeben von DATA 1, DATA 2 und DATA 3 während des Byteintervalls 7. Die DSTROBE-Leitungen sind über die erste Hälfte des Byteintervalls 7 ebenfalls im High- Zustand.
Fig. 20 zeigt, daß die IGM-Sequenz beim Abnehmen von DATA 4, CMD 1 und DATA 5 von der Serielleitung und beim Stroben zu ihren jeweiligen Ausgängen wiederholt wird. Es sei darauf hingewiesen, daß der CSTROBE von RX2 zum Ausgeben von CMD 1 in den High-Zustand übergeht.
Schließlich zeigt Fig. 20, daß DATA 6, DATA 7 und DATA 8 in den Dekodiererspeicher für die nächste Verarbeitung und Ausgabe übertragen wurden.
Der in Zusammenhang mit dem Empfänger und dem System allgemein dargestellte CASCADE-Betriebsmodus verdient eine spezielle Betrachtung. Wie offenbart, ermöglicht der CASCADE-Modus den Empfängern die Übertragung von Daten mit der Bytegeschwindigkeit. Ohne das zuvor erläuterte "Erlaubnis zum Einfangen von Daten"-Schema müßte der Empfänger Daten mit der Bitgeschwindigkeit übertragen, die natürlich sehr viel höher ist. Ferner müßte ein Empfänger "wissen", wo er sich in einer kaskadierten Kette befindet. Erfindungsgemäß ist nur wichtig, ob eine Erlaubnis zum Einfangen von Daten durch den High-Zustand von CNB signalisiert wurde oder nicht. Dies minimiert die Einschränkungen des Designs, denen der Benutzer unterworfen ist.
Das zuvor Gesagte vervollständigt die Offenbarung des neuartigen Systems und seiner Komponenten. Es wurde gezeigt, daß der Sender und der Empfänger Betriebsmodi und mögliche Konfigurationen aufweisen, die für eine große Vielzahl unterschiedlicher Datenmuster geeignet sind.
Es sei darauf hingewiesen, daß, obwohl kaskadierte Systeme üblicherweise als die gleiche Zahl von Sendern und Empfängern aufweisend angesehen werden (so daß jedes parallele Eingangsbit zu einer passenden parallelen Ausgangsleitung gesendet wird), ist eine genaue Gleichheit nicht wirklich erforderlich. Mit ungleichgewichtigen Systemen sind einige interessante Ergebnisse erzielbar. Zum Beispiel konvertieren mehrere kaskadierte Sender, die mit einem einzelnen, im LOCAL-Modus arbeitenden Empfänger verbunden sind, breite Paralleldaten in Paralleldaten mit Bytebreite. Somit können 32-Bit-Daten in 8-Bit-Daten konvertiert werden, etc. In ähnlicher Weise konvertiert ein einzelner im LOCAL-Modus arbeitender Sender, der mit mehreren im CASCADE-Modus arbeitenden Empfängern verbunden ist, Paralleldaten mit Bytebreite in breitformatige Paralleldaten. In diesem Fall könnte die Anordnung zum Beispiel 8-Bit-Daten verwenden und diese in 64-Bit-Daten konvertieren, etc.
Bei kaskadierten Systemen ist es üblicherweise erforderlich, daß die Datenpaketlänge der Zahl der Muster in der Kette, plus eins, entspricht. Dieses zusätzliche Muster ist das SYNC, das die Kette neu startet. Zum Beispiel könnte das zuvor dargestellte Kaskadensystem eine Kette von vier Bytes alle fünf Bytezeiten übertragen.
Wenn es erforderlich ist, dieses zusätzliche Muster zu entfernen, um eine höhere Datengeschwindigkeit zu erzielen, ist es möglich, einen externen Inverter in dem Empfänger zu verwenden, um ein selbständiges Neustarten der Kette zu bewirken. Gemäß dem Beispiel könnte durch das Entfernen des zusätzlichen Musters eine Kette von vier Bytes alle vier Bytezeiten nach ihrem Beginn übertragen werden.
Der typische erste Empfänger im CASCADE-Modus weist einen mit VCC verbundenen CNB-Eingang auf. Wenn jedoch ein externer Inverter (mit einem Eingang vom "letzten" IGM-Ausgang) mit diesem CNB-Eingang verbunden wird, wiederholt sich die Kette automatisch. Dies ist in Fig. 21 dargestellt, die eine kaskadierte Empfängerbank zeigt, die für das Merkmal der automatischen Wiederholung ausgebildet ist.
Es sei in Zusammenhang mit Fig. 21 darauf hingewiesen, daß der ACK-Ausgang zwischen der kaskadierten Senderbank und dem Sender-Hostsystem zwei Sender von dem im LOCAL- Modus arbeitenden Sender entfernt ist, während er in Fig. 5 nur einen Sender entfernt ist. Die Verwendung des in Fig. 21 dargestellten Senders, statt des in der Fig. 5 gezeigten, zum Eintreten in das Strobe-/Bestätigungsprotokoll mit dem Host bewirkt das Eliminieren des SYNC- Blocks zwischen Datenketten, wenn das Merkmal der automatischen Wiederholung verwendet wird.
Die maximale Länge einer Kette ohne SYNC wird durch die Bitfehlerrate (BER), die das offenbarte System bieten kann, und durch die Fähigkeit des Zielsystems, diese Fehler zu tolerieren. Je länger das offenbarte System ohne SYNC arbeiten muß, desto größer ist die Wahrscheinlichkeit, daß SYNC verloren wird, daß Datenmuster bezüglich der Symbolgrenze verschoben werden und Ausgänge verstümmelt werden.
Dies bedeutet, daß das Hostsystem anhalten und dem Sender ermöglichen soll, SYNC nach einem langen Daten-Burst einzufügen. Dies kann erreicht werden, indem vor dem Stroben eine Bytezeit gewartet wird, wodurch ein SYNC in den Datenstrom eingefügt wird.
Mehrfach-Byte-Übertragungen können im automatischen Wiederholungsmodus leicht durchgeführt werden. Zum Beispiel erfordert der Übergang von einem schmalen Muster zu einem breiten Muster (z. B., von 16 zu 64 Bits, etc.) lediglich, daß die Sender-Hostlogik die Erzeugung eines SYNC/Blocksymbols nicht erlaubt, bis das breitere Muster beendet ist.
Fig. 22 zeigt ein Zeitsteuerungsdiagramm, das für die Darstellung mehrerer wichtiger Aspekte des Merkmals der automatischen Wiederholung nützlich ist. Bei diesem Beispiel wird ein Modell mit zwei Empfängern verwendet.
Zeile 1 der Fig. 22 zeigt den internen Takt. Zeile 2 zeigt den seriellen NRZI-Dateneingang in den Empfänger. Zeile 3 zeigt den entsprechenden NRZ-Dateneingang in das Schieberegister.
Zeile 4 repräsentiert den Takt mit den Byteintervallgrenzen an der Abstiegsflanke des Takts.
Während der ersten Hälfte des ersten vollen dargestellten Byteintervalls wird angenommen, daß RX1 seine Daten hat (DATA N-1, nicht dargestellt), da IGM für RX1 im High-Zustand ist (Zeile 5 in Fig. 22). Da IGM für RX1 im High-Zustand ist, ist CNB für RX2 im High-Zustand, und daher hat RX2 die Erlaubnis, das als DATA N dargestellte nächste Datenbyte einzufangen.
In der zweiten Hälfte des ersten vollen in der Fig. 22 dargestellten Byteintervalls nimmt IGM für RX2 den High- Zustand ein (Zeile 6 der Fig. 22). Dies bewirkt, daß der CNB-Eingang für RX1, der im automatischen Wiederholungsmodus las die Umkehr von IGM für RX2 definiert ist, den Low-Zustand einnimmt. Dies bewirkt wiederum; (1) IGM für RX1 fällt (siehe Zeile 5); (2) CNB für RX2 fällt (es gleicht IGM für RX1) und (3) IGM für RX2 fällt selbst, nachdem es nur für die dargestellte kurze Periode im High-Zustand war.
Demzufolge sind am Beginn des Byteintervalls 2 beide IGM im Low-Zustand, wobei RX1 zum Einfangen von Daten autorisiert ist (sein CNB-Eingang ist im High-Zustand).
DATA N wird an der Grenze zwischen Byte 1 und Byte 2 (Abstiegsflanke des Takts) vom Schieberegister des RX2 zum Dekodiererspeicher des RX2 übertragen. An der Grenze zwischen Byte 2 und Byte 3 werden DATA N in RX2 und DATA N-1, das bereits für die Ausgabe durch RX1 vorbereitet ist, wie aus den Zeilen 7-14 der Fig. 22 ersichtlich, ausgegeben.
Es sei darauf hingewiesen, daß während der Byteintervalle 2 und 3 die IGM von RX1 und RX2 im Low-Zustand verbleiben, da sich SYNCs in den Schieberegistern befinden, und zwei "COMMAND 0"-Ausgänge, die jeweils ein erkanntes SYNC wiedergeben, werden während der Byteintervalle 4 und 5 (siehe Zeile 8) durch CSTROBE nur aus RX1 ausgegeben (dem einzigen Empfänger, der ein Byte einfangen darf).
Der Vorgang des Abnehmens von Daten von der Übertragungsleitung beginnt während des Byteintervalls 4 erneut, in dem das IGM des RX1 in den High-Zustand übergeht, wodurch angezeigt ist, daß RX1 DATA 1 eingefangen hat, und während des Byteintervalls 5, wenn IGM erneut kurzfristig in den High-Zustand übergeht, um anzuzeigen, daß RX2 CMD2 eingefangen hat. Diese Datenelemente (DATA 1 und CMD 2) sind als während des Byteintervalls 7 ausgegeben au der äußersten rechten Seite der Fig. 22 dargestellt.
Bei eingeschalteter automatischer Wiederholung wird DATA 3 direkt im Anschluß an CMD 2 von dem Übertragungsmedium abgenommen, ohne daß ein dazwischenliegendes SYNC vorhanden ist. Dies ist aus der Zeile 5 der Fig. 22 zu ersehen, die zeigt, daß IGM 1 des RX1 erneut in den High-Zustand übergeht. Zur Mitte des Bytes 6 hat RX1 bereits DATA 3 eingefangen.
Es wurde ein neuartiges System beschrieben, das nach dem bevorzugten Ausführungsbeispiel, eine integrierte Halbleiterschaltung aufweist, die als Einrichtung zum seriellen Empfangen und Senden asynchroner nicht homogener Paralleldatenmuster mit variabler Breite in einem zur Verwendung mit einer synchronen Hochgeschwindigkeits- Serielleitung geeigneten Format betreibbar ist.
Es wurde dargestellt, wie der Senderchip, intern und automatisch, zwischen den nicht homogenen Datentypen schaltete, wobei die Notwendigkeit externer Multiplexervorrichtungen und Programmiereinrichtungen eliminiert ist.
Es wurde ferner aufgezeigt, daß das System eine als Empfänger betreibbare integrierte Halbleiterschaltung aufweist, wobei der Empfänger Serielldaten von der Leitung empfängt und in der Lage ist, den von dem Sender durchgeführten Prozeß umzukehren, d. h., der Empfänger ist in der Lage, intern und automatisch zu demultiplexen und sodann die nicht homogenen Paralleldaten mit variabler Breite so aus zugeben, wie sie ursprünglich in das System eingegeben wurden. Es wurde ferner aufgezeigt, daß der Empfänger Ausgangsdaten nach dem Typ identifiziert.
Die offenbarten Schaltungen sind modular und in Kaskade schaltbar, so daß eine große Zahl paralleler Datenmuster behandelt, übertragen und empfangen werden kann, wobei ein einziges Seriellinterface geteilt wird. Es sind keine Bussteuerungsarbitratoren, Software oder schaltbare Leitungstreiber erforderlich. Darüber hinaus synchronisiert sich das offenbarte System selbst zwischen Ketten von Benutzerdaten, ohne eine Intervention des Hostsystems. Es wurde aufgezeigt, daß das offenbarte System für den Benutzer transparent ist.
Zusammengefaßt kann gesagt werden, daß das offenbarte System die genannten Aufgaben erfüllt.
Der Fachmann wird in der Lage sein, die vielen möglichen Anwendungen der Erfindung zu würdigen. Einige Beispiele:
(1) (synchrone oder asynchrone) Hochgeschwindigkeitssteuerbusse, die für Plattenantriebssteuerbusse typisch sind, bei denen die Datenraten üblicherweise über 10 mBits/sec liegen, und das Steuerungsinterface 1 mBit/sec übersteigt;
(2) Paralleldatenübertragung über erweiterte Entfernungen, typisch für Ferndrucker und Terminals, bei denen Daten in Paketen mit einer Geschwindigkeit von mehr als 10-20 mBaud bewegt werden;
(3) Industrieausrüstungssteuerungen und Datenübertragungssysteme, bei denen elektrische und magnetische Störungen Übertragungen mit üblichen metallischen Verbindungen erschweren (das offenbarte System erleichtert das Vorsehen eines faseroptischen Hochgeschwindigkeits- Interface);
(4) Robotersteuerungssignalgebung und -rückführung. Jegliches Hochgeschwindigkeits-Rückkopplungssteuersystem, bei dem viele Zustände mit einer hohen Rate und durch ein Minimum an Signalleitungen übertragen werden müssen (typisch für einen Roboterarm);
(5) Erstellen von Blöcken für Nicht-Standard-Netzwerke, äquivalent mit FDDI, typisch für die neuartigen Seriellbusse in Desktop-PCs;
(6) Hochgeschwindigkeitssteuerbusse, bei denen die Verbindungshardware kritisch oder teuer ist. Dies ist typisch für militärische Steuersysteme oder Flugsteuersysteme;
(7) Datenerfassung mit geringer oder mittlerer Geschwindigkeit (weniger als 100 ns pro Parallelabtastausgang); und
(8) jedes System, bei dem Paralleldaten oder Steuersignale zwischen Gehäusen oder Karten unter Verwendung von Bandkabeln oder einer PC-Rückwandplatine transportiert werden. Diese Übertragungskanäle sind üblicherweise nicht gut genug strukturiert, um durch die Standard-LAN-Konventionen unterstützt zu werden. Daten werden oftmals zwischen nicht intelligenten Teilen eines Systems erzeugt und transportiert und können das von FDDi-Systemen geforderte Protokoll nicht erfüllen.
Die vorhergehende Beschreibung eines bevorzugten Ausführungsbeispiels der Erfindung wurde zu Zwecken der Illustration und Beschreibung dargelegt. Sie soll nicht umfassend sein oder die Erfindung auf genau die offenbarte Form beschränken, und es sind selbstverständlich zahlreiche Veränderungen und Variationen im Lichte der vorhergehenden Lehre möglich. Das Ausführungsbeispiel wurde gewählt und beschrieben, um die Prinzipien der Erfindung und ihre praktische Anwendung auf die bestmögliche Art zu erläutern, so daß der Fachmann die Erfindung in zahlreichen Ausführungsformen und mit zahlreichen Veränderungen, wie sie der beabsichtigten Verwendung entsprechen, auf die bestmögliche Weise verwenden kann. Der Rahmen der Erfindung ist durch die zugehörigen Ansprüche definiert.

Claims

1. Sendevorrichtung (401, 402) zum Umwandeln asynchroner Paralleldatenmustereingangssignale mit nicht homogener variabler Breite in diese Eingangssignale wiedergebende Serielldatenmustersignale, die zur Übertragung über ein synchrones Hochgeschwindigkeits-Seriellübertragungsmedium geeignet sind, mit:

(a) einer ersten Speichereinrichtung (601) und Einrichtungen zum Takten eines der asynchronen Paralleleingänge in die erste Speichereinrichtung;

und dadurch gekennzeichnet, daß sie aufweist:

(b) eine zweite Speichereinrichtung (602) und Einrichtungen zum synchronen Übertragen von Daten von der ersten Speichereinrichtung in die zweite Speichereinrichtung, wodurch die erste Speichereinrichtung für die Aufnahme eines neuen Eingangs frei gemacht wird;

(c) eine Datenkodiereinrichtung (603) und auf in die zweite Speichereinrichtung (602) übertragene Daten reagierende Einrichtungen zum Identifizieren der Art des nicht homogenen Dateneingangs und zum automatischen internen Multiplexen der Daten zur Datenkodiereinrichtung, wobei die identifizierten Daten entsprechend einer vorgewählten Kodierkonvention kodiert werden; und

(d) eine mit der Kodiereinrichtung (603) gekoppelte Serielleinrichtung (606) zum synchronen Akzeptieren neu kodierter Paralleldaten von der Kodiereinrichtung (603) zum Einfügen in einen Seriell-Bit-Ausgangsstrom (SER- OUT+, SEROUT-), wobei die Serielleinrichtung Serielleingangseinrichtungen (608) zum Aufnehmen serieller Daten von einer externen Quelle aufweist.

2. Sendevorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenkodiereinrichtung (603) ferner zum automatischen Multiplexen der nicht homogenen Dateneingänge auf einer vorgewählten Prioritätsbasis betreibbar ist.

3. Sendevorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die vorgewählte Kodierkonvention das synchrone Übertragen von Serielldaten über ein faseroptisches Übertragungsmedium ermöglicht.

4. Sendevorrichtung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Datenkodiereinrichtung (603) derart betreibbar ist, daß sie auf ein die Datenbreite angebendes erstes ausgewähltes Steuersignal hin jeden der Eingänge in den Sender in Abhängigkeit von der angegebenen Datenbreite kodiert.

5. Sendevorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Seriell-Bit- Ausgangsstrom (SEROUT+, SEROUT-) aufweist: die neu kodierten Daten, Serielldateneingänge von einer externen Quelle zur Serielldateneingangseinrichtung (603), wann immer keine neu kodierten Signale vorliegen, und ein Synchronisierungsbitmuster, das von der Serielleingangseinrichtung erzeugt wird, wann immer keine neu kodierten Daten und keine gültigen Serielldaten vorliegen.

6. Sendevorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Serielleinrichtung ferner eine Einrichtung (609) zum Anschluß an das Medium aufweist, die in einem ersten Modus den Seriell- Bit-Ausgangsstrom zur direkten Übertragung über das Medium modifiziert und in einem zweiten Modus den kodierten Seriell-Bitstrom ausgibt.

7. Sendevorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Anschlußeinrichtung beim Betrieb im ersten Modus NRZI-Daten und beim Betrieb im zweiten Modus NRZ-Daten ausgibt.

8. Sendevorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Sendevorrichtung derart ausgebildet sein kann, daß sie in einem Lokalmodus arbeitet, in dem der Seriell-Bit-Ausgangsstrom vom Sender direkt über das Medium übertragen wird.

9. Sendevorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jede der Sendevorrichtungen eine erste Schaltungseinrichtung zum Ausgeben eines Handshake-Protokolls mit der Quelle der Eingänge aufweist.

10. Sendevorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jede der Sendevorrichtungen eine einzelne integrierte Halbleiterschaltungsvorrichtung ist.

11. Sendevorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Sendevorrichtung eine Takterzeugungseinrichtung (605) aufweist, die Taktimpulse ausgibt, wann immer eine gegebene Sendevorrichtung im Lokalmodus arbeitet.

12. Sendevorrichtung nach Anspruch 11, bei der die Takterzeugungseinrichtung (605) aufweist:

(a) eine Master-Frequenzquelle (851),

(b) einen mit der Master-Frequenzquelle gekoppelten Phasenregelkreis (853) und

(c) einen mit dem Phasenregelkreis verbundenen Master- Zähler (852) zum Liefern interner synchroner Steuersignale innerhalb einer gegebenen Sendevorrichtung.

13. Sendevorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Master-Frequenzquelle ein Kristall- Oszillator ist.

14. Sendevorrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Phasenregelkreis (853) einen Phasendetektor aufweist, der fehlende Impulse ignoriert.

15. Sendevorrichtung nach Anspruch 12, 13 oder 14, dadurch gekennzeichnet, daß der Phasenregelkreis eine Master/Slave-Oszillatoranordnung aufweist.

16. Gerät zum Umwandeln asynchroner Paralleldatenmustereingangssignale mit nicht homogener variabler Breite in diese Eingangssignale wiedergebende Serielldatenmustersignale, die zur Übertragung über ein synchrones Hochgeschwindigkeits-Seriellübertragungsmedium geeignet sind, gekennzeichnet durch mehrere Sendevorrichtungen nach einem der Ansprüche 1 bis 15, und dadurch gekennzeichnet, daß die Sendevorrichtungen zum Betrieb in einem Kaskadenmodus angeordnet sind, in dem der Seriell- Bit-Ausgangsstrom (SEROUT+, SEROUT-) von einer Sendevorrichtung in die Serielleingangseinrichtung (608) der nächsten Sendevorrichtung in der Kaskade eingegeben wird.

17. Gerät nach Anspruch 16, dadurch gekennzeichnet, daß jede der Sendevorrichtungen auf ein Modussteuersignal hin reagiert, um in einem Lokalmodus zu arbeiten, wann immer das Modussteuersignal einen ersten Zustand aufweist, und um in dem Kaskadenmodus zu arbeiten, wann immer das Modussteuersignal einen zweiten Zustand aufweist.

18. Gerät nach Anspruch 17, dadurch gekennzeichnet, daß jede der im Lokalmodus arbeitenden Sendevorrichtungen NRZI-kodierte Serielldaten ausgibt.

19. Gerät nach Anspruch 16, 17 oder 18, dadurch gekennzeichnet, daß jede der im Kaskadenmodus arbeitenden Sendevorrichtungen NRZ-kodierte Serielldaten aus gibt.

20. Gerät nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, daß die Master-Frequenzquelle für eine erste der Sendevorrichtungen einen Takteingang in eine zweite Sendevorrichtung liefert.

21. System mit einer Sendevorrichtung oder einem Gerät nach einem der vorhergehenden Ansprüche, in Kombination mit einer Empfängervorrichtung, dadurch gekennzeichnet, daß die Empfängervorrichtung aufweist:

(a) eine Empfängerspeichereinrichtung (1601) zum Erfassen von dem Medium kommender synchron übertragener kodierter Datenmuster;

(b) eine Datendekodiereinrichtung (1603) zum Dekodieren des von einem gegebenen erfaßten Datenmuster repräsentierten Eingangs und zum Erzeugen des diesem entsprechenden Paralleldatenmusterausgangs; und

(c) eine Parallelausgangseinrichtung (1604) zum Freigeben der Ausgabe der Paralleldatenmusterausgänge aus dem System.

22. System nach Anspruch 21, dadurch gekennzeichnet, daß die Empfängerspeichereinrichtung (1601) autorisiert und freigegeben ist, um ein übertragenes Datenmuster lediglich in Reaktion auf das Vorhandensein eines Erfassungsautorisierungssignal-CNB-Eingangs an die Empfängervorrichtung zu erfassen.

23. System nach Anspruch 21 oder 22, dadurch gekennzeichnet, daß die Empfängerspeichereinrichtung (1601) ferner zur Erzeugung eines das Erfassen von Daten anzeigenden Signals (IGM) betreibbar ist.

24. System nach Anspruch 21, 22 oder 23, dadurch gekennzeichnet, daß die Empfängerspeichereinrichtung (1601) ferner zur Erzeugung von Taktimpulsen zur internen Synchronisierung jedes Empfängers betreibbar ist.

25. System nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, daß die Empfängerspeichereinrichtung (1601) ferner zur Ausgabe von Tatktimpulsen betreibbar ist, die zum Synchronisieren des Betriebs von externen Vorrichtungen mit dem Betrieb eines gegebenen Empfängers geeignet sind.

26. System nach Anspruch 25, dadurch gekennzeichnet, daß die Ausgangstaktimpulse wahlweise als ein Erfassungsautorisierungssignal für die Empfängervorrichtung dienen können.

27. System nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, daß die Datendekodiereinrichtung (1603) ferner zum automatischen internen Demultiplexen der dekodierten Daten betreibbar ist.

28. System nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, daß die Datendekodiereinrichtung (1603) ferner zum Identifizieren des Typs des von einem gegebenen Datenmuster repräsentierten nicht homogenen Dateneingangs betreibbar ist.

29. System nach einem der Ansprüche 21 bis 28, dadurch gekennzeichnet, daß die Datendekodiereinrichtung (1603) ferner zum Identifizieren der Paralleldatenmusterausgänge anhand des Typs betreibbar ist.

30. System nach einem der Ansprüche 21 bis 29, dadurch gekennzeichnet, daß die Datendekodiereinrichtung (1603) ferner in Reaktion auf ein die Datenbreite angebendes zweites ausgewähltes Steuersignal zum Dekodieren jedes der erfaßten Muster in Abhängigkeit von den angegebenen Datenmustern betreibbar ist.

31. System nach einem der Ansprüche 21 bis 29, dadurch gekennzeichnet, daß die Empfängerspeichereinrichtung einen phasengekoppelten Datenrückgewinnungskreis (1606) zum Trennen der übertragenen kodierten Datenmuster in separate Takt- und Datenmusterströme.

32. System nach Anspruch 31, dadurch gekennzeichnet, daß der phasengekoppelte Rückgewinnungskreis (1606) einen fehlende Impulse ignorierenden Phasendetektor aufweist.

33. System nach Anspruch 31 oder 32, dadurch gekennzeichnet, daß der phasengekoppelte Rückgewinnungskreis (1606) eine Master/Slave-Oszillatoranordnung aufweist.

34. System nach Anspruch 31, 32 oder 33, dadurch gekennzeichnet, daß der Datenrückgewinnungs-Phasenregelkreis (1606) mit der Bit-Rate des separaten Taktstroms arbeitet.

35. System nach einem der Ansprüche 31 bis 34, dadurch gekennzeichnet, daß die Empfängerspeichereinrichtung (1601) ferner einen Taktgenerator (1607) zum Liefern eines Mittenfrequenzsignals an den phasengekoppelten Rückgewinnungskreis aufweist.

36. System nach Anspruch 35, bei dem der Taktgenerator (1607) ferner aufweist:

(a) eine Master-Frequenzquelle;

(b) einen mit der Master-Frequenzquelle gekoppelten Phasenregelkreis; und

(c) einen mit dem Phasenregelkreis verbundenen Master- Zähler zum Liefern des Mittenfrequenzsignals an den Rückgewinnungskreis.

37. System nach Anspruch 36, dadurch gekennzeichnet, daß die Master-Frequenzquelle ein Kristall-Oszillator ist.

38. System nach einem der Ansprüche 21 bis 37, gekennzeichnet durch mehrere solcher Empfängervorrichtungen, wobei das Signal (IGM), das das Erfassen von Daten durch eine erste der mehreren Vorrichtungen angibt, als das Erfassungsautorisierungssignal (CNB) für eine weitere der mehreren Vorrichtungen verwendet wird.

39. System nach Anspruch 38, dadurch gekennzeichnet, daß die mehreren Empfängervorrichtungen in einer Kaskadenkette angeordnet sind und jede die Ausgabe erfaßter Daten beim Erkennen eines von dem Medium übertragenen Synchronisierungsmusters synchron freigibt.

40. System nach Anspruch 39, dadurch gekennzeichnet, daß der invertierte Ausgang der am weitesten stromabwärts gelegenen Empfängervorrichtung in der Kaskadenkette als das Erfassungsautorisierungssignal (CNB) für die am weitesten stromaufwärts gelegene Empfängervorrichtung in der Kette dient.

41. System nach einem der Ansprüche 21 bis 40, dadurch gekennzeichnet, daß die Breite der Paralleldatenmusterausgänge in Abhängigkeit von der Zahl der Empfängervorrichtungen variabel ist.

42. System nach einem der Ansprüche 21 bis 41, dadurch gekennzeichnet, daß jede der Empfängereinrichtungen eine einzelne integrierte Schaltungsvorrichtung ist.

43. Verfahren zum Umwandeln asynchroner Paralleldatenmustereingangssignale mit nicht homogener variabler Breite in jeweils einen gegebenen Eingang wiedergebende Serielldatenmustersignale, die zur Übertragung über ein synchrones Seriellübertragungsmedium geeignet sind, als Teil eines Systems, das das Medium zur Übertragung von Daten zwischen einer die Eingangssignale erzeugenden Datenquelle und einem Datenempfänger verwendet, der den Eingangssignalen entsprechende Paralleldatenmusterausgangssignale empfängt, mit dem Schritt

(a) des Taktens eines der asynchronen Eingangssignale in eine erste Einrichtung zum Empfangen von Eingangssignalen;

und gekennzeichnet durch die weiteren Schritte:

(b) synchrones Übertragen von Daten von der ersten Einrichtung zum Empfangen von Eingangssignalen in eine zweite Einrichtung zum Empfangen von Eingangssignalen, wodurch die erste Einrichtung für den Empfang eines neuen Eingangs freigemacht wird;

(c) Identifizieren des Typs des nicht homogenen Dateneingangs der zweiten Einrichtung;

(d) Multiplexen der identifizierten Daten zu einem Datenkodierer;

(e) Kodieren der identifizierten Daten entsprechend einer vorgewählten Kodierkonvention;

(f) Feststellen, ob neu kodierte Daten vorliegen und, wenn solche vorliegen, Erzeugen eines Bitstroms bestehend aus den neu kodierten Daten;

(g) wann immer keine neu kodierten Daten vorliegen, Feststellen, ob andere gültige Serielldaten zur Übertragung vorliegen und, wenn solche vorliegen, Erzeugen eines Bitstroms bestehend aus den gültigen Daten;

(h) Erzeugen eines Bitstroms bestehend aus einem vorgewählten Synchronisierungsmuster, wann immer keine neu kodierten Daten und keine anderen gültigen Serielldaten vorliegen; und

(i) synchrones Übertragen des Bitstromes über das Medium.

44. Verfahren nach Anspruch 43, bei dem der Schritt des Multiplexens identifizierter Daten auf einer vorgewählten Prioritätsbasis durchgeführt wird.

45. Verfahren nach Anspruch 43, bei dem die vorgewählte Kodierkonvention die synchrone Übertragung von Serielldaten über ein faseroptisches Übertragungsmedium ermöglicht.

46. Verfahren nach Anspruch 43, bei dem der Schritt des Kodierens in Abhängigkeit von der Eingangsdatenbreite durchgeführt wird.

47. Verfahren nach Anspruch 43, ferner mit dem Schritt des Ausgebens des Seriell-Bitstroms als NRZI-Daten vor dem Übertragen über das Medium.

48. Verfahren zum Umwandeln von Serielldatenmustersignalen, die asynchrone Paralleldatenmustereingangssignale mit nicht homogener variabler Breite, die über ein synchrones Seriellübertragungsmedium übertragen werden, repräsentieren, in Paralleldatenmusterausgangssignale, die den Eingangssignalen entsprechen, als Teil eines Systems, das das Medium zur Übertragung von Daten zwischen einer die Eingangssignale erzeugenden Datenquelle und einem Datenempfänger verwendet, der den Eingangssignalen entsprechende Paralleldatenmusterausgangssignale empfängt, mit dem Schritt

(a) des Erfassens der Serielldatenmustersignale von dem Übertragungsmedium in Reaktion auf ein Erfassungsautorisierungssignal;

und gekennzeichnet durch die weiteren Schritte:

(b) Erzeugen eines Ausgangssignals, das das Erfassen von Daten angibt;

(c) Dekodieren des von einem gegebenen erfaßten Datenmuster repräsentierten Eingangs;

(d) Erzeugen des einem gegebenen Eingangssignal entsprechenden Paralleldatenmusterausgangs;

(e) Freigeben der Ausgabe der Paralleldatenmusterausgänge aus dem System; und

(f) Ausgeben der freigegebenen Paralleldatenmusterausgänge.

49. Verfahren nach Anspruch 48, bei dem der Schritt des Erzeugens des Paralleldatenmusters ferner den Schritt des Identifizierens des Typs des von einem erfaßten Datenmuster repräsentierten nicht homogenen Dateneingangs umfaßt.

50. Verfahren nach Anspruch 48, bei dem der Schritt des Dekodierens in Abhängigkeit von der Datenbreite der erfaßten Daten durchgeführt wird.

51. Verfahren nach Anspruch 48, ferner mit dem Schritt des Demultiplexens der dekodierten Daten.

52. Verfahren nach Anspruch 48, bei dem der Schritt des Erfassens ferner den Schritt des Trennens der übertragenen Datenmuster in separate Takt- und Datenmusterströme umfaßt.

53. Verfahren nach Anspruch 52, bei dem der Schritt des Trennens von Takt- und Datenmustern fehlende Impulse ignoriert.

54. Verfahren nach Anspruch 49, bei dem der Schritt des Erfassens der Datenmustersignale ferner die folgenden Schritte umfaßt:

(a) Feststellen, ob das Erfassungsautorisierungssignal vorliegt;

(b) Überwachen des Übertragungsmediums, wenn das Erfassungsautorisierungssignal vorliegt, um festzustellen, ob ein Synchronisierungsmuster empfangen wird;

(c) wenn kein Synchronisierungsmuster empfangen wird, Feststellen, ob ein Datenmuster erfaßt, aber nicht zur Ausgabe freigegeben wurde; und

(d) Erfassen des Datenmusters und Erzeugen eines Signals, das das Erfassen von Daten angibt, es sei denn, es wird festgestellt, daß ein Datenmuster erfaßt, jedoch nicht zur Ausgabe freigegeben wurde.

55. Verfahren nach Anspruch 54, bei dem der Schritt des Freigebens der Ausgabe ferner die folgenden Schritte umfaßt:

(a) Erzeugen von Taktimpulsen, deren Frequenz den Byte- Grenzen dieser Datenmustereingangssignale entspricht;

(b) Überwachen der Taktimpulse zum Ermitteln von Byte- Grenzen;

(c) Feststellen, wann immer eine Byte-Grenze ermittelt und ein Synchronisierungsmuster empfangen wird, ob ein Datenmuster erfaßt, jedoch nicht zur Ausgabe freigegeben wurde, und ob ein Datenmuster erfaßt und nicht zur Ausgabe freigegeben wurde;

(d) Sperren des die Datenerfassung angebenden Signals;

(e) Freigeben der Ausgabe der erfaßten Daten; und

(f) Erzeugen eines Signals, das angibt, daß kein erfaßtes Signal zur Ausgabefreigabe ansteht.

56. Verfahren nach Anspruch 55, bei dem der Schritt des Freigebens gesperrt wird, wenn an einer ermittelten Byte-Grenze ein Synchronisierungsmuster empfangen wird und kein erfaßtes Datenmuster zur Ausgabefreigabe ansteht.

57. Verfahren zum Umwandeln asynchroner Paralleldatenmustereingangssignale mit nicht homogener variabler Breite in jeweils einen gegebenen Eingang wiedergebende Serielldatenmustersignale, die zur Übertragung über ein synchrones Seriellübertragungsmedium geeignet sind, mit dem Schritt

und gekennzeichnet durch die weiteren Schritte:

(d) Multiplexen der identifizierten Daten zu einem Datenkodierer;

(f) Erzeugen eines Seriell-Ausgangs-Bitstroms, der die neu kodierten Daten umfaßt; und

(g) Ausgeben des Seriell-Bitstroms entweder als NRZI- Daten oder als NRZ-Daten.

58. Verfahren nach Anspruch 57, ferner mit den folgenden

Schritten:

(a) Feststellen, ob ein Strobe-Signal von einer Datenquelle gesendet wird;

(b) Feststellen, wann immer das Strobe-Signal vorliegt, ob die erste Einrichtung zum Empfangen von Eingangssignalen zum Empfang von Daten verfügbar ist;

(c) Erzeugen eines Freigabesignals, um es der ersten Einrichtung zu ermöglichen, ein Datenmustereingangssignal zu empfangen, wann immer die erste Einrichtung als verfügbar festgestellt wurde; und

(d) Erzeugen eines Voll-Flaggensignals, das angibt, daß die erste Einrichtung zum Empfangen von Eingangsdaten nicht für den Empfang neuer Daten verfügbar ist, und zwar nach dem Erzeugen des Freigabesignals.

59. Verfahren nach Anspruch 58, ferner mit den folgenden Schritten:

(a) Erzeugen von Taktimpulsen, deren Frequenz Byte-Grenzen für die Datenmustereingangssignale entspricht;

(b) Überwachen der Taktimpulse zum Ermitteln von Byte- Grenzen;

(c) Löschen des Voll-Flaggensignals, das angibt, daß die erste Einrichtung zum Empfangen von Eingangssignalen zum Empfang von Daten verfügbar ist, und zwar zu Beginn jeder Byte-Grenze.

60. Verfahren nach Anspruch 59, ferner mit den folgenden Schritten:

(a) Überwachen eines Betriebsmoduseingangssignals;

(b) Ausgeben und Aufrechterhalten eines Signals, das den Empfang von Daten von der Datenquelle bestätigt, wann immer das Freigabesignal erzeugt wird, das Strobe-Signal vorhanden ist und ein erster Betriebsmodus durch das Moduseingangssignal spezifiziert ist; und

(c) Ausgeben und Aufrechterhalten eines Signals, das den Empfang von Daten von der Datenquelle bestätigt, wann immer das Freigabesignal erzeugt wird, das Strobe-Signal vorhanden ist, ein Synchronisierungsmuster in dem Bitstrom ermittelt wird und ein zweiter Betriebsmodus durch das Moduseingangssignal spezifiziert ist.

61. Verfahren nach Anspruch 60, ferner mit dem Schritt des Wegfalls des Bestätigungssignal in Reaktion auf das Nichtvorhandensein des Strobe-Signals.