DE3689971T2

DE3689971T2 - Herstellung einer halbleiteranordnung.

Info

Publication number: DE3689971T2
Application number: DE3689971T
Authority: DE
Inventors: Toshiki Osaka Works Of S Ebata
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1986-03-05
Filing date: 1986-03-05
Publication date: 1994-12-08
Anticipated expiration: 2006-03-06
Also published as: EP0259490B1; US4757033A; WO1987005441A1; KR940000750B1; EP0259490A1; KR880701968A; EP0259490A4; DE3689971D1

Description

TECHNISCHES GEBIET

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauteils und insbesondere ein Verfahren zur Herstellung eines für eine Mehrschichtverdrahtung geeigneten Halbleiterbauteils von flacher Gestalt, bei welchem durch Verwendung eines Abhebeverfahrens bei einer integrierten Schaltung eine Elektrode und eine Erstlagenverdrahtung mit hoher Ausbeute ausgebildet werden.

STAND DER TECHNIK

In dem Fall, wo ein Feldeffekttransistor (FET) oder eine integrierte Schaltung auf einem aus Verbindungshalbleiter hergestellten Substrat erzeugt wird, wird im allgemeinen ein Abhebeverfahren eingesetzt, um verschiedene Elektroden oder eine Erstlagenverdrahtung auf einer Oberfläche des Substrats auszubilden. Dies ist so, weil bei Anwendung eines Naßätzverfahrens, das im allgemeinen bei der Herstellung einer aus Si gemachten hochintegrierten Schaltung (LSI) benutzt wird, d. h. eines Verfahrens, bei welchem Metall der Elektroden oder Metall der Erstlagenverdrahtung unter Verwendung von saurem oder basischem Mittel geätzt wird, bei der Herstellung des aus Verbindungshalbleiter hergestellten Substrats ein derartiges Problem auftritt, daß eine chemische Reaktion zwischen dem Mittel und dem Substrat stattfindet. Im Hinblick auf die Tatsache, daß eine Mikrobearbeitung ähnlich derjenigen zur Herstellung einer aus Si gemachten größtintegrierten Schaltung (VLSI) zur Herstellung des aus Verbindungshalbleiter hergestellten Substrats erforderlich ist, ist das Naßätzverfahren ungeeignet zur Herstellung des aus Verbindungshalbleiter hergestellten Substrats. Um das aus Verbindungshalbleiter hergestellte Substrat zu mikrominiaturisieren wird ein sogenanntes Plasmaätzverfahren vorgeschlagen, das an Stelle des Mittels in einem Gasplasma erzeugte Ionen verwendet oder ein Reaktivionenätzverfahren. Jedoch weisen diese beiden bekannten Verfahren dasselbe Problem wie das Naßätzverfahren auf, weil das aus Verbindungshalbleiter hergestellte Substrat eine geringe Selektivität für zu ätzende Materialien aufweist. Außerdem sind die beiden bekannten Verfahren insofern unvermeidlich nachteilig, als das aus Verbindungshalbleiter hergestellte Substrat durch auftreffende Plasmabestrahlung oder Ionenbeschuß beschädigt werden kann.

OFFENBARUNG DER ERFINDUNG

Um elektrische Widerstände von Elektroden und Drähten bei der Mikrominiaturisierung einer integrierten Schaltung zu verringern, muß die Dicke der Elektroden und der Drähte vergrößert werden. Falls das Abhebeverfahren zur Bildung der Elektroden und der Drähte eingesetzt wird, werden dann zum Beispiel Grate 30 auf einer Gate-Elektrode 2 erzeugt, wie in den Fig. 3(A) und 3(B) dargestellt. Falls eine Mehrschichtverdrahtung ohne ein Entfernen solcher Grate durchgeführt wird, werden derartige Nachteile verursacht, daß wegen eines Reißens eines Schichtisolierfilms an den Graten oder eines Auftretens einer Konzentration des elektrischen Feldes zwischen oberen und unteren Drähten ein Kurzschlußphänomen auftritt, was ein Absinken der Ausbeute der integrierten Schaltungen zur Folge hat. Unterdessen bezeichnet die Bezugsziffer 21 in Fig. 3(A) einen Photoresist.
Um die oben beschriebenen Grate zu entfernen, wird ein Mehrschichtresistverfahren erprobt, das in den Fig. 4(A) bis 4(D) dargestellt ist, welche das Herstellungsverfahren schematisch veranschaulichen. Das Mehrschichtresistverfahren zielt darauf ab, eine Erzeugung der Grate durch Vergrößerung der Dicke des zur Verwendung beim Abheben vorgesehenen Resist zu verhindern, und gleichzeitig einen Querschnitt des Resist in einer umgekehrt trapezförmigen Gestalt auszubilden. Da jedoch beim Mehrschichtresistverfahren der unterste Resist von einem Mikrominiaturisierungsstandpunkt aus im allgemeinen einem Reaktivionenätzen unterzogen wird, kann eine Beschädigung der Oberfläche des Halbleiters erfolgen. Zusätzlich weist das Mehrschichtresistverfahren einen derartigen Nachteil auf, daß seine Verfahren vielzählig und kompliziert sind, was somit nicht nur eine schlechte Steuerbarkeit und Reproduzierbarkeit sondern auch eine niedrige Ausbeute und Produktivität zur Folge hat. Unterdessen bezeichnen in Fig. 4 die Bezugsziffern 21 und 23 Photoresists, die Bezugsziffer 22 bezeichnet eine Zwischenschicht, und die Bezugsziffer 2 bezeichnet die Gate-Elektrode.
Um die oben beschriebenen Probleme zu lösen, gibt es zum Beispiel ein Isolierfilm(Abstandshalter)-Abhebeverfahren, das in den Fig. 5(A) bis 5(D) dargestellt ist, welche die Herstellungsverfahren schematisch veranschaulichen. Bei dem Abstandshalter-Abhebeverfahren wird die untere Resistschicht des Mehrschichtresistverfahrens durch einen Isolierfilm 11 ersetzt, und es kann ein solcher Vorteil erzielt werden, daß die integrierte Schaltung nach dem Abheben in eine flache Gestalt geformt wird. Da jedoch zum Bearbeiten des Isolierfilms ein Reaktivionenätzen durchgeführt wird, tritt noch immer ein derartiges Problem auf, wie eine Beschädigung der Oberfläche des Halbleitersubstrats. Wenn ein Feldeffekttransistor (FET) auf einem GaAs-Substrat im Abstandshalter-Abhebeverfahren unter Verwendung eines Siliziumnitridfilms als Isolierfilm erzeugt wird, hat man zum Beispiel herausgefunden, daß eine Schwellenspannung (Vth) des FET breit streut.
Die US-A-4 523 372 offenbart eine Vorrichtung, in welcher eine Elektrode auf einem Substrat ausgebildet ist, gefolgt von einem Zweischichtisolierfilm. Wenn die untere Schicht geätzt wird, um eine Öffnung zur Elektrode herzustellen, dient die Elektrode dazu, das Substrat zu schützen. Jedoch überlappt die untere Schicht unvermeidlich die Ränder der Elektrode.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Halbleiterbauteils bereitzustellen, das die oben beschriebenen Nachteile mindestens teilweise beseitigt.
Gemäß der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines Halbleiterbauteils bereitgestellt, umfassend die Schritte:
Ausbilden eines Zweischichtisolierfilms auf einer Oberfläche eines aus Verbindungshalbleiter hergestellten Substrats;
wobei der Zweischichtfilm durch einen ersten oder unteren Isolierfilm und einen zweiten oder oberen Isolierfilm gebildet wird;
wobei jeweils der untere und der obere Isolierfilm aus zwei Arten von Isoliermaterialien hergestellt sind;
Ausbilden eines vorbestimmten Photoresistmusters auf dem oberen Isolierfilm;
Durchführen von Reaktivionenätzen des oberen Isolierfilms unter Verwendung des Photoresistmusters als Maske, und anschließendes Durchführen von Naßätzen des unteren Isolierfilms unter Verwendung des Photoresistmusters und des zweiten Isolierfilms als Maske, um auf dem vom unteren und oberen Isolierfilm gebildeten Zweischichtfilm eine Öffnung auszubilden, die dem Photoresistmuster gleich ist;
anschließend Abscheiden eines Metalls zum Ausbilden sowohl einer Elektrode als auch einer Erstlagenverdrahtung; und
Durchführen eines Abhebevorgangs unter Verwendung des Photoresistmusters.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine Schnittansicht, die eine Struktur der vorliegenden Erfindung erläutert;
Fig. 2(A) bis 2(G) sind Ansichten, die ein Verfahren zur Herstellung eines Halbleiterbauteils gemäß einer Ausführungsform der vorliegenden Erfindung anzeigen;
Fig. 3(A) und 3(B) sind Ansichten, welche die Bildung einer Elektrode unter Verwendung eines Abhebeverfahrens des Standes der Technik erläutern;
Fig. 4(A) bis 4(D) sind Ansichten, die ein Mehrschichtresistverfahren des Standes der Technik erläutern;
Fig. 5(A) bis 5(D) sind Ansichten, die ein Isolierfilm (Abstandshalter) -Abhebeverfahren des Standes der Technik erläutern;
Fig. 6 ist eine Kurve, die eine Verteilung der Schwellenspannung anzeigt, welche für einen Feldeffekttransistor (FET) kennzeichnend ist, der durch die Ausführungsform der vorliegenden Erfindung auf einem Wafer mit einem Zweischichtisolierfilm erzeugt wurde; und
Fig. 7 ist eine Kurve, welche die Schwellenspannungs- Verteilungseigenschaften eines Feldeffekttransistors (FET) zeigt, der durch das Isolierfilm(Abstandshalter)- Abhebeverfahren des Standes der Technik erzeugt wurde.

BESTE METHODE ZUR DURCHFÜHRUNG DER ERFINDUNG

Nachfolgend wird eine Ausführungsform gemäß der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen ausführlich erläutert.
Fig. 1 ist eine Schnittansicht, die eine Struktur der vorliegenden Erfindung erläutert.
Die vorliegende Erfindung weist ein derartiges wesentliches Merkmal auf, daß zwei Arten von Isolierfilmen 11 und 12, die in ihren chemischen Eigenschaften voneinander verschieden sind, auf einer Oberfläche eines Halbleitersubstrats 1 übereinandergeschichtet werden, und eine Gate-Elektrode 2, eine ohmsche Elektrode 3 und eine Erstlagenverdrahtung 4 in einer auf den beiden Isolierfilmen 11 und 12 ausgebildeten Öffnung eingebettet werden.
Ein Verfahren zur Herstellung eines Halbleiterbauteils gemäß einer Ausführungsform der vorliegenden Erfindung ist in den Fig. 2(A) bis 2(G) dargestellt.
Bei dieser Ausführungsform wird auf dem Halbleitersubstrat, z. B. einem GaAs-Substrat 1 anhand eines Beispiels ein Feldeffekttransistor (FET) erzeugt.
Am Anfang wird der untere oder erste Isolierfilm 12, z. B. ein Siliziumdioxid(SiO&sub2;)-Film 12 mit einer Dicke von 100 nm (1000 Å) unter Verwendung eines üblichen chemischen Dampfabscheidungs(CVD)-Verfahrens auf einer Oberfläche des mit einer elektrisch leitenden Schicht 5 versehenen GaAs-Substrats 1 gebildet. Dann wird der obere oder zweite Isolierfilm 11, der aus einem Isoliermaterial hergestellt ist, das von demjenigen des SiO&sub2;-Films 12 verschieden ist, z. B. ein Siliziumnitrid(Si-N)-Film 11 mit einer Dicke von 350 nm (3500 Å) unter Verwendung eines Plasma-CVD-Verfahrens auf dem SiO&sub2;- Film 12 gebildet (Fig. 2(A)).
Ein vorbestimmtes Photoresistmuster 21 wird auf den beiden Isolierfilmen 11 und 12 gebildet (Fig. 2(B)).
Der obere Si-N-Film 11 wird 2 min lang unter Verwendung des Photoresistmusters 21 als Maske einem Reaktivionenätzen unterzogen, das zum Beispiel ein Plasma aus Kohlenstofftetrafluorid(CF&sub4;)-Gas bei einem Gasdruck von 5·10&supmin;² Torr (ungefähr 6,6 Pa) und bei einer elektrischen Leistung von 100 W verwendet, so daß eine Öffnung 31 gebildet wird, die dem Photoresistmuster 21 gleich ist. Da eine Ätzgeschwindigkeit des unteren SiO&sub2;-Films 12 ein fünftel derjenigen des oberen Si- N-Films 11 beträgt, wird dann das Reaktivionenätzen durch den unteren SiO&sub2;-Film 12 wesentlich blockiert (Fig. 2(C)).
Danach wird der untere SiO&sub2;-Film 12 zum Beispiel einem Naßätzen unterzogen, z. B. einem 30 s langen Ätzen unter Verwendung einer Pufferlösung aus Flußsäure unter Einsatz des Photoresistmusters 21 und des oberen Si-N-Films 11 als Maske für das Naßätzen, so daß eine Öffnung 32 gebildet wird (Fig. 2(D)).
Unmittelbar nach dem obigen Schritt wird eine Au-Ge/Ni/Au- Legierung in der Öffnung 32 bis zu einer Filmdicke von 400 nm (4000 Å) abgeschieden, und dann wird ein Abhebevorgang durchgeführt, so daß eine ohmsche Elektrode 3 gebildet wird (Fig. 2(E)).
Nach einer Wärmebehandlung bei 450ºC wird anschließend ein Isolierfilm, der aus einem Material hergestellt ist, das demjenigen des oberen Si-N-Films 11 gleich ist, d. h. ein Si-N- Film 13 mit einer Dicke von 300 nm (3000 Å) unter Verwendung des Plasma-CVD-Verfahrens gebildet (Fig. 2(F)).
Zuletzt werden auf den beiden Isolierfilmen, z. B. dem unteren SiO&sub2;-Film 12 und den oberen Si-N-Filmen 11, 13 unter Verwendung derselben Schritte wie oben beschrieben Öffnungen gebildet, und dann wird zum Beispiel eine Ti/Au-Legierung bis zu einer Filmdicke von 700 nm (7000 Å) in den Öffnungen abgeschieden. Anschließend wird ein Abhebevorgang durchgeführt, derart daß eine Gate-Elektrode 2 und eine Erstlagenverdrahtung 4 in den Öffnungen gebildet werden (Fig. 2(G)).
Fig. 6 zeigt eine Verteilung der Schwellenspannung des Feldeffekttransistors (FET), der unter Verwendung des Verfahrens gemäß der vorliegenden Ausführungsform auf dem Wafer mit dem Zweischichtisolierfilm erzeugt wurde. Zum Vergleich zeigt Fig. 7 ein typisches Beispiel einer Verteilung der Schwellenspannung des FET, der mit dem herkömmlichen Isolierfilm(Abstandshalter)-Abhebeverfahren (Fig. 5(A) bis 5(D)) erzeugt wurde, bei welchem der untere Isolierfilm nicht vorgesehen ist. In den Fig. 6 und 7 bezeichnet die Abszissenachse die Schwellenspannung Vth (Volt) des FET, während die Ordinatenachse einen Leistungsindex-K-Faktor (mA/V²) bezeichnet, der die Stromsteuerfähigkeit des FET anzeigt. Aus einem Vergleich zwischen den Fig. 6 und 7 ist ersichtlich, daß die Oberfläche des Halbleitersubstrats durch Reaktivionenätzen beschädigt wird, was eine Verschlechterung der Eigenschaften des FET zur Folge hat. Somit wird die Wirksamkeit der vorliegenden Erfindung verständlich.
Die vorliegende Erfindung weist ein solches wesentliches Merkmal auf, daß wenn man den oberen und unteren Isolierfilm einem Reaktivionenätzen bzw. einem Naßätzen unterwirft, der obere und untere Isolierfilm eine Selektivität für Reaktivionenätzen bzw. Naßätzen aufweisen. Da die Aufgabe der vorliegenden Erfindung gelöst werden kann, falls das Halbleitersubstrat durch Ätzen des unteren Isolierfilms nicht beschädigt wird, ist ein Ätzen des unteren Isolierfilms nicht auf das Naßätzen der vorliegenden Ausführungsform beschränkt. Es ist somit selbstverständlich, daß zum Ätzen des unteren Isolierfilms auch Plasmaätzen usw. eingesetzt werden kann. In diesem Zusammenhang ist eine Kombination von Materialien des Zweischichtisolierfilms nicht auf diejenige der Ausführungsform beschränkt. Das heißt, es können willkürliche Kombinationen von Si-N/PIQ oder von PIQ/SiO&sub2; hergestellt werden.
Wenn der untere Isolierfilm, d. h. der SiO&sub2;-Film einem Naßätzen unterzogen wird, wird außerdem bei der vorliegenden Ausführungsform ein seitliches Ätzen durch Ausbilden des SiO&sub2;- Films in eine geringe Dicke von 100 nm (1000 Å) minimiert, so daß eine Genauigkeit einer Mikrobearbeitung verbessert wird. Jedoch kann der untere Isolierfilm selbstverständlich in Übereinstimmung mit der geforderten Genauigkeit auf eine willkürliche Dicke festgesetzt werden.

WIRKUNG DER ERFINDUNG

Wie aus der vorangehenden Beschreibung hervorgeht, werden die Elektroden und die Erstlagenverdrahtung in Übereinstimmung mit der vorliegenden Erfindung so ausgebildet, daß sie in dem Zweischichtisolierfilm eingebettet sind, so daß das Halbleiterbauteil in eine flache Gestalt geformt wird. Da der obere Isolierfilm mit einer großen Dicke durch Reaktivionenätzen mit einer hohen Anisotropie bearbeitet wird, wird es außerdem möglich, eine hochgenaue Mikrobearbeitung des oberen Isolierfilms durchzuführen. Da das Reaktivionenätzen durch den unteren Isolierfilm blockiert wird, wird zusätzlich die Oberfläche des aus Verbindungshalbleiter hergestellten Substrats vor Schäden infolge von Ionenbeschuß geschützt. Da der untere Isolierfilm einem Naßätzen unterzogen wird, wird außerdem eine solche Wirkung erzielt, daß metallische Materialien der Elektroden und der Erstlagenverdrahtung auf der geätzten sauberen Oberfläche abgeschieden werden.

Claims

1. Verfahren zur Herstellung eines Halbleiterbauteils, umfassend die Schritte:

Ausbilden eines Zweischichtisolierfilms (11,12) auf einer Oberfläche eines aus Verbindungshalbleiter hergestellten Substrats (1);

wobei der Zweischichtfilm durch einen ersten oder unteren Isolierfilm (12) und einen zweiten oder oberen Isolierfilm (11) gebildet wird;

wobei der untere und der obere Isolierfilm jeweils aus zwei Arten von Isoliermaterialien hergestellt sind;

Ausbilden eines vorbestimmten Photoresistmusters (21) auf dem oberen Isolierfilm;

Durchführen von Reaktivionenätzen des oberen Isolierfilms (11) unter Verwendung des Photoresistmusters als Maske, und anschließend Durchführen von Naßätzen des unteren Isolierfilms unter Verwendung des Photoresistmusters und des oberen Isolierfilms (11) als Maske, um auf dem durch den unteren und oberen Isolierfilm (11,12) gebildeten Zweischichtfilm eine Öffnung zu bilden, die dem Photoresistmuster gleich ist;

anschließend Abscheiden eines Metalls, das sowohl eine Elektrode als auch eine Erstlagenverdrahtung bildet; und

Durchführen eines Abhebevorgangs unter Verwendung des Photoresistmusters (21).

2. Verfahren zur Herstellung eines Halbleiterbauteils nach Anspruch 1, dadurch gekennzeichnet, daß der den Zweischichtisolierfilm bildende untere und obere Isolierfilm aus Siliziumoxid bzw. Siliziumnitrid hergestellt sind.

3. Verfahren zur Herstellung eines Halbleiterbauteils nach Anspruch 1, dadurch gekennzeichnet, daß der den Zweischichtisolierfilm bildende untere und obere Isolierfilm aus Siliziumoxid bzw. Polyimidharz hergestellt sind.

4. Verfahren zur Herstellung eines Halbleiterbauteils nach Anspruch 2 oder Anspruch 3, dadurch gekennzeichnet, daß das Siliziumoxid des unteren Isolierfilms des Zweischichtisolierfilms eine Dicke von nicht mehr als 200 nm (2000 Å) aufweist.