DE3788314T2

DE3788314T2 - Zeitstufengesteuerter Multiplexer.

Info

Publication number: DE3788314T2
Application number: DE3788314T
Authority: DE
Inventors: Ronald Laugesen; Subramanian Narasimhan
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-07-28
Filing date: 1987-07-23
Publication date: 1994-05-19
Anticipated expiration: 2007-07-24
Also published as: EP0255290B1; JP2847138B2; JPS6337799A; ATE98080T1; EP0255290A2; ES2047491T3; EP0255290A3; US4771418A; DE3788314D1

Description

Verwandte, mitanhängige Anmeldungen von besonderem Interesse in bezug auf diese Erfindung sind die Europäischen Anmeldungen 86 305 537.2 (= EP-A-0 210 797, veröffentlicht am 04.02.87) und 86 305 538.0 (= EP-A-0 210 798, veröffentlicht am 04.02.87).
Telefonteilnehmerleitungen verwenden heute zunehmend rein digitale Netzwerke sowohl zur Übertragung von Stimmen als auch von Daten, um die größtmögliche digitalen Netzwerken inhärente Signalintegrität und -flexibilität zu liefern. Weitere dem Teilnehmer zukommende Vorteile sind unter anderem die effizientere Bereitstellung von bestehenden und neuen Dienstleistungen, zum Beispiel dem Telefonieren, paket- und schaltungsvermittelten Daten, Telemetrie, elektronischer Post, Alarmsignalgebung, Telex, Telefax und von Bankgeschäften über dasselbe Medium, wodurch die Anforderungen an die Geräte und der Platzbedarf erheblich reduziert werden. Dazu entstehen der Telefongesellschaft Vorteile in Form erhöhter Einkommen aus der Bereitstellung dieser neuen Dienstleistungen und vereinfachtem Management infolge der Tatsache, daß alle Dienstleistungen auf einem einzigen (digitalen) Netzwerk arbeiten.
Um eine Schnittstelle zu solchen rein digitalen Sprech-/Datennetzwerken auf dem Gelände des Teilnehmers vorzusehen, verwendet der Stand der Technik diskrete und/oder teure kundenspezifische Schaltungen, wobei die Flexibilität zur Anpassung an sich verändernde Kundenbedürfnisse nicht gegeben ist. Ferner fördern solche Schaltungen die Verbreitung nicht kompatibler Ausführungen, die sich in ihren physikalischen, elektrischen und Leitungsprotokoll-Charakteristika unterscheiden. Ferner nehmen die Interfaces nach dem Stand der Technik viel Raum ein, weisen einen höheren Stromverbrauch auf, wodurch erhebliche Wärmemengen erzeugt werden, was Kühlvorrichtungen erforderlich macht, und weisen nicht die Zuverlässigkeit monolithischer integrierter Schaltungen auf.
Ein in Elektronik (Ausgabe 13/28.6.1985, Seiten 55-62) veröffentlichter Artikel von Dr. Alan Clark beschreibt eine Digital- Austauschsteuerung.
Gemäß der Erfindung ist in einer Digital-Austauschsteuerung mit einem wirkungsmäßig mit Analog- und Digitalteilnehmervorrichtungen verbundenen "S"-Interface vorgesehen: ein Interface für eine Doppel-PCM-Sammelleitung, mehrere teilnehmerzugängliche interne Funktionseinrichtungen und eine Datenleitmultiplexereinrichtung zum Erstellen von Datenpfaden, für an dem "S"-Interface vorhandene Signale, zwischen der durch den Teilnehmer gewählten Quelle und dem Ziel der internen Funktionseinrichtung, wobei die Steuerung eine auf Teilnehmerbefehle zur Erzeugung von Steuersignalen, die repräsentativ für die teilnehmergewählten Quelle-Ziel- Kombinationen sind, reagierende Steuerlogik- und Mikroprozessor- Interface-Einrichtung, einen programmierbaren Zeitschlitzzuordnungs-Multiplexer mit einer Einrichtung zur bidirektionalen Verbindung der Datenleitmultiplexereinrichtung und des Interface für die Doppel-PCM-Sammelleitung aufweist, gekennzeichnet durch:
eine auf ein an dem PCM-Interface empfangenes Rahmensynchronisationstaktsignal reagierende Takteinrichtung zur Erzeugung mehrerer interner Zeitsteuerungssignale;
wenigstens eine Quellenpuffereinrichtung, die mit dem Datenleitmultiplexer verbunden ist, der auf vorbestimmte der internen Zeitsteuerungssignale reagiert, um von dem Interface für die Doppel-PCM-Sammelleitung zeitgemultiplexte Serielldatensignale zu empfangen und daraus Mehr-Bit-Parallelsignale zu dem Datenleitmultiplexer zu erzeugen; und
wenigstens eine Zielpuffereinrichtung, die mit dem Datenleitmultiplexer verbunden ist und auf vorbestimmte der internen Zeitsteuerungssignale reagiert, um von dem Datenleitmultiplexer Mehr-Bit-Parallelsignale zu empfangen und daraus Serielldatensignale zu erzeugen.
Ferner ist ein Verfahren zur Synchronisation der Übertragung von Daten zwischen einer auf einen ersten Synchronisationstakt reagierenden ersten Vorrichtung und einer auf einen zweiten Synchronisationstakt reagierenden zweiten Vorrichtung vorgesehen, wobei eine auf Zeitsteuerungssignale, einschließlich Empfangs- und Empfangs-Lade-Zeitsteuerungssignale, reagierende Quellenpuffereinrichtung verwendet wird, um Serielldaten von der ersten Vorrichtung zu empfangen und daraus parallel Mehr-Bit-Signale zu der zweiten Vorrichtung zu erzeugen, wobei die Quellenpuffereinrichtung mindestens erste, zweite und dritte Register aufweist, gekennzeichnet durch die Schritte:
a) Erzeugen eines ersten Zeitsteuerungssignals, das bei einem vorbestimmten Vielfachen des ersten Taktsignals wiederholt wird,
eines zweiten Zeitsteuerungssignals, das mit einem vorbestimmten Intervall nach dem ersten Taktsignal auftritt,
eines dritten Zeitsteuerungssignals, das mit einem vorbestimmten Intervall nach dem ersten Zeitsteuerungssignal auftritt,
eines vierten Zeitsteuerungssignals, das um eine vorbestimmte Anzahl (n) erster Zeitsteuerungssignaltaktperioden gegenüber dem zweiten Zeitsteuerungssignal verschoben ist;
b) paralleles Speichern von n der seriell von der ersten Vorrichtung empfangenen Datensignale in dem ersten Register der Quellenpuffereinrichtung, und zwar bei Empfang des Empfangs- Zeitsteuerungssignals und synchronisiert durch das erste Zeitsteuerungssignal;
c) paralleles Übertragen der bei Schritt (b) von dem ersten Register empfangenen n Datensignale zu dem zweiten Register der Quellenpuffereinrichtung, und zwar bei Empfang des Empfangs- Lade-Zeitsteuerungssignals während der nächsten Periode des ersten Zeitsteuerungssignals;
d) paralleles Übertragen der bei Schritt (c) von dem zweiten Register empfangenen n Datensignale zu dem dritten Register der Quellenpuffereinrichtung, und zwar bei Empfang des vierten Zeitsteuerungssignals; und
e) paralleles Übertragen der bei Schritt (d) von dem dritten Register empfangenen n Datensignale zu der zweiten Vorrichtung, und zwar bei Empfang des zweiten Synchronisationssignals.
Der Zeitschlitzzuordnungs-Multiplexer ist bei der Anwendung innerhalb einer Digital-Austauschsteuerung (DEC) dargestellt. Die DEC liefert die Austauschabschlußfunktion an einem Teilnehmer-("S")-Interface für eine für integrierte Dienstleistungen vorgesehene Teilnehmerleitung in einem Digitalnetz und liegt üblicherweise in einer "Leitungskarte" für den Austausch über eine private automatische Abzweigleitung (PABX). Ein die vorliegende Erfindung realisierender Steuerchip für integrierte Schaltungen gestattet den für den Teilnehmer bereiten Zugriff auf die verschiedenen Datenverarbeitungseinrichtungen, die durch die rein digitalen Sprech-/Daten-Telekommunikationsnetzwerke bereitgestellt werden. Die Steuerung kann von dem Teilnehmer über einen externen 8-Bit-Mikroprozessor zur Durchführung einer Reihe von Funktionen programmiert werden, indem gleichzeitig auf zwei Sprech-/Daten-("B1"- und "B2"-)Kanäle zur Übermittlung von 64 Kilobit pro Sekunde (kbs) und einen 16-kbs-Datensteuer-("D")- Kanal zugegriffen wird. Sprech-Band-Signale werden an dem Teilnehmeranschluß digitalisiert und über einen der 64-kbs-Kanäle gesendet. Ferner ist über eine Doppel-Impulscodemodulations- ("PCM")-Sammelleitung Zugriff auf die PABX-"Rückebene" gegeben.
Unter den sechs Funktionseinheiten innerhalb der Steuerung befindet sich eine Leitungs-Interface-Einheit, die die Steuerung über zwei Isoliertransformatoren mit der Netzübertragungsleitung verbindet; eine Datenübertragungsleitungssteuereinrichtung, die Steuer- und Dateninformationen von der Leitungs-Interface-Einheit empfängt und teilnehmererzeugte Steuer- und Dateninformationen zur anschließenden Übertragung über das Netz zu der Leitungs-Interface-Einheit sendet; ein Zeitschlitzzuordner, der die Zeitschlitzzuordnung zu der Doppel-PCM-Sammelleitung der an die B1-, B2- und D-Kanälen gesendeten bzw. an diesen empfangenen Signale gewährleistet; ein Mikroprozessor-Interface, das die Teilnehmersteuerung der Funktions- und Datenpfade innerhalb der Steuerung ermöglicht; ein Zwischen-Digital-Interface, das ermöglicht, daß die B- und D-Kanal-Datensignale an einem Seriell- Daten-Ein- bzw. zu einem Seriell-Daten-Aus-Port der Steuerung empfangen bzw. gesendet werden; und ein Multiplexer, der, wie von dem Teilnehmer über den externen Mikroprozessor befohlen, zwischen mehreren möglichen Quellen und Zielen, einschließlich der Leitungs-Interface-Einheit, des Zeitschlitzzuordners, des Mikroprozessor-Interface und der Seriell-Ports, Datenpfade erstellt. Ferner steuert der durch den Teilnehmer programmierbare Multiplexer das Zeitmultiplexen der zwei Sprech-/Daten-Seriell- Kanäle.
Der Zeitschlitzzuordner weist den Zeitschlitzzuordnungs-Multiplexer (TSA-MUX) der vorliegenden Erfindung auf. Der TSA-MUX hat drei Funktionen: das leiten von Daten zwischen den B1-, B2- und D-Kanälen und der Doppel-PCM-Sammelleitung; die Anpassung der Rate des PCM-Sammelleitungstakts, der zwischen 64 kHz und 8,192 mHz und den 192 kHz des "S"-Interface operiert; und die Synchronisation der 8kHz-PCM-Sammelleitung mit der DEC.
Der TSA-MUX weist drei Acht-Bit-Register-Sätze auf - jeweils einen für die drei B1-, B2- und D-Kanäle. Ein Acht-Bit-Schieberegister erzeugt ein verzögertes Rahmensynchronisations-(TSPFS)- Signal aus dem Rahmensynchronisations-(PFSN)-Signal von 8kHz auf der PCM-Sammelleitung. "Ein-Schuß"-Zeitschlitz-Empfangs- und Sende-Lade-(TSRLD- bzw. TSXLD-)-Signale werden zum baden der Puffer für die drei Kanäle in dem TSA-MUX erzeugt. Der TSA-MUX gewährleistet die vom Teilnehmer getroffene Wahl von einem der zwei Empfangspfade (DRA und DRB) und einem von zwei Sendepfaden (DXA und DXB).
Ein 8-kHz-Rahmen auf der PCM-Sammelleitung kann von einer bis sieben PCM-Takt-(PCLK)-Perioden über das nächste PFSN-Signal hinaus gewählt werden, weil der Zeitschlitzzuordner eine unabhängige Wahl eines Zeitschlitzes (TS) und eines Taktschlitzes (CS) auf der PCM-Sammelleitung zuläßt; von TS=0 bis zu TS=127 und CS=0 bis zu CS=7. Um eine korrekte Rahmenausrichtung beizubehalten, wird das interne Rahmensynchronisationssignal TSPFS in bezug auf den PFSN-Takt um acht PCLK-Taktperioden verzögert.
Während eines acht Bit breiten Zeitschlitzsteuerungsempfangs- (TSCR)-Impulses werden die Daten innerhalb der TSA-MUX-Quellenpuffer in Seriell-zu-Parallel-Register geschoben. Das Ein-Schuß- TSRLD-Signal, das abseits der Hinterflanke des TSCR-Impulses erzeugt wird, wird zum Einlesen des Inhalts des Seriell-zu-Parallel-Registers in ein Zwischenregister innerhalb der Puffer verwendet. Daten aus dem Zwischenregister werden ihrerseits während des verzögerten Rahmensynchronisations-TSPFS-Signals in einen Quellenregisterabschnitt der Puffer eingelesen. Die Quellenregister sind mit einem Daten-(MXD)-Bus innerhalb des TSA-MUX verbunden.
Die Übertragung der Datensignale in den MXD-Bus und aus diesem wird von Zeitsteuerungssignalen gesteuert, die von einem Zeitschlitzgeneratorabschnitt des Zeitschlitzzuordners erzeugt werden; Multiplexer-Quellen-(MX2SETX)-Signale werden zur Freigabe des auf den MXD-Bus zu erzeugenden Inhalts des Quellenregisters verwendet, und die Multiplexer-Ziel-(MX2DETX)-Signale werden zur Freigabe der in die Zielpuffer des Zielpufferabschnitts des TSA- MUX zu erzeugenden Signale auf dem MXD-Bus verwendet.
Signale von dem MXD-Bus werden von einem ersten Zielparallelregister mit dem Zielpuffer empfangen und während des Empfangs des verzögerten Rahmensynchronisations-(TSPFS)-Signals in ein Zwischenregister eingelesen. Das Ein-Schuß-TSXLD-Signal, das abseits der Hinterflanke eines acht Bit breiten Zeitschlitzsteuersende-(TSCX)-Impulses erzeugt wird, wird zum Einlesen des Inhalts des Zwischenregisters in ein Seriell-zu-Parallel-Register mit dem Zielpuffer verwendet. Die Daten werden ihrerseits während des acht Bit breiten TSCX-Impulses aus dem Seriell-zu-Parallel-Register auf einen TSAXDATA- oder einen TSBXDATA-Port des TSA-MUX geschoben.
Das TSPFS-Signal wird mit einem internen Takt von 6,144 mHz des TSA-MUX synchronisiert, um ein Signal (FSYNC8) von 8 kHz zu erzeugen, das von den verbleibenden Abschnitten der DEC verwendet wird. Die MX2SETX- und MX2DETX-Signale werden von dem FSYNC8-Signal hergeleitet, um die Rahmensynchronisation zu gewährleisten. Dementsprechend wird, wenn das PCM-Eingangs-Rahmensynchronisations-(PFS)-Signal sich innerhalb festgelegter Grenzen von +/- 100 ppm befindet, die DEC-Zeitsteuerung mit dem PFS- Signal verriegelt und die Integrität der zu dem Multiplexer, der Leitungs- Interface-Einheit und dem Zwischen-Digital-Interface- Abschnitt der DEC hin und von diesen weg übertragenen Daten ist gewährleistet.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 veranschaulicht die Verwendung einer mit einer örtlichen Telefonnetzendvermittlungsstelle über ein Vierdraht-Interface von 192 kbs verbundenen Digital-Austausch-Steuerung (DEC).
Fig. 2 zeigt die "S"-Rahmenstruktur gemäß dem internationalem CCITT-Standard.
Fig. 3 zeigt die während des Sendens über das "S"-Interface verwendete pseudoternäre Kodierung.
Fig. 4 zeigt die von dem Sendeabschnitt einer digitalen Teilnehmersteuerung (DSC) verwendete Impulsmaske.
Fig. 5 zeigt eine acht DECs verwendende Leitungskarte für den Austausch über eine private automatische Abzweigleitung (PABX) mit acht Kanälen.
Fig. 6 ist ein Funktionsblockdiagramm der den erfindungsgemäßen Zeitschlitzzuordner (TSA) verwendenden DEC, in dem die logische Busstruktur der Vorrichtung veranschaulicht ist.
Fig. 7 zeigt die interne logische Datenbusstruktur der DEC, die von dem MUX 170 durch Programmierung von einem externen Mikroprozessor 100 her konfiguriert werden kann.
Fig. 8 zeigt die interne physikalische Datenbusstruktur der DEC, die von dem MUX 170 durch Programmierung von einem externen Mikroprozessor 100 her konfiguriert werden kann.
Fig. 9 ist ein Blockdiagramm des Mikroprozessor-Interface-Abschnitts der DEC.
Fig. 10 zeigt die Innenstruktur des erfindungsgemäßen Zeitschlitzzuordners.
Fig. 11 ist ein Logikdiagramm des Verbindungsmatrixabschnitts des zeitschlitzzuordnungs-Multiplexers (TSA-MUX) des TSA der vorliegenden Erfindung.
Fig. 12 ist ein Diagramm der außerhalb des TSA-MUX-Abschnitts des TSA der vorliegenden Erfindung gelegenen Zeitsteuerung.

AUSFÜHRLICHE BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS

A. Allgemeines

Das International Telephone and Telegraph Consultative Committee (CCITT) hat einen Normsatz für den digitalen Teilnehmerzugriff über gemeinsame Interfaces empfohlen, die CCITT I-Series Recommendations, die durch Bezugnahme Teil der vorliegenden Anmeldung sind. Die Kenntnis dieser Empfehlungen trägt zum Verständnis der vorliegenden Erfindung bei. Fig. 1 zeigt ein typisches CCITT- "S"-Interface auf dem Gelände des Teilnehmers, bei dem ein Netzend-(NT)-Element, wie beispielsweise die dargestellte Leitungskarte 10 für den Austausch über die private automatische Abzweigleitung (PABX) über eine Doppelimpulscodemodulations-(PCM)- Sammelleitung 12, die simultan digitale Sprech- und Datensignale leitet, und eine Mikroprozessorsteuersammelleitung 14, die Mikroprozessorsteuersignale leitet, mit der örtlichen Endvermittlungsstelle des Telefonnetzes verbunden ist. Der Teilnehmer hat Zugriff auf zwei Sprech-/Daten-("B")-Kanäle, die 64 Kilobit pro Sekunde (kbs) übertragen, und einen auf der PCM-Sammelleitung 12 geführten Steuer-/Daten-("D")-Kanal für zeitgemultiplexte Bitströme von 16 kbs.
Die PABX-Leitungskarte 10 enthält einen Mikroprozessor (MPC) 16, der die Steuersignale auf der Steuersammelleitung 14 empfängt und sie zur Steuerung der anderen Elemente auf der Leitungskarte über Signalleitungen 18 verwendet. Zu diesen Elementen gehört eine Vierfachaustauschenergiesteuereinrichtung (QUEPC) 20 und eine Digitalaustauschsteuereinrichtung (DEC) 22.
Die PABX-Leitungskarte 10 ist an einem Vollduplex-CCITT-Vierdrahtstandard-("S")-Interface 32 mit dem Endgerät (TE) 30 des Teilnehmers verbunden. Dieses Interface implementiert die CCITT- "I"-Series Recommendations unter dem Aspekt der physikalischen, elektrischen und Leitungsprotokolleigenschaften: es wird bei 192 kbs betrieben, wobei dazu ein 64-kbs-Sprech-/Daten-"B1"-Kanal, ein 16-kbs-Steuer-/Daten-"D"-Kanal und ein 48-kbs-Kanal gehört, der Rahmen- und Wartungsinformationen leitet. Die Informationen über das "D"-Kanalsteuerpaket folgen dem LAPD-Protokoll, wie dies in der CCITT-Empfehlung definiert ist. Die "S"-Interface Rahmenstruktur, die 48 Bits mit einer Periode von 250 Mikrosekunden enthält, ist in Fig. 2 dargestellt. Der Rahmen wird als Rahmung, Gleichspannungsausgleich und Konkurrenzauflösung (D- Echo-Bit) für die sogenannte "point-to-multipoint"-Konfiguration der CCITT-Empfehlung als pseudoternärer Code gesendet.
Im Innern weist das TE 30 eine digitale Teilnehmersteuereinrichtung (DSC) 34 auf, die verschiedene Telefone mit "Sondermerkmalen" trägt und den Zugriff auf die an dem "S"-Interface 32 vorhandenen Datenverarbeitungseinrichtungen ermöglicht. Die DSC 34 ist Gegenstand der am 04.02.87 veröffentlichten, hiermit verwandten mitanhängigen Anmeldung EP-A-0 210 798, und deren Beschreibung wird durch Bezugnahme Teil dieser Anmeldung. Die DSC 34 kann als Mikroprozessorperipheriegerät verwendet werden, um das TE 30 zur vollen Arbeitsstation zu entwickeln. Sowohl die DEC 22 als auch die DSC 34 trennen und kombinieren den "S"-Interface-Rahmen von Fig. 2 in zwei 64-kbs-"B1"- und -"B2"-Kanäle und den 16-kbs-"D"-Kanal, und die im oberen Teil von Fig. 2 dargestellte Rahmenstruktur wird zum Senden von Daten von der DEC 22 zu der DSC 34 verwendet, während die in dem unteren Teil von Fig. 2 dargestellte zur Übertragung von Daten von der DSC 34 zu der DEC 22 verwendet wird.
Das TE 30 weist ferner eine Teilnehmerenergiesteuereinrichtung (SPC) 36 und einen Mikroprozessor 38 auf. Wie Fig. 1 zeigt, weist TE 30 in einer typischen Anwendungsform einen Hörer 40 mit einem Hörmuschellautsprecher und einem Mundstückmikrophon auf, das mit der DSC 34 des vorliegenden Ausführungsbeispiels verbunden ist. Wie erwähnt, trägt die DSC eine breite Spanne anderer Transducer in entweder analoger oder digitaler Form.
Das Vollduplex-Vierdraht-"S"-Interface 32 endet an zwei Isoliertransformatoren 24 und zwei Isoliertransformatoren 42, die mit der DEC 22 bzw. der DSC 34 verbunden sind. Ein Drahtpaar des Vierdraht-Interface 32 weist eine von der DEC 22 zu der DSC 34 führende Sendeschaltung auf und das andere Drahtpaar eine von der DSC 34 zu der DEC 22 führende Empfangsschaltung.
Für beide Richtungen der Übertragung über das "S"-Interface 32 wird die pseudoternäre Leitungskodierung mit 100% Impulsbreite verwendet, wie in Fig. 3 dargestellt. Bei dieser Art der Kodierung werden Daten mit dem Wert von binär EINS durch eine Leerstelle, d. h. Nullspannung, in dem Leitungssignal dargestellt, wie beispielsweise die Zeitschlitze 51, 54, 55 und 58 von Fig. 3.
Die Datenwerte von binär NULL werden entweder durch ein Hoch- (positives)-Spannungszeichen oder ein Nieder-(negatives)-Spannungszeichen dargestellt, wobei die Zeichen in bezug auf die Polarität alternieren, um den Gleichspannungsoffset auf der Leitung zu verringern, wie beispielsweise die Zeitschlitze 50, 52, 53, 55, 56 und 57 von Fig. 3. Bei diesem Code stellen zwei aufeinanderfolgende High-Zeichen oder zwei aufeinanderfolgende Low-Zeichen eine Codeverletzung dar, die zur Rahmung oder Fehlererkennung verwendet werden kann.
Ein Senderabschnitt der DSC 34 erzeugt an der Ausgangswicklung des Transformators 42 hundertprozentig pseudoternär kodierte Impulse, die der in Fig. 4 dargestellten Impulsmaske entsprechen. Dieselbe Impulsmaske wird sowohl für die High- als auch für die Low-Zeichen verwendet.

B. Die Rahmenstruktur

In beiden Senderichtungen, auf der Sendeschaltung von dem NT 10 zu dem TE 30 und auf der Empfangsschaltung von dem TE 30 zu dem NT 10, wird der Bitstrom in Rahmen von 48 Bit gruppiert, die jeweils die in Fig. 2 dargestellte Form haben. Die Rahmenstruktur ist für "point-to-point"- und "point-to-multipoint"-Konfigurationen identisch. Jeder Rahmen wird bei 4 kHz gesendet und besteht aus mehreren Bitgruppen, wie in Fig. 2 gezeigt und in den folgenden Tabellen beschrieben.
Der obere Teil von Fig. 2 enthält die Bitstromrahmenstruktur der Sendeschaltung von dem NT 10 zu der TE 30.
Die folgende Tabelle I enthält eine Beschreibung der Bitgruppen entsprechend ihrer Position innerhalb des Rahmens. Jede einzelne Gruppe wird von einem nachfolgenden Ausgleichsbit, L-Bit, hinsichtlich seines Gleichspannungsanteils ausbalanciert (ausgeglichen).

TABELLE I

TE-zu-NT-Rahmenstruktur

B-Bit-Positionen Gruppe
1 und 2 Rahmungssignal mit Ausgleichsbit
3 bis 11 B1-Kanal mit Ausgleichsbit
12 und 13 D-Kanal mit Ausgleichsbit
14 und 15 Hilfsrahmungs-/-Leerstellenbit mit Ausgleichsbit
16 bis 24 B2-Kanal mit Ausgleichsbit
25 und 26 D-Kanal-Bit mit Ausgleichsbit
27 bis 35 B2-Kanal mit Ausgleichsbit
36 und 37 D-Kanal-Bit mit Ausgleichsbit
38 bis 46 B2-Kanal mit Ausgleichsbit
47 und 48 D-Kanal-Bit mit Ausgleichsbit
Der untere Teil von Fig. 2 enthält die Bitstromrahmenstruktur der Empfangsschaltung des NT 10 zu dem TE 30. Die von dem NT 10 gesendeten Rahmen enthalten einen ECHO-("E")-Kanal, der zum Rücksenden der von dem TE 10 empfangenen D-Bits verwendet wird. Dieser Kanal wird zur D-Kanal-Zugriffssteuerung verwendet. Das letzte ("L")-Bit des Rahmens wird zum Ausgleichen jedes vollständigen Rahmens verwendet.

TABELLE II

NT-zu-TE-Rahmenstruktur

Bitposition(en) Gruppe
1 und 2 Rahmungssignal mit Ausgleichsbit
3 bis 10 B1-Kanal
11 E-Kanal-Bit
12 D-Kanal-Bit
13 zur Aktivierung verwendetes Bit S[1]
14 Hilfsrahmungs-(FA)-Bit
15 N Bit-Setzen auf binär Eins
16 bis 23 B2-Kanal
24 E-Kanal-Bit
25 D-Kanal-Bit
26 zur Aktivierung verwendetes Bit S[2]
27 bis 34 B1-Kanal
35 E-Kanal-Bit
36 D-Kanal-Bit
37 Null-Bit
38 bis 45 B2-Kanal
46 E-Kanal-Bit
47 D-Kanal-Bit
48 Rahmenausgleichsbit
Die DEC kann in vier verschiedenen Modi betrieben werden:
1) Ein DEC-PABX-Modus ist zur Verwendung in einer PABX-Leitungskarte 10 vorgesehen, wie dies beispielsweise in Fig. 1 dargestellt ist. In diesem Modus stellt die DEC 22 ein Interface zwischen der Doppel-PCM-Sammelleitung 12 und dem "S"-Referenzpunkt.
2) Ein DEC-LT-(Leitungsende)-Modus ist zur Verwendung bei einer Zentralvermittlungsstellenleitungskarte vorgesehen. Die DEC 22 ist mit der Doppel-PCM-Sammelleitung verbunden und bildet über einen IDI-(Intermediate Digital Interface)-Abschnitt der DEC 22 mit einem TEC (Transceiver Echo Canceller) ein Interface, um einen "U"-Referenzpunkt zu treiben.
3) Ein DEC-NT-(Netzabschluß)-Modus wird bei einem einfachen NT-Anwendungsbereich verwendet. Die DEC 22 ist über den IDI mit einem TEC verbunden, um eine Verbindung zwischen den "U"- und "S"-Interfaces herzustellen.
Ein DEC-INNT-(Intelligent NT)-Modus ist zur Verwendung bei einem NT vorgesehen, der mehr als jeweils ein "U"- bzw. "S"-Interface aufweist. Er läßt den Aufbau einer kleinen Reihenanlage zu. Die DEC 22 ist mit der Doppel-PCM-Sammelleitung 22 und über das IDI- Interface mit einem TEC verbunden.
In den DEC-PABX- und DEC-NT-Modi unterstützt die DEC 22 über das "S"-Referenz-Interface 12 die 192-kbps-Vierdrahtbahn zu dem Teilnehmer-TE 30, der entweder in der "point-to-point"- oder der "point-to-multipoint"-Konfiguration betrieben wird. Die DEC 22 trennt und kombiniert den 192-kbps-Datenstrom in einzelne D- und B-Kanäle und speist diese Kanäle in die PCM-Sammelleitung 12 ein oder extrahiert sie aus dieser, und zwar in beiden Fällen über den MPC 16 und innerhalb eines benutzerprogrammierbaren Zeitschlitzes.
Der D-Kanal kann, Level 1 und Teil-Level 2, in der DEC 22 verarbeitet und dann über einen parallelen interrupt-gesteuerten Bus zur Verarbeitung auf höherem Level zu dem MPC 16 geleitet werden, oder der D-Kanal kann mit den B-Kanal-Daten zur zentralisierten Verarbeitung über die Doppel-PCM-Sammelleitung geleitet werden. Ein Benutzer kann den MPC 16 verwenden, um die DEC 22 zum Leiten der D- und B-Kanäle in gewünschter Weise zu programmieren und der MPC 16 hält die Überwachung durch Abfragen der sich in der DEC 22 befindenden Status-, Fehler- und Interrupt-Register aufrecht.
Die DEC 22 enthält ein Interface zu der Doppel-PCM-Sammelleitung 14, wodurch eine unabhängige Steuerung der Sende- und Empfangspfade zur Verwendung in den DEC-, PABX-, DEC-LT- und DEC-INNT- Modi gegeben ist. Ein Rahmensynchronisations-(FS)-Signal bezeichnet den Anfang des Rahmens und alle Zeitschlitze sind auf es bezogen. Das PCM-Interface wird bei bis zu 8,192 MBPS betrieben, wodurch auf jeder der beiden PCM-Sammelleitungen Zeitschlitze bei 64 kbps möglich sind, was eine Gesamtheit von 256 Kanälen ergibt. Während jedes Rahmens können zwei 64-kbps-B- Kanäle [8-Bit-Zeitschlitze] und ein 16-kbps- oder 64-kbps-D- Kanal [2- oder 8-Bit-Zeitschlitz] zu der PCM-Sammelleitung hin oder davon weg übertragen werden. Die Zeitschlitzzuordnung und die PCM-Sammelleitung wird unter der Programmsteuerung des PCM 16 durchgeführt.
Mehrere Einrichtungen sind zur Unterstützung der Wartung des Systems vorgesehen. An den "S"-Interfaces 32, PCM-Interfaces 12 und den IDI-Interfaces steht eine Rückschleife zur Verfügung. Über das MPC-Interface 18 kann auf die B-Kanäle zugegriffen werden. Der D-Kanal-Prozessor kann unabhängig durch Rückschleife zu dem MPC-Interface 18 getestet werden.
Eine von einem MPC 64 gesteuerte Anzahl von DECs, beispielsweise acht (DEC0 60,. . . DEC7 62) kann, wie in Fig. 5 dargestellt, auf einer PABX-Leitungskarte enthalten sein. Acht "S"-Referenz-Interface-Leitungen 60, . . . ,70 können auf der einen PABX-Leitungskarte 66 enden, wobei der PMC 64 die Zeitschlitzzuordnungen, -aktivierungen und -wartungsfunktionen steuert.
Der MPC 64 kann auf drei Arten mit der "Rückebene" der Leitungskarte 66 verbunden werden, nämlich durch Verbinden des parallelen MPC-Busses direkt mit der Rückebene, über einen Seriellbus mit der Rückebene oder über die Doppel-PCM-Sammelleitung 12 über eine der DECs 60, . . ., 62.
Ein Senderabschnitt eines Leitungs-Interface-Abschnitts der DEC 22 erzeugt die gemultiplexten Signale auf den B1-, B2-, D- und S/FA-Kanälen entsprechend der Rahmenstruktur von Fig. 2. Der Senderabschnitt sendet dann diese Signale an dem "S"-Interface 32. Der Leitungs-Interface-Sender reflektiert das empfangene D- Kanal-Bit, wenn die DEC 22 im DEC-PABX-Modus ist. Im DEC-NT- Modus wird das E-Kanal-Bit von dem IDI erzeugt.
Ein Empfängerabschnitt des Leitungs-Interface-Abschnitts führt das Filtern, das bitzeitgesteuerte Extrahieren, die Rahmensynchronisation und Rahmungsfehleranzeige sowie das Ansammeln/Trennen (Thresholding/Slicing) von Eingangsdaten durch.

B.1. Rahmenausrichtvorgang in Richtung NT 10 zu TE 30

Die DEC 22 bringt die Bitposition 14, das FA-Bit, zwangsweise auf binär NULL. Wenn in den Bitpositionen 3 bis 13 keine NULLen von der DEC 22 übertragen werden, wird das FA-Bit zwangsweise auf eine Low-Markierung gebracht; in allen anderen Fällen wird das FA-Bit entsprechend dem pseudoternären Code erzeugt. Dementsprechend tritt innerhalb von 13 Bits von dem Rahmungsbit an eine "Verletzung" des Code auf.
Das TE 30 sucht nach Leitungscodeverletzungen. Nach Entdeckung einer Verletzung wird eine Zählung der Anzahl der Bits bis zur nächsten Verletzung initiiert. Wenn der Zählstand, die Entfernung zwischen dem Rahmungs- und dem Hilfsrahmungsbit, 13 oder weniger beträgt, wird die erste Verletzung zur Anzeige der richtigen Rahmenposition verwendet. Bei einem anderen Zählergebnis wird angenommen, daß keine korrekte Rahmung erreicht worden ist, und das TE 30 sucht weiter.
Der Leitungs-Interface-Abschnitt der DSC 34 erzeugt ein Rahmungsverlustsignal, wenn eine zu zwei 48-Bit-Rahmen äquivalente Zeitperiode verstrichen ist, ohne daß nach dem beschriebenen Größer/gleich-13-Kriterium ein gültiges Codeverletzungspaar erkannt worden ist. Unmittelbar nach Erzeugung dieses Signals unterbricht die DSC 34 den Sendevorgang.
Wenn der Leitungs-Interface-Abschnitt der DSC 34 drei aufeinanderfolgende Leitungscodeverletzungspaare empfängt, die dem beschriebenen Kriterium Folge leisten, erzeugt die Leitungs-Interface-Einheit ein Signal, das angibt, daß das TE 30 die Synchronisation erreicht hat.

B.2 Rahmenausrichtvorgang in Richtung TE 30 zu NT 10

Die DSC 34 führt die Rahmenausrichtung auf gleiche Weise durch wie gerade beschrieben, mit der Ausnahme, daß das FA-Bit entsprechend einem internen Puffer des Leitungs-Interface-Abschnitts der DSC 34 gesetzt ist, da bei dem Leitungs-Interface- Abschnitt der DEC 22 eine fixe Zeitsteuerung verwendet wird. Wenn eine NULL in diesen Puffer geladen wird, erzeugt die DSC 34 zum Senden in Richtung TE 30 zu NT 10 ein Low-Zeichen an der FA- Bit-Position.

B. 3 D-Kanal-Zugriffsprotokoll

Die DSC 34 benutzt das D-Kanal-Zugriffsprotokoll, das ermöglicht, daß eine Reihe von in einer "point-to-multipoint"-Konfiguration verbundenen TEs in geordneter Weise Zugriff auf den D-Kanal bekommen. Der Vorgang gewährleistet, daß selbst in den Fällen, in denen zwei oder mehr TEs gleichzeitig den Versuch des Zugriffs auf den D-Kanal unternehmen, stets ein TE das Senden seiner Informationen erfolgreich beenden kann. Dieser Vorgang ermöglicht auch den Betrieb der TEs in der point-to-point-Konfiguration.
Die Informationen auf dem D-Kanal werden in Layer-2-Rahmen gesendet, welche von aus dem Binärmuster 011111110 bestehenden Flaggen begrenzt werden. Wenn kein TE Informationen zu senden hat, ist der Zustand auf dem "S"-Interface in beiden Senderichtungen sämtlich "EINS".
Die DSC 34 ist mit einem Echo-(E)-Kanal versehen, der es einem an der DSC angebrachten TE 30 ermöglicht, den Verkehr auf dem D- Kanal zu überwachen. Bei Empfang eines D-Kanal-Bits von dem oder den mit dem NT 10 verbundenen TE(s) 30 reflektiert ein NT 10 diesen Sendezustand zu dem oder den TE(s) in der nächsten verfügbaren E-Kanal-Bit-Position.
Nach einer Zeitspanne, "X", die gleich einer vorbestimmten Zahl von D-Kanal-Bit-Perioden ist, wird das TE 10 zwecks Senden gelöscht, wenn der Zustand des E-Kanals von rein binären EINSen beibehalten wird. Wenn während dieses Sensierzustands eine binäre NULL auftritt, setzt das TE seinen Zähler zurück und überwacht den D-Kanal weiter. Während des Sendens von Informationen auf dem D-Kanal überwacht das TE den empfangenen E-Kanal-Bitstrom, und die DLC innerhalb der DSC des TE vergleicht das zuletzt gesendete Bit mit dem nächsten empfangenen E-Bit. Wenn das gesendete Bit das gleiche ist wie das empfangene Echo-Bit, sendet das TE weiter. Wenn jedoch das empfangene Echo anders ist, beginnt das TE zu senden und kehrt in den D-Kanal-Sensierzustand zurück.
Ein TE, das den Sendevorgang eines Layer-2-Rahmens erfolgreich beendet hat, inkrementiert den Inhalt seines Zählers, "K", zu einem Wert "K+1" und kehrt in den D-Kanal-Sensierzustand zurück. Der Zähler wird auf "X" rückgesetzt, wenn auf dem E-Kanal "K+1" binäre EINSen erfaßt worden sind.
Fig. 5 veranschaulicht die Verwendung einer DEC 22 in einer mit einem "S"-Interface verbundenen Leitungskarte zum Austausch über eine private automatische Abzweigleitung (PABX) mit acht Kanälen. Die Leitungskarte verwendet acht DECs, von denen zwei, DEC 60 und DEC 62, in Fig. 5 dargestellt sind. Ein einziger Leitungskartenmikroprozessor (MPC) 64 wird verwendet, der, wie in Verbindung mit Fig. 1 beschrieben, auf der Steuersammelleitung empfangene Steuersignale gemeinsam allen acht DECs zuführt.
Der Leitungskarten-MPC 64 ist in Fig. 5 als einen separaten mit PERIPHERIEGERÄT beschrifteten Block aufweisend dargestellt, der eine Verbindung zu der Steuersammelleitung bildet. Jede von zwei Vierfach-Austausch-Energie-Steuereinrichtungen (QEPCs) liefert Energie zu vieren der DECs. Das "S"-Interface, das die Vollduplex-Signale über acht Leitungen, von denen zwei, 68 und 70, dargestellt sind, führt zu den acht DECs.
Die in Fig. 5 dargestellte Leitungskarte 66 mit 8 Kanälen zeigt die möglichen Leitbahnen der auf den B1-, B2- und D-Kanälen durch den Leitungskartenmikroprozessor 64 geführten gemultiplexten Signale. Diese Signale werden von dem TE 30 (Fig. 1) empfangen und zu diesem gesendet, und zwar über das "S"-Interface. Die 3-Kanäle zu dem "S"-Interface hin oder davon weg können direkt oder über die Doppel-PCM-Sammelleitung 12 über die DECs zu dem Leitungskarten-MPC 64 geleitet werden. Alle acht der DECs sind, wie mit den Signalleitungen 68 und 70, mit der Doppel-PCM-Sammelleitung 12 verbunden, obwohl lediglich die DECs 60 und 62 in Fig. 5 als mit der PCM-Sammelleitung verbunden dargestellt sind.
Wenn von dem TE 30 ein D-Kanal-Paket empfangen wird, kann der Leitungskarten-MPC 64 das Paket über die Doppel-PCM-Sammelleitung 12 zur Verarbeitung durch eine nicht auf der Leitungskarte 66 angeordnete Schaltung weitergeben, oder er kann das Paket über eine DEC zur Verarbeitung auf der Leitungskarte 66 zu dem Leitungskarten-MPC 64 weitergeben. Umgekehrt kann ein D-Kanal- Paket direkt von der Doppel-PCM-Sammelleitung 12 oder dem Leitungskarten-MPC 64 in eine DEC auf der Leitungskarte 66 gelangen, wenn ein D-Kanal-Paket über das "S"-Interface zu dem TE 30 gesendet wird.
Der Leitungskarten-MPC 64 kann mit einem mehrere Leitungskarten 66 steuernden (nicht dargestellten) Zentralcomputer kommunizieren, indem er über eine DEC Daten über die Doppel-PCM-Sammelleitung 12 sendet und empfängt.

B. 4 Aktivierung/Deaktivierung

Wenn der Leitungs-Interface-Abschnitt der DSC 34 Aktivität an dem S-Interface 32 erkennt, führt die DSC 34 den CCITT-Aktivierungsvorgang aus und erzeugt bei Empfang des Info 4-Signals ein Signal, das eine Unterbrechung des MPC 38 bewirkt. Der Leitungs- Interface-Abschnitt der DSC 34 setzt das Senden der Rahmung fort, doch stoppt, wenn er von der DEC 22 ein Deaktivierungssignal empfängt, obwohl der Leitungs-Interface-Abschnitt so lange, wie der NT 10 Rahmungssignale sendet, im vollständig aktivierten Zustand verbleibt. Die folgende Tabelle III faßt die Aktivierungs-/Deaktivierungs-Signal-Vorgänge der DSC 34 zusammen. Wie dargestellt, startet der Vorgang für eine NT 10-zu-TE 30-Aktivierung mit einem Info 2-Signal von dem NT 10 zu dem TE 30. Info 1 wird lediglich dann verwendet, wenn der TE 30 die Aktivierung initiiert. Der Info 1-Sendevorgang von TE 30 her stoppt, wenn NT 10 Info 2 erkennt, und nach Gewährleistung der Synchronisation setzt das Senden von Info 3 von TE 30 her ein.

TABELLE III

Aktivierungs-/Deaktivierungssignale

Signale von NT 10 an TE 30
Info 0 - Kein Signal
Info 2 - Rahmen mit allen auf binär NULL gesetzten Bits der B-, D- und D-Echo-Kanäle. N- und L-Bits entsprechend den normalen Kodierregeln.
Bit A auf NULL gesetzt.
Info 4 - Rahmen mit Operationsdaten auf B-, D- und D-Echo-Kanälen. Bit A auf binär EINS gesetzt.
Signale von TE 30 an NT 10
Info 0 - Kein Signal
Info 1 - Kontinuierliches Signal mit dem Muster: positiv NULL, negativ NULL, sechs EINSen. Normale Bitrate von 192 kbs.
Info 3 - Synchronisierte
Rahmen mit Operationsdaten auf B- und D-Kanälen.

C. DEC-Architektur

Die Digital-Austauschsteuerung (DEC) 22 besteht aus sieben Funktionsblöcken, wie dies in Fig. 6 dargestellt ist. Die DEC stellt eine Austauschabschlußfunktion für einen einzigen Digitalteilnehmerzugriff auf ein Telefonnetz bereit. Die DEC ist am Referenzpunkt "S" mit den CCITT-I-Series-Empfehlungen kompatibel. Dementsprechend kann der Benutzer der DEC PABX-Leitungskarten konzipieren, die internationalen Standards entsprechen.
Gemäß Fig. 6 stellt die DEC 22 einen 192-kbs-Vollduplex-Digitalpfad für über Isoliertransformatoren (24, Fig. 1) auf dem Vierdraht-"S"-Interface (32, Fig. 1) an den Anschlüssen LIN1 und LIN2 empfangene und auf dem Vierdraht-Interface von den Anschlüssen LOUT1 und LOUT2 gesendete Bitströme. Die DEC trennt den empfangenen Bitstrom in die B1- und B2-Kanäle (jeweils 64 kbs) und den D-Kanal (16 kbs). Die B-Kanäle werden zu verschiedenen der in Fig. 6 dargestellten und vom Benutzer gesteuerten Funktionsblöcke geleitet. Der D-Kanal wird am Level 2 in der DEC 22 teilweise verarbeitet und über ein Mikroprozessor-Interface (MPI) 100 zu einem Mikroprozessor (16, Fig. 1) zur weiteren Verarbeitung weitergegeben. Die in der verwandten mitanhängigen Anmeldung "Digital Subscriber Controller" enthaltene Beschreibung des Mikroprozessor-Interface (MPI) ist durch Bezugnahme Teil der vorliegenden Anmeldung und betrifft das MPI 100 der DEC 22. Die DEC 22 der vorliegenden Erfindung hält sich an beide der bedeutendsten CCITT-Empfehlungen, die "point-to-point"- und die "point-to-multipoint"-Teilnehmerkonfigurationen, so daß sie sowohl bei PBX- als auch bei öffentlichen Anwendungsbereichen verwendet werden kann.
Wie Fig. 6 zeigt, weist die DEC 22 eine Leitungs-Interface-Einheit (LIU) auf, die einen mit den Anschlüssen LIN1 und LIN2 verbundenen Empfängerabschnitt und einen mit den Anschlüssen LOUT1 und LOUT2 verbundenen Senderabschnitt aufweist. Die in der verwandten mitanhängigen Anmeldung "Digital Subscriber Controller" enthaltene Beschreibung der LIU ist durch Bezugnahme Teil der vorliegenden Anmeldung und betrifft die LIU 110 der DEC 22, unter Ausnahme dessen, daß letztere LIU 110 in zwei Modi betreibbar ist; einem zur adaptiven Zeitsteuerung, die bei der "extended passive bus"- und "point-to-point"-Konfiguration verwendet wird, und einem für die bei der "short passive bus"-Konfiguration angewandten fixen Zeitsteuerung.
Ein Satz aus vier Bussen, die kollektiv als Bus 140 bezeichnet werden, ist in Fig. 6 dargestellt, er verbindet alle Elemente und leitet die B- und S/FA-Kanal-Daten. Die DEC 22 weist ferner eine Datenübertragungssteuereinrichtung (DLC) 150 auf, die mit einem Bus 142 verbunden ist, der den über die LIU 110 empfangenen 16-kbs-D-Kanal teilweise verarbeitet. Ein Satz aus vier Bussen, die kollektiv als Bus 142 bezeichnet werden, ist in Fig. 6 dargestellt, er verbindet verschiedene der Elemente und leitet die D-Kanal-Daten. Die in der verwandten mitanhängigen Anmeldung "Digital Subscriber Controller" enthaltene Beschreibung der DLC ist durch Bezugnahme Teil der vorliegenden Anmeldung und gehört zu der DLC 150 der DEC 22. Ein Bus 144 verbindet die DLC 150 direkt mit dem MPI 100.
Ein Abschnitt des Zwischen-Digital-Interface (IDI) 160 der DEC 22 ist mit dem Bus 140 verbunden. Das IDI 160 ermöglicht den Empfang bzw. das Senden der B- und D-Kanal-Daten an einem IDIN- bzw. einem IDOUT-Anschluß. Ein IDI-Rahmensynchronisationssignal (IFS) wird an einen IDI-Rahmensynchronisationsanschluß (IFST) geleitet.
Ein Abschnitt eines Datenleitmultiplexers (MUX) 170 der DEC 22 ist über den Mikroprozessor 16 extern programmierbar und steuert in Reaktion darauf die gemultiplexten Bitströme auf den B1- und B2-Kanälen und dem D-Kanal, die empfangen und von der DEC 22 zu externen Peripheriegeräten gesendet werden. Der MUX 170 kann so programmiert werden, daß er viele verschiedene Signalpfade über die Busse 140 und 142 erstellt, die Quelle und Ziele aufweisen, einschließlich: der Doppel-PCM-Sammelleitung, dem MPI 100, der LIU 110, der DLC 150, dem IDI 160 und dem TSA 180. Der MUX 170 von Fig. 6 weist einen B-MUX-Abschnitt 172 auf, der die 64-kbs- B1- und B2- und S/FA-Kanäle innerhalb der Gruppe von MPI 100, LIU 110, dem IDI 160 und dem TSA 180 selektiv leitet, wobei die internen logischen Kanäle darauf als Ba, Bb und S/FA (für den MPI), B1, B2 und S/FA (für die LIU und den IDI) und als B1 und B2 (für den TSA) bezeichnet werden. Der MUX 170 weist ferner einen D-MUX-Abschnitt 174 auf, der selektiv den D-Kanal innerhalb der Gruppe von MPI 100, LIU 110, dem TSA 180, dem IDI 160 und der DLC 150 leitet.
Ein Datenleitmultiplexer ist Gegenstand einer verwandten mitanhängigen Anmeldung mit der Nummer 759 624, eingereicht am 26. Juli 1985 auf Alan T. Clark und Arthur F. Lange mit dem Titel "Programmable Data-Routing Multiplexer" und an die Abtretungsempfängerin der vorliegenden Erfindung abgetreten. Die ausführliche Beschreibung des Multiplexers und der Multiplexersteuerregister und der zugehörigen Elemente innerhalb des Multiplexers ist in dieser verwandten mitanhängigen Anmeldung enthalten und wird durch Bezugnahme Teil der vorliegenden Anmeldung, und betrifft den MUX 170 der DEC 22, unter Ausnahme dessen, daß der MUX 170 auch den D-Kanal von der DLC 150 zu dem TSA 180, dem IDI 160 oder der LIU 110 leitet und ferner die direkte Übertragung der D-Kanal-Daten zwischen zweien der drei Elemente zuläßt, wobei der TSA, der IDI und die LIU die DLC 150 umgehen.
Ein Zeitschlitzzuordner (TSA) 180 der vorliegenden Erfindung ist mit dem Bus 140 verbunden, führt die Zeitschlitzzuordnung für die B1- und/oder B2-Sprech-/Daten-Kanal-Informationen und die D- Kanal-Informationen, die über die mit der TSA 180 verbundenen Doppel-PCM-Sammelleitungen A und B 12 gesendet und empfangen werden, durch. Signale von dem MPI 100 können auch über die PCM- Sammelleitung 12 über den TSA 180 gesendet werden. Die Sende- und Empfangs-Zeitschlitzzuordnung kann über das MPI 100 vom Benutzer programmiert werden. Sämtliche Elemente der DEC 22 von Fig. 6 sind auf einen Takt (PCLK) synchronisiert, der von der PCM-Sammelleitung 12 und der 8-KHz-Rahmen-Synchronisation abgeleitet wird, die den Beginn eines PCM-Rahmens angibt. Der TSA 180 wird nachfolgend im einzelnen beschrieben.

D. DSC-programmierbare interne Busstruktur

Der MUX 170 enthält drei Multiplexersteuerregister (MCR1, MCR2 und MCR3), die über das MPI 100 programmiert werden können, so daß der Datenstrom entlang der in Fig. 6 funktionell als Busse 140 und 142 dargestellten teilnehmergewählten bidirektionalen Datenpfade geleitet wird.

D.1 Logische Busstruktur

Der B-MUX-Abschnitt 172 des MUX 170 kann diese bidirektionalen Pfade zwischen den in Fig. 7 dargestellten elflogischen MUX- Ports B1 (LIU), S/Fa (LIU), Ba (MPI), Bb (MPI), S/Fa (MPI), B1 (TSA), B2 (TSA), B1 (IDI), B2 (IDI) und S/FA (IDI) erstellen, wie durch den Inhalt von MCR1, MCR2 und MCR3 gesteuert. Der D- MUX-Abschnitt 174 des MUX 170 kann diese bidirektionalen Pfade zwischen den vier logischen MUX-Ports D(IDI), D(LIU), D(DLC) und von MCR1, MCR2 und MCR3 erstellen.
Diese MCRs sind extern so programmiert, daß sie zwei beliebige der acht logischen B-Kanal-Ports miteinander verbinden, indem sie einen geeigneten Kanalcode in das entsprechende MCR schreiben. Jedes der MCR1, MCR2 und MCR3 empfängt ein Paar von Vier- Bit-Kanalcodes, die entsprechend der folgenden Tabelle IV die logischen Kanalverbindungen spezifizieren. Das Zuordnen der Kanalcodes 0001 und 0100 zu dem MCR1 beispielsweise würde eine bidirektionale Kanalverbindung von B1 (LIU) und Bb (MPI) erstellen. Eine Rückschleifenverbindung kann erstellt werden, indem dasselbe Kanalcodepaar einem bestimmten MCR zugeordnet wird.

TABELLE IV

MCR1-, MCR2- und MCR3-Kanalcodes

Code Kanal
0000 Keine Verbindung
0001 B1 (LIU)
0010 B2 (LIU)
0011 Ba (MPI)
0100 Bb (MPI)
0101 B1 (TSA)
0110 B2 (TSA)
0111 B1 (IDI)
1000 B2 (IDI)
Die oben erwähnte verwandte mitanhängige Anmeldung enthält eine ausführliche Beschreibung der MCR1-4-Register und der Art und Vorrichtung zur Einwirkung auf die teilnehmergewählten Datenpfade innerhalb des MUX 170, und diese Beschreibung wird hiermit durch Bezugnahme Teil der vorliegenden Anmeldung.

D.2 Interne physikalische Busstruktur

Die interne Busstruktur der DEC 22, die in Fig. 6 funktionell als Busse 140 und 142 gezeigt ist, ist in Fig. 8 dargestellt. Dort sind die bidirektionalen B-Kanal-Datenpfade B1 und 32 (LIU); B1 und B2 (IDI); B1 und B2 (TSA) und Ba, Bb und S/FA (MPI) dargestellt, auf die vorstehend in Abschnitt D.1 Bezug genommen wurde und die in Fig. 8 mit 200, 202, 204 bzw. 206 bezeichnet sind. Ferner sind in Fig. 8 drei Steuerbusse 208, 210 und 212 dargestellt, die die Ports DA&sub0;&submin;&sub7;, DB&sub0;&submin;&sub7; bzw. MP1STRT&sub0;&submin;&sub6; des MPI 100 mit den Ports DA&sub0;&submin;&sub7;, DB&sub0;&submin;&sub7; und MP1STRT&sub0;&submin;&sub6; der LIU 110, der DLC 150, des IDI 160, des MUX 170 und des TSA 180 verbinden.
Der Inhalt der MCR1-, MCR2- und MCR3-Register bestimmt die bestimmte Verbindung, die auf den Datenbussen 200, 202, 204 und 206 implementiert wird, wie oben entsprechend Tabelle IV in Abschnitt D.1 beschrieben. Die Art, auf die der Teilnehmer die MCR1-, MCR2- und MCR3-Register sowie die anderen benutzerzugänglichen Register innerhalb der DSC 34 programmiert, wird im folgenden in Abschnitt E beschrieben.
Wie in Fig. 8 gezeigt, sind die LIU 110, der IDI 160 und die DLC 150, Abschnitte der DEC 22, über einen Datenbus 214, 216 bzw. 218 mit dem MUX 170 verbunden. Diese Busse leiten die D-Kanal- Information von dem IDI 160 und der LIU 110 zu der DLC 150 hin und davon weg. Ein Bus 220 verbindet die DLC 150 und das MPI 100 und leitet die D-Kanal-Information direkt zwischen diesen beiden Elementen.

E. Das Mikroprozessor-Interface

Die DEC 22 weist eine Reihe programmierbarer Register auf, auf die über das Mikroprozessor-Interface (MPI) 100 zugegriffen werden kann. Fig. 9 stellt die interne Struktur des MPI 100 dar, die einen Eingangs-/Ausgangs-(I/O)-Puffer 300, ein Befehlsregister (CR) 302, ein Interrupt-Register (IR) 304, ein LIU- und IDI-Statusregister (LSR und ISR) 306, ein Datenregister (DR) 308 und ein D-Kanal-Sende-Empfangs-FIFO-Stapelregister 312 aufweist. Das CR 302, das IR 304 und das DR 308 sind über die D&sub0;&submin;&sub7;-Anschlüsse der DEC 22 und des I/O-Puffers 300 benutzerzugänglich. Die Signale (H=HIGH-Signalpeqel, L=LOW-Signalpegel, X=entweder HIGH- oder LOW-Signalpegel), die A&sub0;&submin;&sub2;-Adreßanschlüsse und -signale an einem Chipwähl-( CS)-, einem Lese-( RD)-Freigabe- und einem Schreib-( WR)-Freigabeanschluß der DSC 34 bestimmen, auf welches Register entsprechend der folgenden Tabelle V unter der Steuerung der Zeitsteuerungs- und Bussteuerschaltung 310 zugegriffen werden soll. (Wie hierin verwendet, sind die Signale, vor denen das Zeichen " " steht, aktiv LOW). Der in Fig. 9 gezeigte logische Bus 140 (Fig. 6) entspricht den physikalischen Bussen 204, 208 und 212, die in Fig. 8 dargestellt sind und das MPI 100 mit den anderen Elementen der in Fig. 8 dargestellten DSC 34 verbinden. Die Zeitsteuerungs- und Bussteuerschaltung 310 ordnet diese physikalischen Busse entsprechend der folgenden Tabelle VI zu, wie dem Fachmann ersichtlich sein wird.
Tabelle V bezieht sich auf eine Anzahl sogenannter "direkter" Register, die sich in dem MPI-Abschnitt der DSC 34 befinden. Die erwähnten Sende-(TxD)- und Empfangs-(RxD)-Puffer auf den Leitungen sieben bis zwölf stellen einen von mehreren Puffern dar, die in Fig. 9 generell als Sende-/Empfangs-Puffer 312 in dem MPI 100 dargestellt sind.
Das DSR 306, das DER 308 und das IR 304 sind jeweils Acht-Bit- Register, die über das MPI 100 teilnehmerzugänglich sind. Diese Register sind der DLC 150 zugeordnet und ihr Inhalt kann von der DLC 150 über das MPI 100 eingeschrieben und von der MPC 38 über das MPI 100 empfangen werden.
Tabelle VI bezieht sich auch auf eine Reihe der sogenannten "indirekten" Register, die sich nicht in dem Abschnitt des MPI 100 der DSC 34 befinden. TABELLE V Direkter Registerzugriff durch das MPI 100
L H L L L L CR, nur Schreiben
L L H L H IR, nur Lesen
L H L L H L Datenregister, Schreiben
L L H L H Datenregister, Lesen
L L H H H LSR, nur Lesen
L L H H L ISR, nur Lesen
L H H H Ba-Kanal-TxD-Puffer, nur Schreiben
L H H L H Ba-Kanal-RxD-Puffer, nur Lesen
L H L H H Bb-Kanal-TxD-Puffer, nur Schreiben
L H H H L Bb-Kanal-RxD-Puffer, nur Lesen
L H H H H S/FA-TxD-Puffer, nur Schreiben
L L H H H H S/FA-RxD-Puffer, nur Lesen
H X X X X X Kein Zugriff
Das CR 302 besteht aus einem Acht-Bit-Register, wie in Fig. 10 gezeigt. Das CR 302 ist in ein Drei-Bit-(Y2,Y1,Y0)-Feld, das das Zielcodefeld (DCF) enthält, und ein Fünf-Bit-(Z4,Z3,Z2,Z1,Z0)- Feld, das das Betriebscodefeld (OCF) enthält, unterteilt. Die "Y"-Bits des DCF definieren, auf welchen Abschnitt der DEC 22 der Benutzer über das MPI 100 entsprechend der folgenden Tabelle VI zugreift, die "Z"-Bits des OCF definieren das oder die Datenregister innerhalb dem Abschnitte der LIU 110, des MUX 170 und des TSA 180 der DEC 22, die durch den DCF des Acht-Bit-Inhalts des Befehlsregisters entsprechend der folgenden Tabelle VII spezifiziert werden. (Auf die Register innerhalb der verbleibenden Abschnitte der DEC 22 wird auf ähnliche Art zugegriffen wie in Tabelle VII gezeigt, doch wird dies nicht beschrieben.)

TABELLE VI

Zielcodefeld des Befehlsregisters

DCF
Y2 Y1 Y0 DEC-Abschnitt
0 0 1 INIT/ IR
0 1 0 LIU 110
0 1 1 IDI 160
1 0 0 TSA 180
1 0 1 DLC 150
1 1 0 MUX 170 TABELLE VII Operationscodefeld des Befehlsregisters
DEC Filter und/oder Daten
Abschnitt Z4 Z3 Z2 Z1 Z0 Zugriffsregister
INIT Lesen/Schreiben INIT-Register
LIU 110 Lesen/Schreiben LMR1
LIU 110 Lesen/Schreiben LMR2
LIU 110 Lesen/Schreiben LMR1-2
MUX 170 Lesen/Schreiben MCR1
MUX 170 Lesen/Schreiben MCR2
MUX 170 Lesen/Schreiben MCR3
MUX 170 Lesen/Schreiben MCR4
MUX 170 Lesen/Schreiben MCR1-4
TSA 180 Lesen/Schreiben TSB1X-Register
TSA 180 Lesen/Schreiben TSB1R-Register
TSA 180 Lesen/Schreiben TSB2X-Register
TSA 180 Lesen/Schreiben TSB2R-Register
TSA 180 Lesen/Schreiben TSDX-Register
TSA 180 Lesen/Schreiben TSDR-Register
TSA 180 Lesen/Schreiben CSR
TSA 180 Lesen/Schreiben DBO-Register
TSA 180 Lesen/Schreiben TER
TSA 180 Lesen/Schreiben aller TSA-Register
Das LIU-Statusregister (LSR), das LIU-D-Kanal-Prioritätsregister (LPR) und die zwei LIU-Modusregister (LMR1 und LMR2) sind programmierbare Register innerhalb des Abschnitts LIU 110 der DEC 22. Die MCR1-4-Register wurden oben in Abschnitt D.1 in Verbindung mit den logischen B-Kanälen und den Interrupt-Codes des MUX 170 beschrieben. Die Zeitschlitzregister für das B1-Kanal-Sende- und -Empfangs-(TSB1X,TSB1R), für das 32-Kanal-Sende- und -Empfangs-(TSB2X,TSB2R), für das D-Kanal-Sende- und -Empfangs- (TSDX,TSDR), das Taktschlitzregister (CSR) und D-Kanal-Bit-Offset-(DBO)-Register und das Sende-/Empfangs-Freigabe-Register (TER) sind programmierbare Register innerhalb des Abschnitts TSA 180 der DEC 22 und werden in Verbindung mit dem TSA 180 in Abschnitt F. beschrieben.
Um aus einem der indirekten Register, d. h. denjenigen, die sich nicht im MPI 100, wie in der Direktregisterzugriffstabelle V gezeigt, befinden, auszulesen oder in dieses einzuschreiben, wird zunächst ein Befehlswort in das CR 302 eingeschrieben. Abhängig vom Inhalt der DCR- und OCF-Felder des Befehlswortes wird entsprechend den Tabellen VI und VII eines oder mehrere Datenbytes zu dem/den gewählten Register(n) übertragen.

F. Zeitschlitzzuordner

Die DEC 22 weist den Zeitschlitzzuordner (TSA) 180 der vorliegenden Erfindung auf, der die interne Struktur gemäß Fig. 10 aufweist. Ein externer Interface-(TSAEXT)-Abschnitt 400 des Zeitschlitzzuordners empfängt die PFS-, PCLK PCM-Rahmensynchronisations- und -Taktsignale sowie die von den A- und B-Kanälen der Doppel-PCM-Sammelleitung 12 empfangenen DRA- und DRB- Datensignale. Diese Signale werden zu den anderen Elementen der in Fig. 10 dargestellten TSA 180 verteilt. TSAEXT 400 erzeugt DXA- und DXB-Datensignale auf die A- und B-Kanäle der Doppel- PCM-Sammelleitung 12 und Zeitschlitzsteuer-(TSCA und TSCB)-Signale für die A- und B-Kanäle der Doppel-PCM-Sammelleitung 12, wie im folgenden beschrieben wird.
Ein Zeitschlitzadreßdekodierer (TSADDR) 402 empfängt einen Satz Registeradreßsignale (MP1STRT) von dem MPI 100 über den Bus 212 (Fig. 8). Diese Signale dienen, zusammen mit MP1READ und MP1WRI- TE und einem Phase-Zwei-Takt-(PH2)-Signal, zur Erzeugung von Signalen, die an die verschiedenen Register innerhalb der TSA 180 adressiert sind, wie oben in Verbindung mit Tabelle VII beschrieben. Diese Adreßdekodierfunktion ist dem Fachmann bekannt und wird nicht ausführlicher beschrieben.
Diese adressierbaren Register befinden sich innerhalb eines TSA- Steuer-(TSACON)-Abschnittes 404 des TSA 180. Der TSACON 404 empfängt außerdem die PFS- und PCLK-Signale von dem TSAEXT 400 und erzeugt daraus Zählsignale bis zu 1.024 für den "Zeitschlitz"- und "Taktschlitz"-Wert der B1-, B2- und D-Kanäle. Ein "Zeitschlitz" ist eine Gruppe von sieben beim Senden oder Empfangen auf einem B-Kanal, einem erweiterten D-Kanal oder vier Standard-D-Kanälen verwendeten Bits. Ein "Taktschlitz" ist eine Gruppe von drei Bits, die anzeigen, wo die B- oder D-Kanal-Daten innerhalb des spezifizierten Zeitschlitzes beginnen, und wird nachfolgend als "Offset" bezeichnet. Dementsprechend kann ein "Taktschlitz"-Offset von null bis sieben spezifiziert werden und trifft dann auf alle Kanäle während des Empfangs oder auf alle Kanäle während des Sendens zu; Empfangs- und Senderichtungen weisen getrennte Taktschlitze auf. Dementsprechend ist der TSA 180 imstande, auf die 128 (=2&sup7;) "Zeitschlitze", die nach dem Empfang des PCM-Rahmensynchronisations-(PFS)-Signal auftreten, zuzugreifen. In Verbindung mit den 8 (=2³) "Zeitschlitzen" ist eine Gesamtmenge von 1.024 (2&sup7;·2³=2¹&sup0;) während jedes über die PCM- Sammelleitung 12 empfangenen oder gesendeten Rahmens einmalig adressierbar.
Dementsprechend liefert ein 10-Bit-Register innerhalb des TSACON 404 einen Zählstand von 1.024. Der TSACON 404 erzeugt einen Satz von Zählsignalen, die von einem Zeitschlitzzuordnungs-Multiplexer-(TSA-MUX)-Interface-Abschnitt 406 des TSA 180 empfangen werden. Da diese verschiedenen Signale durch den Inhalt der im Zusammenhang mit der vorstehenden Tabelle VII beschriebenen benutzerprogrammierbaren TSB1X-, TSB1R-, TSB2X-, TSB2R-, TSDX-, TSDR- und CSR-Register bestimmt werden, kann der Benutzer bis zu 128 mögliche Zeitschlitze an dem PCM-Interface bestimmen. Da die PCM-Sammelleitung 12 bei Geschwindigkeiten von bis zu 8,192 Mbps operiert, gestattet das dem Benutzer bis zu 128 mögliche Zeitschlitze bei 64 kbps ohne-Blockierung. Während jedes PCM-Rahmens können zwei 64-kbps-B-Kanäle (8-Bit-Zeitschlitze) und ein 16- kbps- oder ein 64-kbps-D-Kanal (2- oder 8-Bit-Zeitschlitz) über die PCM-Sammelleitung gesendet oder empfangen werden.
Der Abschnitt des TSA-MUX-Interface 406 des TSA 180 empfängt auch die DRA-, DRB-, PCLK- und PFS-Signale von dem TSAEXT 400 sowie die zeitgemultiplexten Signale auf den B1- und B2-Kanälen von dem MUX 170 über den Bus 204 (Fig. 8) und D-Kanal-Daten von der DLC 150 über den Bus 216 (Fig. 8). Das TSA-MUX-Interface 406 empfängt auch einen Satz Sensiersignale MX2SETB1, MX2SETB2 und Mx2SETD und Datenfreigabesignale MX2DETB1, MX2DETB2 und MX2DETD von dem MUX 170, der von dem TSA-MUX 406 zur Verarbeitung der B1-, B2- bzw. D-Kanal-Daten verwendet wird, wie nunmehr beschrieben wird.
Wie Fig. 11 zeigt, weist das TSA-MUX-Interface 406 des vorliegenden Ausführungsbeispiels einen Verbindungsmatrixabschnitt auf, der drei generell mit 410, 412 und 414 bezeichnete Hauptabschnitte aufweist. Der mit 410 bezeichnete Abschnitt der Verbindungsmatrix weist die D-Kanal-Verbindung zu dem MUX 170 über den Bus 204 (Fig. 8) auf, der mit 412 bezeichnete die B2-Kanal- Verbindung und der mit 414 bezeichnete die B1-Kanal-Verbindung.
Wie aus Fig. 11 hervorgeht, weist der D-Kanal-Verbindungsabschnitt 410 ein Seriell-zu-Parallel-Register 416, einen Satz aus vier Acht-Bit-Registern 418, 420, 422 und 424, ein Parallel-zu- Seriell-Register 426 auf. Die acht Leseanschlüsse (Ausgänge) des Registers 420 sind mit den acht Schreibanschlüssen (Eingängen) des Registers 422 durch acht kollektiv mit 428 bezeichnete Signalleitungen parallel geschaltet. Die acht Signalleitungen 428 sind parallel mit acht bidirektionalen Signalleitungen des Busses 204 verbunden. Die acht Schreibanschlüsse (Eingänge) der Register 418, 422, 424 und 426 sind mit den acht Leseanschlüssen (Ausgängen) der Register 416, 418, 422 bzw. 424 über acht kollektiv mit 430, 432, 434 bzw. 436 bezeichnete Signalleitungen parallel geschaltet. Die Register 416, 418 und 420 und die Register 422, 424 und 426 bilden einen dreistufigen Seriell-Ein- Parallel-Aus-Quellenpuffer bzw. Parallel-Ein-Seriell-Aus-Zielpuffer.
An einem Eingangsanschluß (DIN) empfängt das Seriell-zu-Parallel-Register 416 die hereinkommenden seriellen Daten von entweder dem A- oder dem B-Kanal der PCM-Sammelleitung 12. Die (nicht dargestellte) Wählschaltung ermöglicht es dem Benutzer, über das MPI 100 und den TSACON 404, die Datenquelle für den D-Kanal- Verbindungsabschnitt 410 zu wählen. An einen ersten Takteingangsanschluß CLK des Registers 416 wird ein von einem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes Zeitschlitzsteuerungsempfangs-D-Kanal-TSCRD-Signal über ein UND-Gatter 438 angelegt, das das PCM-Synchronisationstaktsignal PCLK empfängt, um für das Einschreiben der an den DIN-Eingangsanschluß des Registers 416 angelegten seriellen Signale die Synchronisation zu gewährleisten. Das von dem TSAEXT 400 erzeugte Synchronisationstaktsignal PCLKF wird an einen zweiten Takteingangsanschluß (CLKF) des Registers 416 angelegt.
Ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes zeitverschobenes Pseudorahmensynchronisations-TSPFS-Signal wird an einem Freigabeausgangs-(ENOUT)-Anschluß des Registers 416 und einem Freigabeeingangs-(ENIN)-Anschluß des Registers 420 empfangen. Ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TSRDLD-Signal wird an einem ENIN-Anschluß des Registers 416 empfangen. Das von dem MUX 170 erzeugte MX2SETD-Signal wird an einem ENOUT-Anschluß des Registers 420 empfangen.
Das von dem MUX 170 erzeugte MX2DETD-Signal wird an einen ENIN- Anschluß des Registers 422, das TSPFS-Signal an die ENOUT- und ENIN-Anschlüsse der Register 422 bzw. 424 und ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TSXDLD-Signal an die ENOUT- und ENIN-Anschlüsse der Register 424 bzw. 426 angelegt. An einem Serielldatenausgangs-(DOUT)-Anschluß des Registers 426 erzeugte Daten werden auf einer Signalleitung 440 unter der Steuerung des Synchronisationssignals zu der Doppel- PCM-Sammelleitung 12 geleitet. PCLKF ist an einen CLKF-Anschluß des Registers 426 angelegt und ein Signal ist an einen CLK-Anschluß des Registers 426 angelegt, wobei letzteres Signal von einem UND-Gatter 442 erzeugt wird, das ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TSCXD-Signal und das PCLK-Signal empfängt.
Wie im folgenden in Verbindung mit den Zeitsteuerungsdiagrammen von Fig. 12 beschrieben, koordiniert die D-Kanal-Verbindungsmatrix 410 die Zeitsteuerung der asynchronen Datenquellen an dem "S"-Interface 32 und der Doppel-PCM-Sammelleitung 12 der DEC 22, um daraus auf der Signalleitung 440 einen einzigen synchronen Datenstrom ohne "Schlupf" oder Verlust von Daten zu erzeugen.
Wie Fig. 11 zeigt, weist der B2-Kanal-Verbindungsabschnitt 412 ein Seriell-zu-Parallel-Register 446, einen Satz aus vier Acht- Bit-Registern 448, 450, 452 und 454, ein Parallel-zu-Seriell- Register 456 auf. Die acht Leseabschnitte (Ausgänge) des Registers 450 sind durch acht kollektiv mit 458 bezeichnete Signalleitungen mit den acht Schreibanschlüssen (Eingängen) des Registers 452 verbunden. Die acht Signalleitungen 458 sind parallel mit den acht bidirektionalen Signalleitungen des Busses 204 verbunden. Die acht Schreibanschlüsse (Eingänge) der Register 448, 452, 454 und 456 sind über acht kollektiv mit 460, 462, 464 bzw. 466 bezeichnete Signalleitungen parallel mit den acht Leseanschlüssen (Ausgängen) der Register 446, 448, 452 bzw. 454 verbunden. Die Register 446, 448 und 450 und die Register 452, 454 und 456 bilden einen dreistufigen Seriell-Ein-Parallel-Aus- Quellenpuffer bzw. einen Parallel-Ein-Seriell-Aus-Zielpuffer.
Das Seriell-zu-Parallel-Register 446 empfängt die von entweder dem A- oder B-Kanal der PCM-Sammelleitung hereinkommenden seriellen Daten an einem Eingangsanschluß (DIN). Die (nicht dargestellte) Abschnittsschaltung ermöglicht es dem Benutzer, über das MPI 100 und den TSACON 404 die Datenquelle für den B2-Kanal- Verbindungsabschnitt 412 zu wählen. An einen ersten Takteingangsanschluß CLK des Registers 446 wird ein von einem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes (Zeitschlitzsteuerungslese-D-Kanal)-TSCRB2-Signal angelegt, und zwar über ein UND-Gatter 468, das das PCM-Synchronisierungstaktsignal PCLK zum Einschreiben der seriellen Signale, die an den DIN-Eingangsanschluß des Registers 446 angelegt werden, empfängt. Das von dem TSAEXT 400 erzeugte Synchronisierungstaktsignal wird an einen zweiten Takteingangsanschluß (CLKF) des Registers 446 angelegt.
Ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TSPFS-Signal (Zeitschlitzpseudorahmensynchronisation) wird an einem Freigabeausgang-(ENOUT)-Anschluß des Registers 448 und einem Freigabeeingang-(ENIN)-Anschluß des Registers 450 empfangen. Ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TBRB2LD-Signal wird an einem ENIN-Anschluß des Registers 446 empfangen. Das von dem MUX 170 erzeugte MX2SETB2-Signal wird an einem ENOUT-Anschluß des Registers 450 empfangen.
Das von dem MUX 170 erzeugte MX2DETB2-Signal wird an einen ENIN- Anschluß des Registers 452, das TSPFS-Signal an die ENOUT- und ENIN-Anschlüsse der Register 452 bzw. 454 und ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TSXB2LD-Signal wird an die ENOUT- und ENIN-Anschlüsse der Register 454 bzw. 456 angelegt. Es werden Signale an einem Seriell-Daten-Aus-(DOUT)- Anschluß des Registers 456 erzeugt, die unter der Steuerung des Synchronisationssignals auf einer Signalleitung 470 zu der Doppel-PCM-Sammelleitung 12 geleitet werden. PCLKF wird an einen CLKF-Anschluß des Registers 456 angelegt und es wird ein Signal an einen CLK-Anschluß des Registers 456 angelegt, wobei letzteres Signal von einem UND-Gatter 472 erzeugt wird, das ein TSCXB2-Signal, das von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugt wird, sowie ein PCLK-Signal empfängt.
Wie im folgenden in Verbindung mit den Zeitsteuerungsdiagrammen von Fig. 12 beschrieben, koordiniert die 32-Kanal-Verbindungsmatrix 412 die Zeitsteuerung der asynchronen Datenquellen an dem "S"-Interface 32 und der Doppel-PCM-Sammelleitung 12 der DEC 22, um daraus auf der Signalleitung 470 einen einzigen synchronen Datenstrom ohne "Schlupf" oder Verlust von Daten zu erzeugen.
Wie Fig. 11 zeigt, weist der B1-Kanal-Verbindungsabschnitt 414 ein Seriell-zu-Parallel-Register 476, einen Satz aus vier Acht- Bit-Registern 478, 480, 482 und 484, ein Parallel-zu-Seriell- Register 486 auf. Die acht Leseanschlüsse (Ausgänge) des Registers 480 sind über acht kollektiv mit 488 bezeichnete Signalleitungen parallel mit acht Schreibanschlüssen (Eingängen) des Registers 482 verbunden. Die acht Signalleitungen 488 sind parallel mit den acht bidirektionalen Signalleitungen des Busses 204 verbunden. Die acht Schreibanschlüsse (Eingänge) der Register 478, 482, 484 und 486 sind über acht kollektiv mit 490, 492, 494 und 496 bezeichnete Signalleitungen parallel mit den acht Leseanschlüssen (Ausgängen) der Register 476, 478, 482 bzw. 484 verbunden. Die Register 476, 478 und 480 und die Register 482, 484 und 486 bilden einen dreistufigen Seriell-Ein-Parallel- Aus-Quellenpuffer bzw. Parallel-Ein-Seriell-Aus-Zielpuffer.
An einem Eingangsanschluß (DIN) empfängt das Seriell-zu-Parallel-Register 476 die von entweder dem A- oder dem B-Kanal der PCM-Sammelleitung 12 hereinkommenden seriellen Daten. Eine (nicht dargestellte) Wählschaltung gestattet es dem Benutzer, über das MPI 100 und den TSACON 404, die Datenquelle für den B1- Kanal-Verbindungsabschnitt 414 zu wählen. An einen ersten Takteingangsanschluß CLK des Registers 476 wird ein von einem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes (Zeitschlitzsteuerlese-D-Kanal)-TSCRB1-Signal über ein UND-Gatter angelegt, das das PCM-Synchronisationstaktsignal PCLK empfängt, um die Synchronisation für das Einschreiben der an den DIN-Eingangsanschluß des Registers 476 angelegten seriellen Signale zu gewährleisten. Das von dem TSAEXT 400 erzeugte Synchronisationstaktsignal PCLKF wird an einem zweiten Takteingangsanschluß (CLKF) des Registers 416 angelegt.
Ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes (Zeitschlitzpseudorahmensynchronisations)-TSPFS-Signal wird an einem Freigabeausgang-(ENOUT)-Anschluß des Registers 478 und einem Freigabeeingang-(ENIN)-Anschluß des Registers 480 empfangen. Ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TBRILD-Signal wird an einem ENIN-Anschluß des Registers 476 empfangen. Das von dem MUX 170 erzeugte MX2SETB1-Signal wird an einem ENOUT-Anschluß des Registers 480 empfangen.
Das von dem MUX 170 erzeugte MX2DETB1-Signal wird an einen ENIN- Anschluß des Registers 482, das TSPFS-Signal an die ENOUT- und ENIN-Anschlüsse der Register 482 bzw. 484 und ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TSXBILD-Signal wird an die ENOUT- und ENIN-Anschlüsse der Register 484 bzw. 486 angelegt. An einem Seriell-Daten-Aus-(DOUT)-Anschluß des Registers 486 werden Signale erzeugt, die auf einer Signalleitung 500 unter der Steuerung der Synchronisationssignale zu der Doppel-PCM-Sammelleitung 12 geleitet werden. PCLKF wird an einen CLKF-Anschluß des Registers 486 angelegt und ein Signal wird an einen CLK-Anschluß des Registers 486 angelegt, wobei letzteres Signal von einem UND-Gatter 502 erzeugt wird, das ein von dem Zeitsteuerungsabschnitt des TSA-MUX 406 erzeugtes TSCXB1-Signal und das PCLK-Signal empfängt.
Wie im folgenden in Verbindung mit den Zeitsteuerungsdiagrammen von Fig. 12 beschrieben, koordiniert die B1-Kanal-Verbindungsmatrix 414 die Zeitsteuerung der asynchronen Datenquellen an dem "S"-Interface 32 und der Doppel-PCM-Sammelleitung 12 der DEC 22, um daraus auf der Signalleitung 500 einen einzigen synchronen Datenstrom ohne "Schlupf" oder Verlust von Daten zu erzeugen. Schließlich zeigt Fig. 11 einen Sendemultiplexer (X-MUX) 504, der von der D-Kanal-Verbindungsmatrix 410, der B2-Kanal-Verbindungsmatrix 412 bzw. der B1-Kanal-Verbindungsmatrix 414 über die Signalleitungen 440, 470 bzw. 500 den D-Kanal, B2-Kanal und den B1-Kanal empfängt. Der X-MUX 504 empfängt ferner die TSCDX-, TSCXB2- und TSCXB1-Zeitsteuerungssignale und einen Satz von Wählsignalen SELDX, SELB2X und SELB1X, die von dem TSA-CON 404 erzeugt werden. Letztere Signale dienen dazu, die Benutzerwahl der D-, B2- bzw. B1-Kanal-Daten zu ermöglichen, die an einem TSAXDATA- oder einem TSBXDATA-Ausgangsanschluß des TSA-MUX 406 erzeugt werden, wobei die Anschlüsse zur Erzeugung mittels des TSAEXT 400 an den DXA- oder DXB-Anschlüssen des TSA 180 verbunden sind.
An zwei Ausgangsanschlüssen TSCAN und TSCBN des X-MUX 504 werden die TSCA- und TSCB-Signale für die Zeitschlitzsteuerungen A und B erzeugt. Diese Signale werden zum TSAEXT 400 geleitet, um durch diesen an den Anschlüssen des TSA 180 erzeugt zu werden.

G. TSA-MUX-Zeitsteuerung

Fig. 12 ist ein Zeitsteuerungsdiagramm der in Fig. 11 gezeigten Verbindungsmatrix des TSA-MUX-Interface 406. Die Wellenform 600 des Pseudorahmensynchronisationssignals (PFS), die sich mit einer Frequenz von 8 KHz wiederholt, wird von dem Zeitsteuerungsabschnitt des TSA-MUX 406 von der Doppel-PCM-Sammelleitung 12 wiedergewonnen. Die PCM-Taktsignal-(PCLK)-Wellenform 602 ist ein Hochgeschwindigkeitstakt, der sich zwischen 64 KHz und 8,192 MHz bewegt, wie durch die Zahl der von dem Benutzer gewählten "Zeitschlitze", die bis zu 128 sein kann, bestimmt ist. Eine PCM-Takt-Abfall-(PCLKF)-Signalwellenform 604 wird von dem TSAEXT 400 aus dem PCLK-Signal erzeugt und hat eine spezifizierte zeitliche Verzögerung relativ zu diesem. Eine normalisierte Pseudorahmensynchronisations-(PFSN)-Signalwellenform 606 wird von dem TSAEXT 400 aus dem PFS-Signal erzeugt und hat eine spezifizierte zeitliche Verzögerung relativ zu diesem. Die zeitverschobene PFS-(TSPFS)-Signalwellenform wird von dem Zeitsteuerungsabschnitt des TSA-MUX 406 aus dem PFS-Signal erzeugt und relativ zu dem Rahmensynchronisationssignal um 8 PCLK-Taktperioden verschoben, so daß ein Vollrahmen selbst dann erkannt werden kann, wenn der Benutzer den maximalen "Taktschlitz"-Offset von sieben spezifiziert. Eine Zeitschlitzsteuerempfangs-B1-Kanal-(TSCRB1)- Signalwellenform 610 wird von dem TSACON 404 erzeugt und eine Zeitschlitzempfangslast-(TSRLOAD)-Signalwellenform wird ebenfalls von dem TSACON 404 erzeugt. Eine Zeitschlitzsteuersende- B1-Kanal-(TSCXB1)-Signalwellenform 614 und eine Zeitschlitzsendelade-(TSXLOAD)-Signalwellenform 616 werden ebenfalls von dem TSACON 404 erzeugt.
Wie vorstehend beschrieben, kann ein Benutzer bewirken, daß bis zu 1.024 PCLK-Impulse in Wellenform 602 innerhalb einer einzigen Periode der PFS-Wellenform 600 von 125 sec (8 KHz) auftreten. In Fig. 12 sind 32 solcher PCLK-Impulse zur Veranschaulichung dargestellt. Die PCLKF-Wellenform 604 und die PFSN-Wellenformen sind in bezug auf die PFS- und PCLK-Wellenformen 600 und 602 um einen spezifizierten Betrag verzögert dargestellt. In Fig. 12 ist die TSPFS-Wellenform 608 als um acht Zeitschlitze, d. h. acht Zyklen der PCLK 602, verzögert gezeigt.
Um die Funktion der TSA-MUX-Verbindungsmatrix zu veranschaulichen, erfolgt nunmehr eine Erläuterung des B1-Kanal-Verbindungsabschnitts 414 in Verbindung mit dem Zeitsteuerungsdiagramm von Fig. 12; die Erläuterung betrifft jedoch die B2-Kanal- und die D-Kanal-Verbindungsabschnitte 412 und 410 gleichermaßen.
Wenn die TSCRB1-Wellenform 610 ansteigt (618), werden acht Bits seriell in das Register 476 eingeladen (Fig. 11), getaktet von den acht gezeigten PCLK-Impulsen, die in der Wellenform 602 zwischen dem Anstieg 618 und ihrem Fall (620) auftreten. Wenn die TSRLOAD-Wellenform 612 620 ansteigt, werden während der einen Periode des PCLK 602 diese acht Bits parallel zu dem Register 478 übertragen, bis TSRLOAD fällt (622). Beim Anstieg (624) der TSPFS-Wellenform 608 wird der Inhalt des Registers 478 parallel zu dem Register 480 übertragen. Da die Übertragung parallel erfolgt, fällt die TSPFS-Wellenform 608 (628) nach einer Periode von PCLK 602. Der Empfang durch das Register 480 des MX2SETB1-Signals von dem MUX 170 veranlaßt dann den Inhalt des Registers 480, entlang des Busses 204 parallel zu dem MUX 170 geleitet zu werden.
Auf diese Weise werden mit der PCM-Sammelleitung 12 synchronisierte B1-Kanal-Daten mit dem von dem TSA 180 erzeugten PFS- Zeitsteuerungssignal synchronisiert und von allen anderen in Fig. 8 gezeigten Elementen der DEC 22 empfangen. Beispielsweise empfängt der MUX 170 des PFS-Signal und koordiniert seine Erzeugung des MX2SETB1-Zeitsteuerungssignals derart, daß es zum Empfang von Daten entlang des Busses 204 vorbereitet ist. Das Anlegen des TSPFS-Zeitsteuerungssignals an die Register 478 und 480 gewährleistet, daß selbst mit einem maximalen Offset von sieben ein Vollrahmen von Daten seriell durch das Register 476 von dem 31-Kanal vor dem letzten Laden des Registers 480 empfangen wird.
Der Empfang des MX2DETB1 durch das Register 482 und der anschließende Anstieg (628) der TSPFS-Wellenform 608 überträgt in ähnlicher Weise B1-Kanal-Daten von dem MUX 170 über den Bus 204 parallel zu dem Register 484. Das Laden des Registers 484 tritt vor dem Fall (630) der Wellenform 608 auf. Wenn die TSXLOAD- Wellenform 616 ansteigt (632), werden die acht Bits aus dem Register 484 in das Register 486 geladen, wobei das Laden vor dem Fall (634) der Wellenform 616 auftritt. Die TSCXB1-Wellenform 614 steigt an (634) und die acht Bits werden aus dem Register 486 seriell übertragen, und zwar von den acht gezeigten PCLK-Impulsen getaktet, die in der Wellenform 602 zwischen dem Anstieg 634 und dem Fall (636) der Wellenform 614 auftreten.
Auf diese Weise werden die mit dem PFS-Zeitsteuerungssignal synchronisierten B1-Kanal-Daten mit der PCM-Sammelleitung 12 zum Senden synchronisiert. Der X-MUX 504 (Fig. 11) empfängt die Zeitsteuerungssignale TSCDX, TSCXB2, TSCXB1, die von dem TSACON 404 erzeugt werden, so daß die in Fig. 2 dargestellte Rahmenstruktur beibehalten werden kann, wie dem Fachmann ersichtlich sein wird.

Claims

1. Digital-Austauschsteuerung mit einem wirkungsmäßig mit Analog- und Digitalteilnehmervorrichtungen verbundenen "S"- Interface, einem Interface für eine Doppel-PCM-Sammelleitung (12), mehreren teilnehmerzugänglichen internen Funktionseinrichtungen und einer Datenleitmultiplexereinrichtung (170) zum Erstellen von Datenpfaden, für an dem "S"- Interface vorhandene Signale, zwischen der durch den Teilnehmer gewählten Quelle und dem Ziel der internen Funktionseinrichtung, wobei die Steuerung eine auf Teilnehmerbefehle zur Erzeugung von Steuersignalen, die repräsentativ für die teilnehmergewählten Quelle-Ziel-Kombinationen sind, reagierende Steuerlogik- und Mikroprozessor-Interface-Einrichtung (100) aufweist, mit:

einem programmierbaren Zeitschlitzzuordnungs-Multiplexer, der eine Einrichtung zur bidirektionalen Verbindung der Datenleitmultiplexereinrichtung (170) und dem Interface für die Doppel-PCM-Sammelleitung aufweist, gekennzeichnet durch:

eine auf ein an dem PCM-Interface empfangenes Rahmensynchronisationstaktsignal reagierende Takteinrichtung zur Erzeugung mehrerer interner Zeitsteuerungssignale;

wenigstens eine Quellenpuffereinrichtung (410, 416, 418, 420), die mit dem Datenleitmultiplexer (170) verbunden ist, der auf vorbestimmte der internen Zeitsteuerungssignale reagiert, um von dem Interface für die Doppel-PCM-Sammelleitung zeitgemultiplexte Serielldatensignale zu empfangen und daraus Mehr-Bit-Parallelsignale (bei 204) zu dem Datenleitmultiplexer (170) zu erzeugen; und

wenigstens eine Zielpuffereinrichtung (422, 424, 426), die mit dem Datenleitmultiplexer (170) verbunden ist und auf vorbestimmte der internen Zeitsteuerungssignale reagiert, um von dem Datenleitmultiplexer (170) Mehr-Bit-Parallelsignale zu empfangen und daraus Serielldatensignale (bei 440) zu erzeugen.

2. Programmierbarer Zeitschlitzzuordnungs-Multiplexer nach Anspruch 1, gekennzeichnet durch eine auf das PCM-Rahmensynchronisationstaktsignal reagierende Einrichtung zur Erzeugung von mit den an dem PCM-Interface empfangenen Signalen synchronisierten Signalen.

3. Programmierbarer Zeitschlitzzuordnungs-Multiplexer nach Anspruch 2, gekennzeichnet durch eine auf die Zeitsteuerungssignale reagierende Einrichtung zum Anpassen der Rate, mit der an der PCM-Sammelleitung empfangene Datensignale zu dem "S"-Interface hin und davon weg übertragen werden.

4. Programmierbarer Zeitschlitzzuordnungs-Multiplexer nach Anspruch 1, dadurch gekennzeichnet, daß jede Quellenpuffereinrichtung (410) aufweist:

ein zeitgemultiplexte PCM-Serielldatensignale und vorbestimmte der internen Zeitsteuerungssignale empfangendes Seriell-Ein-Parallel-Aus-Register (416);

ein auf den ersten Synchronisationstakt reagierendes erstes Mehr-Bit-Parallel-Ein-Parallel-Aus-Speicherregister (418), das parallel Datensignale von dem ersten Seriell-zu-Parallel-Register (416) empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt; und

ein zweites Mehr-Bit-Parallel-Ein-Parallel-Aus-Speicherregister (420), das parallel Datensignale von dem ersten Mehr-Bit-Speicherregister (418) empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt.

5. Programmierbarer Zeitschlitzzuordnungs-Multiplexer nach Anspruch 1, dadurch gekennzeichnet, daß die Zielpuffereinrichtung aufweist:

ein auf den zweiten Synchronisationstakt reagierendes drittes Mehr-Bit-Parallel-Ein-Parallel-Aus-Speicherregister (422), das parallel Datensignale von dem Datenleitmultiplexer (170) empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt;

ein viertes Mehr-Bit-Parallel-Ein-Parallel-Aus-Speicherregister (424), das parallel Datensignale von dem dritten Speicherregister empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt; und

ein Parallel-Ein-Seriell-Aus-Register (426), das parallel Datensignale von dem vierten Speicherregister empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt.

6. Programmierbarer Zeitschlitzzuordnungs-Multiplexer nach Anspruch 4, dadurch gekennzeichnet, daß das Signal von der Doppel-PCM-Sammelleitung mindestens einen ersten, einen zweiten und einen dritten zeitgemultiplexten Kanal (D, B2, B1) aufweist, wobei der Zeitschlitzzuordnungs-Multiplexer drei Quellenpuffer (410, 412, 414) aufweist, von denen jeder einem vorbestimmten der drei zeitgemultiplexten Kanäle entspricht.

7. Programmierbarer Zeitschlitzzuordnungs-Multiplexer nach Anspruch 5, dadurch gekennzeichnet, daß das Signal von der Doppel-PCM-Sammelleitung (12) mindestens einen ersten, einen zweiten und einen dritten zeitgemultiplexten Kanal (D, B2, B1) aufweist, wobei der Zeitschlitzzuordnungs-Multiplexer drei Zielpuffer aufweist, von denen jeder einem vorbestimmten der drei zeitgemultiplexten Kanäle entspricht.

8. Programmierbarer Zeitschlitzzuordnungs-Multiplexer nach Anspruch 1, gekennzeichnet durch eine Sendemultiplexereinrichtung (504), die die von der Zielpuffereinrichtung erzeugten Serielldatensignale empfängt und vorbestimmte der internen Zeitsteuerungssignale (TSCDX, TSCXB2, TSCXB1) empfängt, um daraus serielle zeitgemultiplexte Signale zu erzeugen.

9. Vorrichtung zur Synchronisation der Übertragung von Daten zwischen einer auf einen ersten Synchronisationstakt reagierenden ersten Vorrichtung und einer auf einen zweiten Synchronisationstakt reagierenden zweiten Vorrichtung, wobei die Synchronisationsvorrichtung eine Takteinrichtung zur Erzeugung mehrerer Zeitsteuerungssignale aufweist und gekennzeichnet ist durch:

ein auf den ersten Synchronisationstakt (CLK) reagierendes Seriell-Ein-Parallel-Aus-Register (416), das Datensignale von der ersten Vorrichtung und vorbestimmte der internen Signale empfängt;

ein erstes Mehr-Bit-Parallel-Ein-Parallel-Aus-Speicherregister (418), das parallel Datensignale von dem ersten Seriell-zu-Parallel-Register (416) empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt; und

ein auf den zweiten Synchronisationstakt reagierendes zweites Mehr-Bit-Parallel-Ein-Parallel-Aus-Speicherregister (420), das parallel Datensignale von dem ersten Mehr-Bit- Speicherregister empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt; wobei die zweite Vorrichtung Datensignale parallel von dem zweiten Speicherregister (420) empfängt.

10. Synchronisationsvorrichtung nach Anspruch 9, gekennzeichnet durch:

ein auf den zweiten Synchronisationstakt reagierendes drittes Mehr-Bit-Parallel-Ein-Parallel-Aus-Speicherregister (422), das parallel Datensignale von der zweiten Vorrichtung empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt;

ein auf den ersten Synchronisationstakt (CLK) reagierendes Parallel-Ein-Seriell-Aus-Register (426), das parallel Datensignale von dem vierten Speicherregister (424) empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt, wobei die erste Vorrichtung Datensignale in Serie von dem Parallel-Ein-Seriell-Aus-Register (426) empfängt.

11. Synchronisationsvorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die ersten und zweiten Vorrichtungen auf mehreren zeitgemultiplexten Kanälen (D, B2, B1) arbeiten, wobei die Synchronisationsvorrichtung für jeden Kanal das dritte, vierte und- das Parallel-Ein-Seriell-Aus-Register aufweist, und ferner eine Sendemultiplexereinrichtung (504) aufweist, die die von den jeweiligen der Parallel-Ein-Seriell-Aus-Register (426, 456, 486) erzeugten Serielldatensignale empfängt und vorbestimmte der internen Zeitsteuerungssignale empfängt, um daraus serielle zeitgemultiplexte Signale zu erzeugen.

12. Verfahren zur Synchronisation der Übertragung von Daten zwischen einer auf einen ersten Synchronisationstakt reagierenden ersten Vorrichtung und einer auf einen zweiten Synchronisationstakt reagierenden zweiten Vorrichtung, wobei eine auf Zeitsteuerungssignale, einschließlich Empfangs- und Empfangs-Lade-Zeitsteuerungssignale, reagierende Quellenpuffereinrichtung verwendet wird, um Serielldaten von der ersten Vorrichtung zu empfangen und daraus parallel Mehr-Bit-Signale zu der zweiten Vorrichtung zu erzeugen, wobei die Quellenpuffereinrichtung mindestens erste, zweite und dritte Register aufweist, gekennzeichnet durch die Schritte:

a) Erzeugen eines ersten Zeitsteuerungssignals, das bei einem vorbestimmten Vielfachen des ersten Taktsignals wiederholt wird,

eines zweiten Zeitsteuerungssignals, das mit einem vorbestimmten Intervall nach dem ersten Taktsignal auftritt,

eines dritten Zeitsteuerungssignals, das mit einem vorbestimmten Intervall nach dem ersten Zeitsteuerungssignal auftritt,

eines vierten Zeitsteuerungssignals, das um eine vorbestimmte Anzahl (n) erster Zeitsteuerungssignaltaktperioden gegenüber dem zweiten Zeitsteuerungssignal verschoben ist;

b) paralleles Speichern von n der seriell von der ersten Vorrichtung empfangenen Datensignale in dem ersten Register der Quellenpuffereinrichtung, und zwar bei Empfang des Empfangs-Zeitsteuerungssignals und synchronisiert durch das erste Zeitsteuerungssignal;

c) paralleles Übertragen der bei Schritt (b) von dem ersten Register empfangenen n Datensignale zu dem zweiten Register der Quellenpuffereinrichtung, und zwar bei Empfang des Empfangs-Lade-Zeitsteuerungssignals während der nächsten Periode des ersten Zeitsteuerungssignals;

d) paralleles Übertragen der bei Schritt (c) von dem zweiten Register empfangenen n Datensignale zu dem dritten Register der Quellenpuffereinrichtung, und zwar bei Empfang des vierten Zeitsteuerungssignals; und

e) paralleles Übertragen der bei Schritt (d) von dem dritten Register empfangenen n Datensignale zu der zweiten Vorrichtung, und zwar bei Empfang des zweiten Synchronisationssignals.

13. Synchronisationsverfahren nach Anspruch 12, wobei ferner eine auf die Zeitsteuerungssignale reagierende Zielpuffereinrichtung verwendet wird, gekennzeichnet durch Sende- und Sende-Lade-Zeitsteuerungssignale, um parallel n Datensignale von der zweiten Vorrichtung zu empfangen und daraus Serielldatensignale zu der ersten Vorrichtung zu erzeugen, wobei die Zielpuffereinrichtung wenigstens vierte, fünfte und sechste Register aufweist, mit den Schritten:

f) paralleles Speichern der parallel von der zweiten Vorrichtung empfangenen n Datensignale in dem vierten Register der Zielpuffereinrichtung, und zwar bei Empfang des vierten Zeitsteuerungssignals;

g) paralleles Übertragen der bei Schritt (f) von dem vierten Register empfangenen n Datensignale zu dem fünften Register der Zielpuffereinrichtung, und zwar vor Ende des bei Schritt (f) empfangenen vierten Zeitsteuerungssignals;

h) paralleles Übertragen der bei Schritt (g) von dem fünften Register empfangenen n Datensignale zu dem sechsten Register der Zielpuffereinrichtung, und zwar bei Empfang des Sende-Lade-Zeitsteuerungssignals während der nächsten Periode des ersten Zeitsteuerungssignals;

i) serielles Übertragen der bei Schritt (h) von dem sechsten Register empfangenen n Datensignale zu der ersten Vorrichtung, und zwar bei Empfang des Sende-Zeitsteuerungssignals und synchronisiert durch das erste Zeitsteuerungssignal.

14. Synchronisationsverfahren nach Anspruch 12, dadurch gekennzeichnet, daß die ersten und zweiten Vorrichtungen auf mehreren zeitgemultiplexten Kanälen arbeiten, wobei die Quellenpuffereinrichtung für jeden Kanal die ersten, zweiten und dritten Register aufweist, und bei dem die Schritte (a) und (e) von den Registern an den Datensignalen in jedem der Kanäle durchgeführt werden.

15. Synchronisationsverfahren nach Anspruch 14, dadurch gekennzeichnet, daß die ersten und zweiten Vorrichtungen auf mehreren zeitgemultiplexten Kanälen arbeiten, wobei die Zielpuffereinrichtung für jeden Kanal die vierten, fünften und sechsten Register aufweist und ferner eine Multiplexereinrichtung aufweist, bei dem die Schritte (f) bis (i) von den Registern an den Datensignalen in jedem der Kanäle durchgeführt werden, und ferner mit dem Schritt:

j) Zeitmultiplexen der von dem die jeweiligen Kanäle repräsentierenden sechsten Register empfangenen mehreren Datensignale, und zwar vor serieller Übertragung zu der ersten Vorrichtung.