DE3851796T2

DE3851796T2 - Einrichtung zur Hochgeschwindigkeitsentscheidung der Verschachtelungsebene.

Info

Publication number: DE3851796T2
Application number: DE3851796T
Authority: DE
Inventors: Kousuke Takahashi
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-07-09
Filing date: 1988-07-11
Publication date: 1995-05-18
Anticipated expiration: 2008-07-12
Also published as: DE3851796D1; AU607516B2; AU1893188A; US4916660A; EP0298520A3; EP0298520B1; EP0298520A2

Description

Hintergrund der Erfindung

Diese Erfindung betrifft eine Verschachtelungsebenen-Entscheidungseinrichtung bzw. eine Verschachtelungsebenen- Bestimmungsvorrichtung für die Verwendung in einem Protokollwandlungssystem.
Ein Protokollwandlungssystem des beschriebenen Typs ist in einem Informationskommunikationsnetz zwischen heterogenen Datenverarbeitungssystemen von Nutzen. Das Informationskommunikationsnetz zwischen heterogenen Datenverarbeitungssystemen dient der wechselseitigen Verbindung zwischen den heterogenen Datenverarbeitungssystemen innerhalb eines lokalen Ortsbereiches oder zwischen lokalen Ortsbereichen, um einen Informationsaustausch zwischen den heterogenen Datenverarbeitungssystemen auszuführen. Man erwartet daß ein derartiges Informationskommunikationsnetz eine große Verbreitung in der Informationsgesellschaft finden wird. Im allgemein ist das Informationskommunikationsnetz auf der Basis einer Netzarchitektur auf gebaut, die nach einem Protokoll systematisiert ist.
Da ein derartiges Protokoll ursprünglich von jedem Computerhersteller entwickelt wurde, ist es nicht möglich Daten zwischen den heterogenen Datenverarbeitungssystemen auszutauschen. Um dieses Problem zu lösen, wurde von der International Organisation for Standardisation (ISO) ein Standardprotokoll eingeführt. Dieses Standardprotokoll wird im Fachgebiet als OSI-Schichtenprotokoll (layer protocol of Open Systems Interconnection) bezeichnet. Ein derartiges Schichtenprotokoll ist in einem von William Stalling geschriebenen Buch mit dem Titel "DATA AND COMPUTER COMMUNICATIONS", Seite 394 bis 408, Kapitel 12 beschrieben.
Das Schichtenprotokoll besteht aus sieben Schichten, welche eine physikalische Schicht (physical layer), eine Leitungsschicht (data link layer), eine Netzwerkschicht (network layer), eine Transportschicht (transport layer), eine Sitzungsschicht (session layer), eine Darstellungsschicht (presentation layer) und eine Anwendungsschicht (application layer) aufweist. Jede Schicht des Schichtenprotokolls weist eine Verarbeitungsfunktion auf, welche zwischen den Computerherstellern standardisiert sein sollte. Da das Schichtenprotokoll der OSI gut definiert ist, kann eine Protokollumwandlung zwischen dem Schichtenprotokoll und einem spezifischen von dem jeweiligen Computerhersteller entwickeltem Protokoll durchgeführt werden. Jedes heterogene Datenverarbeitungssystem weist ein Protokollwandlungssystem auf, welches die Protokollumwandlung ausführt. Durch die Protokollumwandlung kann der Informationsaustausch zwischen den heterogenen Datenverarbeitungssystemen durchgeführt werden.
Die Aufmerksamkeit wird auf die Anwendungsschicht gerichtet werden. Die Anwendungsschicht ist, wie es im Fachgebiet bekannt ist, in eine erste bis N-te Unterschicht unterteilbar, wobei N ein vorgegebene natürliche Zahl darstellt, welche beispielsweise gleich 64 ist. Die erste bis N-te Unterschicht werden im Fachgebiet als erste bzw. N-te Verschachtelungsebene bezeichnet. Die erste bis N-te Verschachtelungsebene stellen entsprechend die niedrigste bis höchste Verschachtelungsebene dar. In Übereinstimmung mit der Anwendungsschicht wird die Datenübertragung auf der Basis eines in der Recommendation X.409 des International Telegraph and Telephone Consultive Committee (CCITT) empfohlenen Nachrichtenbehandlungssystems (MHS, Message Handling Systems) ausgeführt. Insbesondere bestehen die zwischen den heterogenen Datenverarbeitungssystemen übertragenen Daten aus einer Vielzahl von Tokens. Jedem Token ist eine aus der ersten bis N-ten Verschachtelungsebene selektierte Ebene als eine selektierte Ebene zugewiesen. Jeder Token enthält gemäß der Beschreibung in dem Kapitel 12 des vorstehend erwähnten Buches einen Vorspann (Nachrichtenkopf) und einen Datensatz. Der Datensatz weist eine Datenlänge auf und dient zum Verschachteln eines Tokens, der eine höhere Verschachtelungsebene als die selektierte Ebene aufweist und wird als spezieller Token bezeichnet. Der Vorspann weist einen für die Datensatzlänge repräsentativen Datenlängenkode und einen Datenidentifikationskode auf. Der Datenidentifikationskode enthält ein Verschachtelungsbit, welches angibt, ob der spezielle Token in dem Datensatz verschachtelt ist oder nicht.
In dem Protokollwandlungssystem muß die selektierte Ebene bestimmt werden. Bei einem herkömmlichen Verfahren wurde die Bestimmung der selektierten Ebene mittels Software im Rechner durchgeführt. Nach dem herkömmlichen Verfahren werden die Tokens in einem Hauptspeicher als gespeicherte Tokens abgelegt. Die Kodes der entsprechenden gespeicherten Tokens werden nacheinander aus dem Hauptspeicher in eine zentrale Verarbeitungseinheit (CPU) als Einlesekodes eingelesen. Zur Bestimmung der selektierten Ebene aus dem Einlesekode wird die Software eingesetzt. Das herkömmliche Verfahren war deshalb insofern unvorteilhaft, daß eine lange Verarbeitungszeit zur Bestimmung der selektierten Ebene gebraucht wird. Folglich ist es nicht möglich, den Informationsaustausch schnell und problemlos auszuführen.

Zusammenfassung der Erfindung

Es ist eine Aufgabe dieser Erfindung, eine Verschachtelungsebenen-Bestimmungsvorrichtung bereitzustellen, welche mit hoher Geschwindigkeit arbeiten kann.
Weitere Aufgaben dieser Erfindung werden mit fortschreitender Beschreibung deutlich.
Eine Verschachtelungsebenen-Bestimmungsvorrichtung, auf welche diese Erfindung zutrifft, kann als Reaktion auf mehrere Tokens einen pro Zeiteinheit verarbeiten. Jedem Token ist eine aus der ersten bis N-ten Verschachtelungsebene selektierte Ebene als eine selektierte Ebene zugewiesen, wobei N ein vorgegebene natürliche Zahl darstellt. Die erste bis N-te Verschachtelungsebene sind eine niedrigste bis höchste Verschachtelungsebene. Jeder Token enthält einen Vorspann und einen Datensatz. Der Datensatz weist eine Datenlänge auf und dient zum Verschachteln eines speziellen Tokens, der eine höhere Verschachtelungsebene als die selektierte Ebene aufweist. Der Vorspann weist einen für die Datensatzlänge repräsentativen Datenlängenkode und einen Datenidentifikationskode auf, welcher ein Verschachtelungsbit enthält, das angibt, ob der spezielle Token in dem Datensatz verschachtelt ist oder nicht. Gemäß dieser Erfindung dient die Verschachtelungsebenen-Bestimmungsvorrichtung zum Bestimmen der selektierten Ebene und weist auf: eine mit dem Datenidentifikationskode belieferte Detektionseinrichtung zum Detektieren des Verschachtelungsbits, um ein Verschachtelungsbit-Detektionsignal zu erzeugen, wenn das Verschachtelungsbit anzeigt, daß der spezielle Token in dem Datensatz verschachtelt ist, eine Selektionseinrichtung, die mit dem Vorspann beliefert wird und in Übereinstimmung mit der ersten bis N-ten Verschachtelungsebene einen ersten bis N-ten Ausgangsport aufweist, um als Reaktion auf jedes sukzessiv gelieferte Selektionssignal den ersten bis N-ten Ausgangsport als einen selektierten Port zu einem Zeitpunkt auszuwählen, um den Datenlängekode an den selektierten Port zu liefern, wodurch die Selektionseinrichtung die Datenlängenkodes der entsprechenden Tokens als Reaktion auf die Selektionssignale an die ersten bis N-ten Ausgangsports als ersten bis N-ten Datenkode liefert, eine mit der Selektionseinrichtung verbundene Verarbeitungseinrichtung zum Verarbeiten des ersten bis N-ten Datenkodes in ein verarbeitetes Signal, welches eine Länge von N Bits aufweist, und eine mit der Detektionseinrichtung und der Verarbeitungseinrichtung verbundene Verschachtelungsebenen-Bestimmungseinrichtung, um als Reaktion auf das Verschachtelungsbit-Detektionssignal und das verarbeitete Signal eine bestimmte Verschachtelungsebene festzulegen, die eine erste bis N-te Verschachtelungsebene, die als selektierte Ebene selektiert ist, angibt, wobei die Verschachtelungsebenen-Bestimmungseinrichtung die bestimmte Verschachtelungsebene als eines der Selektionssignale erzeugt, das an die Selektionseinrichtung sofort nach jedem Selektionssignal angelegt wird.

Kurze Beschreibung der Zeichnungen

Fig. 1(a) bis 1(e) stellen Beispiele von Tokens mit verschiedenen Verschachtelungsebenen und eine Tokenserie dar, welche die an eine erfindungsgemaß Verschachtelungsebenen- Bestimmungsvorrichtung gelieferten Tokens aufweist;
Fig. 2 stellt ein Zustandsübergangsdiagramm dar, das den Zustandsübergang einer Verschachtelungsebene jedes Tokens repräsentiert;
Fig. 3 ist ein Blockschaltbild einer Verschachtelungsebenen-Bestimmungsvorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 4 ist ein Blockschaltbild einer Detektionsschaltung für die Verwendung in einer Verschachtelungsebenen- Bestimmungsvorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 5 ist ein Blockschaltbild eines Assoziativspeichers für die Verwendung in der in Fig. 4 dargestellten Detektionsschaltung;
Fig. 6 ist ein Blockschaltbild einer Ebenenbestimmungsschaltung für die Verwendung in der in Fig. 3 dargestellten Verschachtelungsebenen-Bestimmungsvorrichtung;
Fig. 7 zeigt ein in einem Tabellenspeicher gespeichertes Beispiel einer Tabelle für die Verwendung in der in Fig. 6 dargestellten Verschachtelungsebenen-Bestimmungsvorrichtung;
Fig. 8 ist ein Blockschaltbild einer Verschachtelungsebenen-Bestimmungsvorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 9 stellt ein Beispiel eines in einem ersten Speicherbereich eines Hauptspeichers gespeicherten Tokens für die Verwendung in der in Fig. 8 dargestellten Verschachtelungsebenen-Bestimmungsvorrichtung dar;
Fig. 10 stellt ein Beispiel eines in einem zweiten Speicherbereich des Hauptspeichers gespeicherten und von der in Fig. 8 dargestellten Verschachtelungsebenen-Bestimmungsvorrichtung verarbeiteten Ergebnisses dar;
Fig. 11 ist ein Blockschaltbild einer Längendetektionsschaltung für die Verwendung in der in Fig. 8 dargestellten Verschachtelungsebenen-Bestimmungsvorrichtung;
Fig. 12 stellt ein Beispiel eines in Tokens enthaltenen Datenlängenkodes dar;
Fig. 13 ist ein Blockschaltbild einer weiteren Längendetektionsschaltung für die Detektion jedes in Fig. 12 dargestellten Datenlängenkodes und für die Verwendung in der in Fig. 8 dargestellten Verschachtelungsebenen-Bestimmungsvorrichtung; und
Fig. 14 ist ein Zeitdiagramm für die Verwendung bei der Beschreibung der in Fig. 13 dargestellten Längendetektionsschaltung.

Beschreibung der bevorzugten Ausführungsformen

Anhand der Fig. 1(a) bis 1(e) erfolgt zuerst eine Beschreibung bezüglich einer zwischen (nicht dargestellten) Datenverarbeitungssystemen übertragenen Tokenserie. Die Tokenserie weist mehrere Tokens auf. Jedem Token ist eine aus der ersten bis N-ten Verschachtelungsebene selektierte Verschachtelungsebene als eine selektierte Ebene zugeteilt, wobei N eine vorgegebene natürliche Zahl darstellt, welche beispielsweise gleich vierundsechzig ist. Die erste bis N-te Verschachtelungsebene stellen die niedrigste bis höchste Verschachtelungsebene dar. Jeder Token weist einen Vorspann und einen Datensatz auf. Der Datensatz besteht entweder aus Daten, wie z. B. DATEN (1) bis DATEN (4), oder aus Text, wie z. B. TX(1) bis TX(4). Die Daten DATEN (Suffixe sind weggelassen) können einem Textinhalt eines Briefes entsprechen. Der Text TX (Suffixe sind weggelassen) kann einem Titel oder einer Zusammenfassung des Briefes entsprechen. Der Datensatz weist eine Datenlänge auf und dient dem Verschachteln eines Tokens, der eine um eine Ebene höhere Verschachtelungsebene als die selektierte Ebene aufweist und wird als spezieller Token bezeichnet. Der Vorspann weist einen Datenlängenkode, wie z. B. LL(1) bis LL(8), der die Datenlänge repräsentiert, und einen Datenidentifikationskode auf, der eine Verarbeitungsfunktion des Datensatzes repräsentiert. Der Datenidentifikationskode enthält ein Verschachtelungsbit, das angibt, ob der spezielle Token in dem Datensatz verschachtelt ist oder nicht. Der Datenidentifikationskode wird mit ID* (Suffixe weggelassen) dargestellt, wenn das Verschachtelungsbit anzeigt, daß der spezielle Token in dem Datensatz verschachtelt ist. In diesem Falle kann das Verschachtelungsbit einen logischen "1"-Pegel aufweisen. Der Datenidentifikationskode wird mit ID (Suffixe weggelassen) dargestellt, wenn das Verschachtelungsbit anzeigt, daß der spezielle Token nicht in dem Datensatz verschachtelt ist. Unter diesen Umständen weist das Verschachtelungsbit einen logischen "0"-Pegel auf.
Das Verschachtelungsbit ist üblicherweise das höchstwertige Bit jedes Datenidentifikationskodes ID oder ID*. Es ist daher verständlich, daß das Verschachtelungsbit durch die ganz links stehende vertikale Linie des Datenidentifikationskodes in jeder Fig. 1(a) bis (e) dargestellt wird.
Es wird angenommen, daß den in Fig. 1(a) bis (d) dargestellten Tokens die M-te, (M+1)-te, (M+2)-te bzw. (M+ 3)te Verschachtelungsebene zugeordnet ist, wobei M eine positive ganzzahlige Zahl darstellt, welche nicht kleiner als eins und nicht größer als die vorgegebene natürliche Zahl N minus drei ist. In Fig. 1(a) weist ein Token mit der M-ten Verschachtelungsebene einen Vorspann 20M zusätzlich zu den Daten DATEN (1) auf. Der Vorspann 20 weist einen Datenidentifikationskode ID* (1) auf, der ein Verschachtelungsbit mit dem logischen "1"-Pegel und den Datenlängenkode LL(1) enthält. Daher verschachteln die Daten DATEN (1) mehrere Tokens, wovon jeder gemäß Darstellung in Fig. 1(b) die (M+ 1)te Verschachtelungsebene aufweist. Der Token, welcher das Verschachtelungsbit mit dem logischen "1"-Pegel, wie der in Fig. 1(a) dargestellte aufweist, wird als Aufbau-Token (constructor token) bezeichnet. Andererseits wird der Token, welcher das Verschachtelungsbit mit dem logischen "0" -Pegel als Primitiv-Token (primitive token) bezeichnet.
In Fig. 1(b) weist einer der Tokens, welcher die (M+1)-te Verschachtelungsebene besitzt, einen Vorspann 20(M+1) und den Text TX(1) auf. Ein weiterer Token, welcher die (M+1)-te Verschachtelungsebene besitzt, weist einen Vorspann 21(M+1) und die Daten DATEN (2) auf. Der Vorspann 20(M+1) weist einen Datenidentifikationskode ID(2) auf, der ein Verschachtelungsbit mit dem logischen "0"-Pegel und den Datenlängenkode LL(2) enthält. Der Vorspann 21(M+1) weist einen Datenidentifikationskode ID* (3) auf, der ein Verschachtelungsbit mit dem logischen "1"-Pegel und den Datenlängenkode LL(3) enthält. Daher verschachteln die Daten DATEN (2) mehrere Tokens, wovon jeder gemäß Darstellung in Fig. 1(c) die (M+2)-te Verschachtelungsebene aufweist.
In Fig. 1(c) weist ein Token, welcher die (M+2)-te Verschachtelungsebene besitzt, einen Vorspann 20(M+2) und den Text TX(2) auf. Ein weiterer Token, welcher die (M+2)-te Verschachtelungsebene besitzt, weist einen Vorspann 21(M+2) und den Text TX(3) auf. Noch ein weiterer Token, welcher die (M+2)-te Verschachtelungsebene besitzt, weist einen Vorspann 22(M+2) und die Daten DATEN(3) auf. Der Vorspann 20(M+2) weist einen Datenidentifikationskode ID(4) und den Datenlängenkode LL(4) auf. Der Vorspann 21(M+2) weist einen Datenidentifikationskode ID(5) und den Datenlängenkode LL(5) auf. Der Vorspann 22(M+2) weist einen Datenidentifikationskode ID* (6) und den Datenlängenkode LL(6) auf. Daher verschachteln die Daten DATEN(3) mehrere Tokens, wovon jeder die (M+3)-te Verschachtelungsebene gemäß Darstellung in Fig. 1(d) aufweist.
In Fig. 1(d) weist ein Token, welcher die (M+3)-te Verschachtelungsebene besitzt, einen Vorspann 20(M+3) und den Text TX(4) auf. Ein weiterer Token, welcher die (M+3)-te Verschachtelungsebene besitzt, weist einen Vorspann 21(M+3) und die Daten DATEN(4) auf. Der Vorspann 20(M+3) weist einen Datenidentifikationskode ID(7) und den Datenlängenkode LL(7) auf. Der Vorspann 21(M+3) weist einen Datenidentifikationskode ID(8) und den Datenlängenkode LL(8) auf.
Gemäß Fig. 1(e) weist die dargestellte Tokenserie die Tokens gemäß Darstellung in Fig. 1(a) bis (d) auf. Es wird angenommen daß die Datenlängenkodes LL(1), LL(2), LL(3), LL(4), LL(5), LL(6), LL(7) und LL(8) die Datenlängen L1, L2, L3, L4, L5, L6, L7 bzw. L8 darstellen. Zusätzlich weisen die Datenköpfe 20M, 20(M+1), 21(M+1), 20(M+2), 21(M+2), 22(M+2), 20(M+3) und 21(M+3) die Vorspannlängen LH1, LH2, LH3, LH4, LH5, LH6, LH7 bzw. LH8 auf.
Es ist zu beachten, daß es einen ersten und zweiten Fall gibt, was die von den Datenlängenkode dargestellte Datenlänge betrifft. Im ersten Falle ist die Datenlänge so definiert, daß die Datenlänge die Vorspannlänge, welche momentan beschrieben wird, mit umfaßt. Im zweiten Falle ist die Datenlänge so definiert, daß sie die Vorspannlänge nicht mit umfaßt.
Im ersten Falle stehen diese Längen in folgender Beziehung zu einander:
L1 = L2 + L3 + LH2 + LH3, (1)
L3 = L4 + L5 + L6 + LH4 + LH5 + LH6, (2)
und L6 = L7 + L8 + LH7 + LH8 (3).
Es ist im allgemeinen verständlich, daß, wenn ein Token mit einer i-ten Verschachtelungsebene einen Datenidentifikationskode ID*, einen für die Datenlänge repräsentativen Datenlängenkode LL(i) und einen Datensatz DATEN(i) aufweist, ein weiterer Token mit einer (i+1)-ten Verschachtelungsebene in dem Datensatz DATEN(i) verschachtelt ist, wobei i eine natürliche Zahl darstellt, die nicht größer als die vorgegebene natürliche Zahl N minus eins ist. Nach der Versorgung mit dem Datensatz DATEN(i), wird die Verschachtelungsebene, namlich eine selektierte Ebene auf die i-te Verschachtelungsebene zurückgeführt.
In dem dargestellten Beispiel von Fig. 1(e) wird die selektierte Ebene nach der Versorgung mit dem Vorspann 20M von der M-ten Verschachtelungsebene auf die (M+1)-te Verschachtelungsebene verschoben. Nach der Versorgung des Vorspanns 21(M+1), wird die selektierte Ebene von der (M+ 1)ten Verschachtelungsebene auf die (M+2)-te Verschachtelungsebene verschoben. Nach der Versorgung des Vorspanns 22(M+2), wird die selektierte Ebene von der (M+ 2)ten Verschachtelungsebene auf die (M+3)-te Verschachtelungsebene verschoben. Nach der Lieferung der Daten DATEN(4), wird die selektierte Ebene von der (M+3)-ten Verschachtelungsebene auf die M-te Verschachtelungsebene verschoben.
Wenn sich anders als in der Gleichung (1), die Datenlänge L1 auf die Datenlängen L2 und L3 und die Vorspannlängen LH2 und LH3 über:
L1 > L2 + L3 + LH2 + LH3, (1')
bezieht, wird die selektierte Ebene von der (M+3)-ten Verschachtelungsebene nach der Versorgung mit den Daten DATEN(4) auf die (M+1)-te Verschachtelungsebene verschoben.
Unter Bezugnahme auf Fig. 2 erfolgt eine Beschreibung in Verbindung mit dem Zustandsübergang der selektierten Ebene wie z. B. einer der in Fig. 1(e) dargestellten Tokenserie. M- te bis (M+3)-te Statusknoten S(M), S(M+1), S(M+2) und S(M+3) geben als die selektierte Ebene die M-te Verschachtelungsebene, (M+1)-te Verschachtelungsebene, (M+2)-te Verschachtelungsebene und die (M+3)-te Verschachtelungsebene an. Die Statusknoten sind miteinander über Übergangspfade verbunden, wovon jeder mittels einer Bogenlinie mit einem Pfeil dargestellt ist. Die Bedingungen für den Zustandsübergang sind neben den entsprechenden Übergangspfaden angegeben. Wenn die Bedingung erfüllt ist, erfolgt der Zustandsübergang der selektierten Ebene zwischen den Zustandsknoten.
Die Beschreibung erfolgt unter Bezugnahme auf das in Fig. 2 dargestellte Zustandsübergangsdiagramm, wenn die in Fig. 1(e) dargestellte Tokenserie geliefert wird. Es wird angenommen, daß der Zustand des Tokens oder der selektierten Ebene am Anfang in dem M-ten Zustandsknoten S(M) eingegeben wird. Da der Vorspann 20M den Datenidentifikationskode ID* (1) einschließlich dem Verschachtelungsbit mit dem logischen "1"- Pegel aufweist, geht der Zustand dann von dem M-ten Zustandsknoten S(M) auf den (M+1)-ten Zustandsknoten S(M+1) über. Wenn der Vorspann 20M den Datenidentifikationskode ID einschließlich dem Verschachtelungsbit mit dem logischen "0"- Pegel aufweist, wird der Zustand im M-ten Zustandsknoten beibehalten. Wie zuvor erwähnt, weist der Vorspann den für die Datenlänge L1 der Daten DATEN(1) indikativen Datenlängenkode LL(1) auf. Es wird angenommen, daß eine verbleibende Länge der gelieferten Daten DATEN(1) bei L1(t) dargestellt ist. Die verbleibende Länge L1(t) wird um eine Anzahl von Kodes der gelieferten Daten DATEN(1), die durch t repräsentiert wird, dekrementiert. Das heißt, die verbleibende Länge L1(t) ist gegeben durch:
L1(t) = L1-t.
Wenn die verbleibende Länge L1(t) gleich Null ist, kehrt der Zustand auf den M-ten Zustandsknoten S(M) zurück.
In ähnlicher Weise geht der Zustand, beliefert mit dem Datenidentifikationskode ID* (3) nach dem Übergang des Zustandes auf den (M+1)-ten Zustandsknoten S(M+1), vom (M+ 1)ten Zustandsknoten S(M+1) auf den (M+2)-ten Zustandsknoten S(M+2) über. Solange die verbleibende Länge L1(t) größer als Null ist, kehrt der Zustand auf den (M+1)-ten Zustandsknoten S(M+1) zurück, wenn die verbleibende Länge L3(t) der Daten DATEN(2) gleich Null ist.
Bei einer Protokollumwandlung ist es erforderlich die selektierte Ebene, namlich das Zustandsübergangsdiagramm zu bestimmen. Das liegt daran, daß kein Datenidentifikationskode identifiziert wird, solange nicht die selektierte Ebene bestimmt ist.
In Fig. 3 dient eine Verschachtelungsebenen-Bestimmungsvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zur Bestimmung der selektierten Ebene jedes Tokens, wie z. B. eines der in Fig. 1(e) dargestellten Tokenserie.
Die dargestellte Verschachtelungsebenen-Bestimmungsvorrichtung wird nacheinander mit Kodes der Tokenserie als Eingangskodes über eine (nicht dargestellte) Kommunikationsleitung beliefert. Die Verschachtelungsebenen-Bestimmungsvorrichtung weist eine Selektionsschaltung 30 mit einem ersten bis N-ten Ausgangsport 311, 312, . . . und 31N entsprechend der ersten bis N-ten Verschachtelungsebene auf. Versorgt mit dem Vorspann dient die Selektionsschaltung 30 dazu, um als Reaktion auf jedes (später zu beschreibende) sukzessiv gelieferte Selektionssignal jeweils einen selektierten Port zu einem Zeitpunkt des ersten bis N-ten Ausgangsports 311 bis 31N zu selektieren, um den Datenlängenkode an den selektierten Port zu liefern. Die Selektionsschaltung 30 liefert dadurch als Reaktion auf die Selektionssignale die Datenlängenkodes der entsprechenden Tokens als ersten bis N-ten Datenkode an den ersten bis N-ten Ausgangsport.
Die Selektionsschaltung 30 ist mit der Verarbeitungsschaltung 40 zum Verarbeiten des ersten bis N-ten Datenkodes in ein verarbeitetes Signal, welches N Bit lang ist, verbunden. Die Verarbeitungsschaltung 40 weist eine jeweils mit dem ersten bis N-ten Ausgangsport verbundene erste bis N-te Endesignal-Erzeugungsschaltung 41, 42 und 4N auf. Die erste bis N-te Endesignal-Erzeugungsschaltung 41 bis 4N dienen zum Halten des ersten bis N-ten Datenkode als erster bis N-ter gehaltener Kode. Jede erste bis N-te Endesignal-Erzeugungsschaltung 41 bis 4N wird mit einem (nicht dargestellten) Taktsignal synchron zu jedem Eingangskode beliefert. Die erste bis N-te Endesignal-Erzeugungsschaltung 41 bis 4N dienen zum Verkleinern des ersten bis N-ten gehaltenen Kodes als Reaktion auf das Taktsignal, um ein erstes bis N-tes Endesignal DE(1) bis DE(N) als das verarbeitete Signal zu erzeugen, wenn der erste bis N-te gehaltene Kode auf Null verkleinert werden.
Die Selektionssehaltung 30 weist ferner der ersten bis N- ten Verschachtelungsebene entsprechend einen zusätzlichen ersten bis N-ten Ausgangsport 321, 322 . . . und 32 auf. Die Selektionsschaltung 30 dient desweiteren dazu, um als Reaktion auf jedes sukzessiv gelieferte Selektionssignal jeweils den einen ersten bis N-ten zusätzlichen Ausgangsport 311 bis 31N als selektierten zusätzlichen Ausgangsport zu einem Zeitpunkt zu selektieren, um den Datenidentifikationskode an den selektierten zusätzlichen Port zu liefern. Die Selektionsschaltung 30 liefert dadurch als Reaktion auf die Selektionssignale die Datenidentifikationskodes der entsprechenden Tokens als ersten bis N-ten Identifikationskode an den ersten bis N-ten zusätzlichen Ausgangsport.
Die Selektionsschaltung 30 ist mit einer Detektionsschaltung 50 verbunden. Versorgt mit dem Datenidentifikationskode über die Selektionsschaltung 30 dient die Detektionsschaltung 50 zur Detektion des Verschachtelungsbits, um ein Verschachtelungsbit-Detektionssignal zu erzeugen, wenn das Verschachtelungsbit anzeigt, daß der spezielle Token in dem Datensatz verschachtelt ist. In Fig. 3 besteht das Verschachtelungsbit-Detektionssignal aus einem ersten bis N-ten Bit. Die Detektionsschaltung 50 weist einen mit dem ersten bis N-ten zusätzlichen Ausgang 321 bis 32N verbundenen ersten bis N-ten Assoziativspeicher 51, 52, . . . und 5N auf. Der erste bis N-te Assoziativspeicher 51 bis 5N weisen Speicherbereiche zum vorläufigen Speichern des ersten bis N-ten gespeicherten Identifikationskodes auf. Der erste bis N-te Assoziativspeicher 51 bis 5N dienen für die Übereinstimmungsentscheidung zwischen dem ersten bis N-ten Identifikationskode und einem von den ersten bis N-ten gespeicherten Identifikationskode, um den ersten bis N-ten identifizierten Kode zu erzeugen, welcher die Speicherbereiche für den ersten bis N-ten gespeicherten Identifikationskodes repräsentiert. Der erste bis N-te Assoziativspeicher 51 bis 5N erzeugen ein erstes bis N-tes Teilverschachtelungsbit-Detektionssignal ND(1) bis ND(N) als das erste bis N-te Bit des Verschachtelungsbit-Detektionssignals.
Die Verschachtelungsebenen-Bestimmungsvorrichtung weist ferner eine mit der Detektionsschaltung 50 und mit der Verarbeitungsschaltung 40 verbundene Ebenenbestimmungsschaltung 60 auf. Die Ebenenbestimmungsschaltung 60 dient dazu, um als Reaktion auf das Verschachtelungsbit-Detektionssignal und das verarbeitete Signal eine bestimmte Verschachtelungsebene zu bestimmen, die eine von der ersten bis N-ten Verschachtelungsebene angibt, die als die selektierte Ebene selektiert ist. Die Ebenenbestimmungsschaltung 60 erzeugt die bestimmte Verschachtelungsebene als ein Selektionssignal, das an die Selektionsschaltung 40 sofort nach jedem Selektionssignal geliefert wird. Die bestimmte Verschachtelungsebene wird an eine (nicht dargestellte) zentrale Verarbeitungseinheit geliefert.
In Fig. 3 speichert jeder erste bis N-te Assoziativspeicher vorläufig ein Anforderungsmarkierungsbit, das einen speziellen Datenidentifikationskode angibt. Der spezielle Datenidentifikationskode ist beispielsweise in dem Primitivtoken enthalten. Wenn die Übereinstimmung erkannt wird, erzeugt jeder erste bis N-te Assoziativspeicher 51 bis 5N ein Übereinstimmungssignal, wenn das entsprechende Anforderungsmarkierungsbit den logischen "1"-Pegel aufweist.
In Fig. 4 ist eine Verschachtelungsebenen-Bestimmungsvorrichtung gemäß einer zweiten Ausführungsform dieser Erfindung ähnlich der in Fig. 3 dargestellt. Die Selektionsschaltung und die Detektionsschaltung sind im Vergleich zu denen der Fig. 3 modifiziert, wie es später deutlich wird. Die Selektionsschaltung und Detektionsschaltung sind deshalb bei 30a bzw. 50a dargestellt. Die Verarbeitungsschaltung und die Ebenenbestimmungsschaltung sind weggelassen.
Die Selektionsschaltung 30a erzeugt als Reaktion auf jedes Selektionssignal ein Auswahlsignal, welches aus einem ersten bis N-ten Auswahlbit besteht.
Die Detektionsschaltung 50a wird direkt und sukzessiv mit den Eingangskodes der Tokenserie beliefert. Jeder erste bis N-te Assoziativspeicher ist im Vergleich zu dem in Fig. 3 dargestellten modifiziert, wie es sofort deutlich werden wird. Der erste bis N-te Assoziativspeicher sind daher bei 51a, 52a, . . . und 5Na dargestellt. Die Eingangskodes werden sukzessiv an den ersten bis N-ten Assoziativspeicher 51a bis 5Na geliefert. Der erste bis N-te Assoziativspeicher 51a bis 5Na werden auch mit dem ersten bis N-ten Auswahlbit des Auswahlsignals beliefert. Als Reaktion auf das Auswahlsignal geht ein erster bis N-ter Assoziativspeicher 51a bis 5Na in einen aktiven Zustand und wird als ein selektierter Assoziativspeicher selektiert. Jeder erste bis N-te Assoziativspeicher 51a bis 5Na wird mit einem Speicheradressenkode von einem Adresseneingangsanschluß 71 beliefert, wenn Identifikationskodes sukzessiv von einem Dateneingangsanschluß 72 geliefert und in dem ersten bis N-ten Assoziativspeicher 51a bis 5Na als der erste bis N-te gespeicherte Identifikationskode gespeichert werden. Die erste bis N-te Assoziativspeicher 51a bis 5Na weist jeweils einen ersten bis N-ten Ausgangsanschluß 731, 732 und 73N zum Liefern des ersten bis N-ten identifizierten Kodes auf. Der erste bis N-te Ausgangsanschluß 731 bis 73N ist jeweils mit einer ODER-Schaltung 74 zum Erzeugen eines ODER-verknüpften N-ten identifizierten Kodes verbunden. Die ODER-Schaltung erzeugt ferner das Übereinstimmungssignal, wenn ein beliebiger erster bis N-ter identifizierter Kode geliefert wird.
Die Detektionsschaltung 50a weist eine Verschachtelungsbit-Positionserzeugungsschaltung 75 zum Erzeugen eines Verschachtelungsbit-Positionskodes auf, der eine Position angibt, an der sich das Verschachtelungsbit befindet. Die Verschachtelungsbit- Positionserzeugungsschaltung 75 ist mit einer Extraktionsschaltung 76 verbunden, die mit den Eingangskodes von dem Dateneingangsanschluß 72 beliefert wird. Die Extraktionsschaltung 76 dient dazu, um als Reaktion auf den Verschachtelungsbit-Positionskode das Verschachtelungsbit herauszuziehen, um ein extrahiertes Verschachtelungsbit zu erzeugen. Die Extraktionsschaltung 76 ist mit einer UND-Schaltung 77 verbunden, die mit dem Auswahlsignal aus der Selektionsschaltung 30a beliefert wird. Die UND- Schaltung 77 arbeitet als Signalerzeugungsschaltung zum Erzeugen des Auswahlsignals als dem Verschachtelungsbit- Detektionssignal, wenn das extrahierte Verschachtelungsbit den logischen "1"-Pegel aufweist.
Gemäß Fig. 5 weist der erste Assoziativspeicher 51a mehrere mit dem Dateneingangsanschluß 72 verbundene Primärbitleitungen 81 und mehrere mit dem Dateneingangsanschluß 72 über Inverter 83 verbundene Sekundärbitleitungen 82 auf. Der erste Assoziativspeicher 51a weist ferner einen mit dem Adresseneingangsanschluß 71 verbundenen Schreibadressendekoder 84 auf. Der Schreibadressendekoder 84 ist mit mehreren Wortleitungen 85 verbunden und wird mit ersten Auswahlbit des Auswahlsignals beliefert. Der Schreibadressendekoder 84 dient für die Auswahl einer Wortleitung 85 als Reaktion auf den Speicheradressenkode, wenn das erste Auswahlbit mit dem logischen "1"-Pegel geliefert wird. Der erste Assoziativspeicher 51a ist mit mehreren Leseleitungen 86 für die Erkennung der Übereinstimmung versehen, um ein Lesesignal zu erzeugen. Die Leseleitungen 86 sind entlang den Wortleitungen 85 angeordnet und entsprechen von der Anzahl her den Wortleitungen 85. Die Leseleitungen 86 weisen mit einem Lesekodierer 87 verbundene Enden auf, um das gelesene Signal in ein kodiertes Signal als den ersten identifizierten Kode zu kodieren. Jede Leseleitung 86 weist ein mit dem Energieanschluß Vcc über einen Klemmwiderstand R verbundenes weiteres Ende auf. Der erste Assoziativspeicher 51a weist mehrere Assoziativspeicherzellen 88 auf. Jede Assoziativspeicherzelle 88 ist mit einer Wortleitung 85, einer Leseleitung 86 und einem Paar der Primär- und Sekundärbitleitung 81 und 82 verbunden.
Es sollte beachtet werden, daß der erste Assoziativspeicher 51a entweder in einem Speichermodus zum Speichern der Identifikationskodes in den Assoziativspeicherzellen 88 als erste gespeicherte Identifikationskodes oder in einem Detektionsmodus zum Erkennen der Übereinstimmung zwischen den Datenidentifikationskode und einem der zuerst gespeicherten Identifikationskodes betreibbar ist. Im Speichermodus wird jeder Identifikationskode als der erste gespeicherte Identifikationskode in den Assoziativspeicherzellen 88 gespeichert, die längs einer Wortleitung 85, die von dem Schreibadressendekoder 84 selektiert ist, angeordnet sind. Im Detektionsmodus wird das gelesene Signal durch eine Leseleitung 86 erzeugt, die mit den Assoziativspeicherzellen 88 verbunden ist, die den ersten gespeicherten Identifikationskode speichern, der mit dem über den Dateneingangsanschluß 72 gelieferten Datenidentifikationskode übereinstimmt, und es wird der erste identifizierte Kode von dem Lesekodierer 87 erzeugt.
Jede Assoziativspeicherzelle 88 weist ein Flipflop mit einem ersten und zweiten Inverter G1 und G2 zum Speichern eines Bits, das entweder den logischen "1"-oder den logischen "0"-Pegel aufweist, als Speicherbit auf. Der erste Inverter G1 hat seinen Ausgang mit einem Eingang des zweiten Inverters G2 verbunden, welcher wiederum einen Ausgang zu einem Eingang des ersten Inverters G1 zurückverbunden hat. Der Ausgang des ersten Inverters G1 ist über einen ersten Transistor Q1, welcher ein Gate mit einer Wortleitung 85 verbunden hat, mit einer Sekundärbitleitung 82 verbunden. Der Ausgang des zweiten Inverters G2 ist über einen zweiten Transistor Q2, welcher ein Gate mit einer Wortleitung 85 verbunden hat, die mit dem Gate des ersten Transistors Q1 verbunden ist, mit einer Primärbitleitung 81 verbunden. Eine Sekundärbitleitung 82 ist über einen dritten und vierten Transistor Q3 und Q4, die ihr Gate mit den Eingängen des ersten und zweiten Inverters G1 bzw. G2 verbunden haben mit einer Primärleitung 81 verbunden. Eine Leseleitung 86 ist mit einem Masseanschluß E über einen fünften Transistor Q5 verbunden, welcher ein Gate mit einem Verbindungspunkt zwischen dem dritten und dem vierten Transistor Q3 und Q4 verbunden hat.
Wenn der erste und zweite Transistor Q1 und Q2 von dem Schreibadressendekoder 84 über die vorstehend erwähnte eine Wortleitung 85 selektiert werden, wird ein Bit von dem einen Paar der Primär- und Sekundärleitung 81 und 82 geliefert und in dem Flipflop als das gespeicherte Bit gespeichert. Wenn ein Bit von dem Paar der Primär- und Sekundärleitung 81 und 82 als ein Rückholbit geliefert wird, wird ein Vergleich zwischen dem Rückholbit und dem gespeicherten Bit von dem dritten und vierten Transistor Q3 und Q4 ausgeführt. Ein Ergebnis des Vergleichs wird an die vorstehend erwähnte eine Leseleitung 86 über den fünften Transistor Q5 geliefert. Um mehrere Rückholbits wieder zurückzuholen, sind die Assoziativspeicherzellen 88 längs einer Wortleitung 85 und einer Leseleitung 86 angeordnet. Daher wird das Ergebnis des Vergleichs durch jede Assoziativspeicherzelle 88 über den fünften Transistor Q5 jeder Assoziativspeicherzelle 88 an die eine Leseleitung 86 geliefert. Wenn der Vergleich eine Übereinstimmung ergibt, weist das Gate des fünften Transistors Q5 jeder Assoziativspeicherzelle 88 ein niedriges Potential auf, so daß der fünfte Transistor Q5 in einen nichtleitenden Zustand versetzt ist. Folglich wird die vorstehend erwähnte eine Leseleitung 86 über den Klemmwiderstand R für die Vorladung mit einem hohen Potential versorgt und weist das hohe Potential auf. Andererseits ist der fünfte Transistor Q5 in einen leitenden Zustand versetzt, so daß die eine Leseleitung 86 das niedrige Potential aufweist.
Gemäß Fig. 6 weist die Ebenenbestimmungsschaltung 60 einen Tabellenspeicher 61 zum Speichern mehrerer Verschachtelungsebenen als gespeicherte Verschachtelungsebenen auf. Insbesondere speichert der Tabellenspeicher 61 eine den Zustandsübergang des in Fig. 2 dargestellten Zustandsübergangsdiagramm beschreibende Tabelle. Die Ebenenbestimmungsschaltung 60 weist eine Erzeugungsschaltung 62 zum Erzeugen eines Schaltsteuersignals 62 SC auf. Das Schaltsteuersignal SC wird an eine mit der Detektionsschaltung 50 und der Verarbeitungsschaltung 40 verbundene Umschaltschaltung 63 geliefert. Die Umschaltschaltung 63 dient dazu zwischen einem Verschachtelungsbit-Detektionssignal oder einem verarbeiteten Signal als Reaktion auf das Schaltsteuersignal SC umzuschalten, um ein umgeschaltetes Signal, welches N Bits lang ist, zu erzeugen. Insbesondere weist die Umschaltschaltung 63 einen ersten bis N-ten Schalter 631, 632, . . . und 63N auf, die mit dem ersten bis N-ten Datenendesignal DE(1) bis DE(2) und mit dem ersten bis N-ten Teilverschachtelungsbit- Detektionssignal ND(1) bis ND(N) beliefert werden. Der erste Schalter 631 dient dazu, als Reaktion auf das Schaltsteuersignal SC zwischen dem ersten Teilverschachtelungsbit- Detektionssignal ND(1) und dem Datenendesignal DE(1) umzuschalten, um ein erstes Teilschaltsignal PS(1) zu erzeugen. In ähnlicher Weise dienen der zweite bis N-te Schalter 631 bis 63N dazu, als Reaktion auf das Schaltsteuersignal SC zwischen dem zweiten bis N-ten Teilverschachtelungsbit-Detektionssignal ND(1) bis ND(N) und dem Datenendesignal DE(2) bis DE(N) umzuschalten, um ein zweites bis N-tes Teilschaltsignal PS(2) bis PS(N) zu erzeugen. Das Schaltsteuersignal SC, das umgeschaltete Signal und jede Selektionsebene werden über einen Adressendekoder 64 als ein Adressensignal an den Tabellenspeicher 61 angelegt. Auf den Tabellenspeicher 61 wird mittels des Adressensignals zugegriffen, um eine gespeicherte Verschachtelungsebene als die bestimmte Verschachtelungsebene zu erzeugen.
In dem dargestellten Beispiel erzeugt die Umschaltschaltung 63 das Verschachtelungsbit-Detektionssignal als das umgeschaltete Signal, wenn das Schaltsteuersignal den logischen "1"-Pegel annimmt. Die Umschaltschaltung 63 erzeugt das verarbeitete Signal als das umgeschaltete Signal, wenn das Schaltsteuersignal den logischen "0"-Pegel annimmt.
Fig. 7 zeigt ein Beispiel der Tabelle, die in dem in Fig. 6 dargestellten Tabellenspeicher 61 gespeichert ist. Für das dargestellte Beispiel ist die vorgegebene natürliche Zahl N gleich vier. Die positive ganzzahlige Zahl M ist gleich 1.
In der dargestellten Tabelle zeigt eine erste Spalte (das heißt, die ganz linke Spalte) das Schaltsteuersignal SC an. Die zweite bis fünfte Spalte, von der ersten Spalte aus gezählt, zeigen das erste bis vierte Teilschaltsignal PS(1) bis PS(4) an. Die sechste bis neunte Spalte, von der ersten Spalte aus gezählt, zeigen Knotennummern, nämlich die in Klammern den Zustandsknoten zugeordneten Nummern an, an die der Zustand vom ersten bis zu dem vierten Zustandsknoten S(1), S(2), S(3) und S(4) übergeht.
Gemäß Darstellung in Fig. 7 zeigt eine oberste oder erste Zeile das Schaltsteuersignal SC, das erste bis vierte Teilschaltsignal PS(1) bis PS(4) und den ersten bis vierten Zustandsknoten S(1) bis S(4) an. Beispielsweise tritt der Zustandsübergang gemäß Darstellung in einer von der obersten Zeile aus gezählten zweiten Zeile nicht auf, wenn das erste bis vierte Teilverschachtelungsbit-Detektionssignal ND(1) bis ND(4) nicht geliefert werden. In ähnlicher Weise tritt der Zustandsübergang gemäß Darstellung in einer von der obersten Zeile aus gezählten sechsten Zeile nicht auf, wenn das erste bis vierte Datenendesignal DE(1) bis DE(4) nicht geliefert werden. Gemäß Darstellung in einer von der obersten Zeile aus gezählten dritten Zeile geht der Zustand von dem ersten Statusknoten S(1) auf den zweiten Statusknoten 3(2) über, wenn das erste Teilverschachtelungsbit-Detektionssignal ND(1) geliefert wird. In ähnlicher Weise geht der Zustand von dem zweiten und dem dritten Zustandsknoten S(2) und S(3) auf den dritten und vierten Zustandsknoten S(3) und S(4), wie es in der von der obersten Zeile aus gezählten vierten und fünften Zeile dargestellt ist, wenn das zweite und dritte Teilverschachtelungsbit-Detektionssignal ND(2) und ND(3) geliefert werden. Die Zustandsübergänge sind in der von der obersten Zeile aus gezählten siebenten bis sechzehnten Zeile dargestellt, wenn mindestens eines von dem ersten bis vierten Datenendesignal DE(1) bis DE(4) geliefert wird. Beispielsweise geht der Zustand von dem vierten Zustandsknoten S(4) auf den ersten Zustandsknoten S(1) gemäß Darstellung in der von der obersten Zeile aus gezählten sechzehnten, nämlich einer untersten Zeile über, wenn das erste bis vierte Datenendesignal DE(1) bis DE(4) geliefert werden.
In dem zweiten Falle stehen diejenigen Längen, die unter Bezugnahme auf Fig. 1(e) beschrieben wurden, zueinander in der Beziehung:
L1 = L2 + L3 (1A)
L3 = L4 + L5 + L6 (2A)
und L6 = L7 + L8 (3A).
Gemäß Fig. 8 dient eine Verschachtelungsebenen-Bestimmungsvorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung der Bestimmung der selektierten Ebene jedes Tokens, der in einem Hauptspeicher 90 als gespeicherter Token gespeichert ist. Auf den Hauptspeicher 90 wird über eine Speicherdirektzugriffssteuerung (DMAC) 100 zugegriffen. In einer Art, welche später deutlich wird, dient die Speicherdirektzugriffssteuerung 100 für den Zugriff auf den Hauptspeicher 90, um den Datenidentifikationskode und den Datenlängenkode an eine Detektionsschaltung 50b und eine Selektionsschaltung 30b zu liefern.
Versorgt mit dem Datenidentifikationskode aus der Speicherdirektzugriffssteuerung 100, dient die Detektionsschaltung 50b für die Detektion des Verschachtelungsbits. Die Detektionsschaltung 50b erzeugt das Verschachtelungsbit- Detektionssignal ND, welches 1 Bit lang ist, wenn das Verschachtelungsbit den logischen "1"-Pegel aufweist. Die Detektionsschaltung 50b erzeugt ein Verschachtelungsbit- Abwesenheitssignal NA, welches 1 Bit lang ist, wenn das Verschachtelungsbit den logischen "0"-Pegel aufweist.
Die Selektionsschaltung 30b weist eine mit dem Datenlängenkode belieferte Längenkode-Detektionsschaltung 31 zum Detektieren das Datenlängenkodes auf, um einen detektierten Längenkode zu erzeugen. Es wird angenommen, daß der Datenlängenkode die Datenlänge für den zweiten Fall repräsentiert. Die Längendetektionsschaltung 31 ist mit einem Demultiplexer 32 mit einem ersten bis N-ten Ausgangsport 311 bis 31N und einem zusätzlichen Ausgangsport 31A verbunden. Der Demultiplexer 32 ist mit der Detektionsschaltung 50b verbunden. Nachdem der Demultiplexer 32 mit dem Verschachtelungsbit-Detektionssignal ND beliefert wurde, selektiert der Demultiplexer 32 als Reaktion auf jedes sukzessiv gelieferte Selektionssignal einen ersten bis N-ten Ausgangsports 311 bis 31N zu einem Zeitpunkt als den selektierten Port, um den detektierten Längenkode an den selektierten Port zu liefern. Der Demultiplexer 32 liefert dadurch die detektierten Längenkodes als Reaktion auf die Selektionssignale an den ersten bis N-ten Ausgangsport 311 bis 31N als den ersten bis N-ten Datenkode. Der Demultiplexer 32 liefert den detektierten Längenkode als Reaktion auf das Verschachtelungsbit-Abwesenheitssignal NA als einen Subtrahendenkode an den zusätzlichen Ausgangsport 31A. Die Selektionsschaltung 30b weist ferner eine spezielle Längenkode-Lieferschaltung 33 auf, die mit der Längenkodedetektionsschaltung 31 und dem Demultiplexer 32 verbunden ist. Die Beschreibung der speziellen Längenkode-Lieferschaltung 33 erfolgt später.
Die dargestellte Verschachtelungsebenen-Bestimmungsvorrichtung weist eine Verarbeitungsschaltung 40a auf, die gegenüber der in Fig. 3 dargestellten modifiziert ist. Die Verarbeitungsschaltung 40a weist ein erstes bis N-tes Register 411, 412, . . . und 41N auf, die mit dem ersten bis Ausgangsport 311 bis 31N verbunden sind. Das erste bis N-te Register 411 bis 41N dient als erste bis N-te Halteanordnung um zu Beginn den ersten bis N-ten Datenkode als ersten bis N- ten gehaltenen Kode zu halten. Die Verarbeitungsschaltung 40a weist ferner einen mit dem der Detektionsschaltung 50a verbundenen Befehlsgenerator (COMG) 420 auf. Der Befehlsgenerator 420 arbeitet als eine Treibersignal-Erzeugungsanordnung zum Erzeugen eines Treibersignals als Reaktion auf das Verschachtelungsbit-Abwesenheitssignal NA. Das erste bis N-te Register 411 bis 41N ist mit dem ersten bis N-ten Subtrahierer 431, 432, . . . und 43N verbunden. Jeder erste bis N-te Subtrahierer 431 bis 43N ist mit dem Befehlsgenerator 5420 und dem zusätzlichen Ausgangsport 41A verbunden. Der erste bis N-te Subtrahierer 431, 432, . . . und 43N dient dazu, den Subtrahendenkode als Reaktion auf das Treibersignal von dem ersten bis N-ten gehalten Kode zu subtrahieren.
Der erste bis N-te Subtrahierer 431 bis 43N liefern ein erstes bis N-tes Subtraktionsergebnis, um das erste bis N-te Register 411 bis 41N dazu zu veranlassen, das erste bis N-te Subtraktionsergebnis schließlich als den ersten bis N-ten Gehaltenen Kode zu halten. Der erste bis N-te Subtrahierer 431 bis 43N erzeugen das erste bis N-te Datenendesignal DE(1) bis DE(n) als das verarbeitete Signal, wenn das erste bis N- te Subtraktionsergebnis gleich Null ist. Wenn der erste bis N-te gehaltene Kode Null anzeigt, führen der erste bis N-te Subtrahierer 431 bis 43N keine Subtraktionsoperation aus, auch wenn das Treibersignal von dem Befehlsgenerator 420 geliefert wird. Zusätzlich erzeugen der erste bis N-te Subtrahierer 431 bis 43N das erste bis N-te Datenendesignal DE(1) bis DE(N), wenn der erste bis N-te Null anzeigende Datenkode zu Beginn in dem ersten bis N-ten Register 411 bis 41N als der erste bis N-te gehaltenen Kode gehalten werden.
Vom dem ersten bis N-ten gehaltenen Kode gibt der erste gehaltene Kode immer die größte Zahl an. Die von dem ersten bis N-ten gehaltenem Kode angegebenen Zahlen werden stufenweise von dem ersten gehaltenen Kode bis zum N-ten gehaltenen Kode kleiner. Folglich wird das erste Datenendesignal als letztes erzeugt.
Als Beispiel wird angenommen, daß das erste, das zweite, das dritte, das vierte, das fünfte und das sechste Register 311, 312, 313, 314, 315 und 316 die Zahlen angegeben, die gleich hundertundzwanzig (120), achtzig (80), sechzig (60), dreißig (30) und Null (0) zu einem Zeitpunkt sind. In diesem Falle entspricht die selektierte Ebene der fünften Verschachtelungsebene. Wenn das Verschachtelungsbit mit dem logischen "0"-Pegel detektiert wird und wenn der Datenlängenkode, der die Zahl gleich dreißig (30) angibt, an das erste bis sechste Register 311 bis 316 über den zusätzlichen Ausgangsport 31A aus der Selektionsschaltung 30b als der Subtrahendenkode geliefert wird, weisen das erste bis sechste Subtraktionsergebnis die Zahlen auf, welche gleich neunzig (90), fünfzig (50), dreißig (30), Null (0), Null (0) und Null(0) sind. Folglich werden das vierte und das fünfte Datenendesignal DE(4) und DE(5) von dem vierten und fünften Subtrahierer 434 und 435 erzeugt. In diesem Falle wird die selektierte Ebene von der fünften Verschachtelungsebene auf die vierte Verschachtelungsebene verschoben. Um die selektierte Ebene zu bestimmen, weist die dargestellte Verschachtelungsebenen- Bestimmungsvorrichtung eine Ebenenbestimmungsschaltung 60a auf, welche gegenüber der in Fig. 3 dargestellten modifiziert ist.
Die Ebenenbestimmungsschaltung 60a ist mit der Detektionsschaltung 50 und der Verarbeitungsschaltung 40a verbunden, um als Reaktion auf das Verschachtelungsbit- Detektionssignal ND und das verarbeitete Signal die bestimmte Ebene zu bestimmen, die die eine von der ersten bis N-ten Verschachtelungsebene angibt, die als die selektierte Ebene selektiert ist. Die Ebenenbestimmungsschaltung 60a erzeugt die bestimmte Ebene als das eine Selektionssignal, das an die Selektionsschaltung 30b sofort nach jedem Selektionssignal angelegt wird.
Die Ebenenbestimmungsschaltung 60a weist ein mit der Detektionsschaltung 50b verbundenes Schieberegister 61a auf. Das Schieberegister 61a arbeitet als eine Verschachtelungsebenen-Halteanordnung, die in einem normalen Verschiebemodus zum Halten einer spezifischen Verschachtelungsebene betreibbar ist, um eine ausgegebene Verschachtelungsebene zu erzeugen. Das Schieberegister 61a weist ein erstes bis N-tes Flipflop (F/F) 611a, 612a, . . . und 61N auf, die zueinander in Reihe und parallel zur Detektionsschaltung 50b geschaltet sind. Das erste bis N-te Flipflop 611A bis 61Na entsprechen der ersten bis N-ten Verschachtelungsebene. Das erste bis N- te Flipflop 611A bis 61Na arbeiten als erstes bis N-tes Halteelement, welche als Reaktion auf das von der Detektionsschaltung 50b ausgesendete Verschachtelungsbit- Detektionssigual in den normalen Verschiebemodus versetzt werden. Eines von dem ersten bis N-ten Flipflop 611a bis 61Na wird zu einem Zeitpunkt in einen Setzzustand als ein gesetztes Flipflop versetzt. Das gesetzte Flipflop hält die spezifische Verschachtelungsebene. Die ausgegebene Verschachtelungsebene wird von einem von dem ersten bis N-ten Flipflop 611A bis 1Na selektierten Flipflop erzeugt. Es wird angenommen, daß das erste Flipflop 611a in den gesetzten Zustand versetzt ist. Als Reaktion auf das Verschachtelungsebenen-Detektionssignal ND wird der Setzzustand von dem ersten Flipflop 611a zu dem zweiten Flipflop 612a verschoben.
Folglich wird das zweite Flipflop 612a in den Setzzustand versetzt. Das erste bis N-te Flipflop 611a bis 61Na sind mit einem Verschachtelungsebenen-Kodierer 62a zum Kodieren der ausgegebenen Verschachtelungsebene in die bestimmte Ebene verbunden. Der Verschachtelungsebenen-Kodierer 62a erzeugt die bestimmte Verschachtelungsebene als eines der Selektionssignale.
Die Ebenenbestimmungsschaltung 60a weist ferner eine mit dem ersten bis N-ten Subtrahierer 431 bis 43N verbundene Ebenenmodifizierungsschaltung 63a auf, um eine von der ersten bis N-ten Verschachtelungsebene in eine durch die eine von der ersten bis N-ten Verschachtelungsebene bestimmte modifizierte Verschachtelungsebene zu modifizieren. Die Ebenenmodifizierungsschaltung 63a weist eine in Beziehung zur ersten bis N-ten Verschachtelungsebene festgelegte erste bis N-te Ebenenposition auf. Die Ebenenmodifizierungsschaltung 63a erzeugt über eine selektierte Ebenenposition der ersten bis N-ten Ebenenpositionen, die durch die modifizierte Verschachtelungsebene bezeichnet ist, ein Ebenendetektionssignal. Insbesondere weist die Ebenenmodifizierungsschaltung 63a ein erstes bis N-tes UND-Gatter 631a, 632a, . . . 63Na, welche der ersten bis N-ten Ebenenposition entsprechen. Das erste UND-Gatter 631a weist eine ersten Eingang, der mit dem logischen "0"-Pegel nach seiner Invertierung oder mit dem logischen "1"-Pegel ohne Invertierung beliefert wird, und einen weiteren mit dem ersten Subtrahierer 431 verbundenen Eingang auf. Folglich wird das Ebenendetektionssignal durch das erste UND-Gatter 631a erzeugt, wenn das erste Datenendesignal DE(1) von dem ersten Subtrahierer 431 geliefert wird. Das erste Datenendesignal DE(1) wird nach seiner Invertierung an das zweite UND-Gatter DE(2) geliefert. Das zweite UND-Gatter 632a wird direkt mit dem zweiten Datenendesignal DE(2) beliefert. In ähnlicher Weise werden das zweite bis (N-1)-te Datenendesignal DE(2) bis DE(N-1) an das dritte bis N-te UND-Gatter 633a bis 63A nachdem sie invertiert sind, geliefert. Das dritte bis N-te UND-Gatter 633 bis 63Na werden direkt mit dem dritten bis N-ten Datenendesignal DE(3) bis DE(N) beliefert. Es wird angenommen, daß das zweite bis vierte Datenendesignal DE(2) bis DE(4) an die Ebenenmodifizierungsschaltung 63a geliefert werden. In diesem Falle wird das Ebenendetektionssignal durch das zweite UND-Gatter 632a erzeugt.
Die Ebenenmodifizierungsschaltung 63a ist mit einer Signallieferschaltung 64a verbunden. Die Signallieferschaltung 64a ist mit dem Schieberegister 61a verbunden. Die Signallieferschaltung 64a dient dazu, das Ebenen-Detektionssignal an ein selektiertes erstes bis N-tes Flipflop 611a bis 61Na als die spezifische Ebene zu liefern, wenn das Schieberegister 61a nicht in den normalen Verschiebemodus versetzt ist. Die Signallieferschaltung 64a weist insbesondere mehrere UND-Gatter auf, welche in eine erste bis N-te Gruppe unterteilbar sind, welche mit dem ersten bis N-ten UND-Gatter 631a bis 63Na der Ebenenmodifizierungsschaltung 63a verbunden sind. Die erste Gruppe weist die UND-Gatter auf, welche von der Anzahl der vorgegebenen natürlichen Zahl, nämlich N, entsprechen, und die ihre Eingänge mit den Ausgängen des ersten bis N-ten Flipflops 611a bis 61Na des Schieberegisters 61a verbunden haben. Die UND-Gatter der ersten Gruppe haben einen Ausgang, der mit einem Eingang des ersten Flipflops 611a über ein erstes ODER-Gatter 651a verbunden ist.
Im allgemeinen weist eine j-te Gruppe die UND-Gatter auf, welche von der Anzahl her gleich N-j+1 sind, wobei j eine ganzzahlige Zahl darstellt, die sich fortlaufend von eins bis zur vorgegebenen natürlichen Zahl N verändert. Die UND-Gatter Oder j-ten Gruppe weisen mit den Ausgängen des j-ten bis N-ten Flipflops 61ja bis 61Na des Schieberegisters 61a verbundene Eingänge auf. Die UND-Gatter der j-ten Gruppe weisen Ausgänge auf, die mit einem Eingang des j-ten Flipflop 61ja über ein j-tes ODER-Gatter 65ja verbunden sind. Folglich bilden die UND-Gatter der j-ten Gruppe einen Rückkopplungspfad, um den Inhalt des j-ten bis N-ten Flipflops 61ja bis 61Na an das jte Flipflop 61ja zu liefern, wenn das Ebenen-Detektionssignal von einem j-ten UND-Gatter 63ja der Ebenenmodifizierungsschaltung 63a geliefert wird. Es wird angenommen, daß das vierte Flipflop 614a in den gesetzten Zustand versetzt ist, das heißt, die selektierte Ebene entspricht der vierten Verschachtelungsebene. Unter diesen Umständen wird der gesetzte Zustand von dem vierten Flipflop 614a auf das zweite Flipflop 612a verschoben, wenn das Ebenen-Detektionssignal von dem zweiten UND-Gatter 632a geliefert wird. Das heißt, daß die selektierte Ebene von der vierten Verschachtelungsebene auf die zweite Verschachtelungsebene verschoben wird.
Nun wird die Aufmerksamkeit auf die spezielle Längenkode- Lieferschaltung 33 gerichtet. Jeder Datenlängenkode des entsprechenden Tokens kann, wie es im Fachgebiet bekannt ist, entweder einen unbestimmten Längenkode oder einen Endekode aufweisen. Der unbestimmte Längenkode zeigt an, daß die Datenlänge unbestimmt ist. Der Endekode zeigt ein Ende des unbestimmten Längenkodes an. Der unbestimmte Längenkode ist ein Ein-Byte-Kode, der durch die Hexadezimalzahl 80 dargestellt wird. Dar Endekode wird als Kommunikationsendekode (EOC) und ist ein Zwei-Byte-Kode, der durch die Hexadezimalzahl 0000 dargestellt wird. Die Längendetektionsschaltung 31 erzeugt ein unbestimmtes Längendetektionssignal, wenn von ihr der unbestimmte Längenkode detektiert wird. Die Längendetektionsschaltung 31 erzeugt auch ein Endedetektionssignal, wenn von ihr der Endekode detektiert wird. Die spezielle Längenkode-Lieferschaltung 33 liefert als Reaktion auf das unbestimmte Längendetektionssignal einen Maximum- Längenkode an die Demultiplexschaltung 32. Als Reaktion auf das Endedetektionssignal liefert die spezielle Längenkode- Lieferschaltung 33 einen Null-Längenkode an den Demultiplexer 32. Der Maximumlängenkode stellt dar, daß die Datenlänge eine Maximumlänge aufweist. Der Null-Längenkode stellt dar, daß die Datenlänge eine Länge von Null aufweist. Der Demultiplexer 32 liefert den Maximumlängenkode an den selektierten Port als einen speziellen Port. Der Demultiplexer 32 liefert den Nullkode an den speziellen Port.
Unter Bezugnahme auf Fig. 9 und 10 zusätzlich zur Fig. 8, wird nun die Aufmerksamkeit auf die Speicherdirektzugriffssteuerung 100 gerichtet.
Es wird angenommen, daß gemäß Fig. 9 der Hauptspeicher 90 einen ersten Speicherbereich 91 aufweist. Der erste Speicherbereich 91 dient zum Speichern der in Fig. 1(e) dargestellten Tokens. Insbesondere ist der Datenidentifikationskode ID* (1) gemäß Darstellung in Fig. 9 in einem Teil des ersten Speicherbereichs 91 gespeichert, der durch eine Adresse A(1) dargestellt ist. Der Datenlängenkode LL(1) ist gemäß Darstellung in Fig. 9 in einem weiteren Teil des ersten Speicherbereichs 91 gespeichert, der durch eine weitere Adresse A(2) dargestellt ist, die unmittelbar der Adresse A(1) folgt. In gleicher Weise sind die Daten DATEN (4) gemäß Darstellung in Fig. 9 in einen anderen durch aufeinanderfolgende Adressen A(23), A(24), A(25) und A(26) dargestellten Teil gespeichert.
Es wird angenommen, daß gemäß Fig. 10 der Hauptspeicher 90 ein zweiten Speicherbereich 92 aufweist. Der zweite Speicherbereich 92 dient zum Speichern eines von der in Fig. 8 dargestellten Verschachtelungsebenen-Bestimmungsvorrichtung verarbeiteten Ergebnisses. Dem zweiten Speicherbereich 92 sind aufeinanderfolgende Adressen B(1), B(2), B(3), B(4), B(5), B(6), B(7) und B(8) zugewiesen, wie es in einer ersten oder ganz links angeordneten Spalte von Fig. 10 dargestellt ist. Ein zweite Spalte, von der ganz links angeordneten Spalte aus gezählt, zeigt die Leseadressen der entsprechenden durch die Speicherdirektzugriffssteuerung 100 gelesenen Eingangskodes an. Ein dritte Spalte, von der ganz links angeordneten Spalte aus gezählt, zeigt die in den entsprechenden Leseadressen gespeicherten Datenidentifikationskodes. Ein vierte Spalte, von der ganz links angeordneten Spalte aus gezählt, zeigt die Datenlängenkodes, welche unmittelbar den entsprechenden Datenidentifikationskodes folgen. Ein fünfte Spalte, von der ganz links angeordneten Spalte aus gezählt, zeigt die in den entsprechenden Datenidentifikationskodes enthaltenen Verschachtelungsbits. Ein sechste Spalte, von der ganz links angeordneten Spalte aus gezählt, die ganz rechte Spalte, zeigt die selektierten Ebenen der Tokens, welche die entsprechenden Datenidentifikationskodes aufweisen.
Die Adressen A(1) und B(1) des Hauptspeichers 90 werden zu Beginn in der Speicherdirektzugriffssteuerung 100 gesetzt. Die Speicherdirektzugriffssteuerung 100 greift zuerst auf den Hauptspeicher 90 zu, um den unter der Adresse A(1) gespeicherten Eingangskode als einen Lesekode zu lesen und den Lesekode an die Detektionsschaltung 50b (Fig. 8) zu liefern. In diesem Falle wird die Speicherdirektzugriffssteuerung 100 mit dem von der Detektionsschaltung 50b detektierten Verschachtelungsbit als einem detektierten Verschachtelungsbit beliefert. Danach greift die Speicherdirektzugriffssteuerung 100 auf den Hauptspeicher 90 zu, um den in der unmittelbar folgenden Adresse A(2) gespeicherten Eingangskode als einen weiteren Lesekode zu lesen und den weiteren Lesekode an die Längendetektionsschaltung 31 zu liefern. In diesem Falle wird die Speicherdirektzugriffssteuerung 100 mit dem detektierten Längenkode aus der Längendetektionsschaltung 31 beliefert. Zusätzlich wird die selektierte Ebene von dem Verschachtelungsebenenkodierer 62a an die Speicherdirektzugriffssteuerung 100 geliefert.
Die Speicherdirektzugriffssteuerung 100 greift sukzessiv auf den Hauptspeicher 90 zu, um die Leseadresse oder die Adresse A(1), die Lesekodes oder den Datenidentifikationskode ID* (1) und den Datenlängenkode LL(1), das detektierte Verschachtelungsbit mit dem logischen "1"-Pegel und die der M-ten Verschachtelungsebene entsprechende selektierte Ebene in die Adresse B(1) zu speichern, wie es in einer obersten oder ersten Zeile von Fig. 10 dargestellt ist.
Als Reaktion auf das detektierte Verschachtelungsbit und den detektierten Längenkode bestimmt die Speicherdirektzugriffssteuerung 100 eine Adresse, auf welche in dem Hauptspeicher 90 zugegriffen werden sollte und von welcher der Eingangskode, nämlich der unmittelbar folgende Vorspann als einer festgelegten Adresse gelesen wird. Wenn das detektierte Verschachtelungsbit den logischen "1"-Pegel aufweist, entspricht die festgelegte Adresse einer Adresse, die unmittelbar der Leseadresse für die Verwendung zum Lesen des Datenlängenkodes folgt. Wenn das detektierte Verschachtelungsbit den logischen "0"-Pegel aufweist, entspricht die festgelegte Adresse einer Adresse, welche der Leseadresse zum Lesen des Datenlängenkodes plus der durch den detektierten Längenkode angegebenen Datenlänge entspricht.
In dem dargestellten Beispiel entspricht die festgelegte Adresse der Adresse A(3), da der Datenidentifikationskode ID* (1) das Verschachtelungsbit mit dem logischen "1"-Pegel aufweist. Als nächstes wird der unmittelbar folgende Vorspann von der Verschachtelungsebenen-Bestimmungsvorrichtung verarbeitet. Folglich wird das von Verschachtelungsebenen-Bestimmungsvorrichtung verarbeitete Ergebnis in dem zweiten Speicherbereich 92 des Hauptspeichers 90 gemäß Darstellung in Fig. 10 gespeichert.
Unter Bezugnahme auf Fig. 11 erfolgt die Beschreibung bezüglich der Längendetektionsschaltung 31. Es wird angenommen, daß der Datenlängenkode vier Teillängenkodes aufweist, von denen jeder ein Byte lang ist. Die dargestellte Längendetektionsschaltung 31 weist einen Parallel/Seriell- Wandler 300 auf, der sukzessiv mit den Teillängenkodes aus der Speicherdirektzugriffssteuerung 100 beliefert wird. Der Parallel/Seriell-Wandler 300 wandelt jeden Teillängenkode von der bitparallelen in die bitserielle Form um. Der Parallel/ Seriell-Wandler 300 erzeugt serielle Bits. Der Parallel/ Seriell-Wandler 300 ist mit einem ersten bis vierten Schieberegister 301, 302, 303 und 304 verbunden, die zueinander in Reihe geschaltet sind und mit einem Verschiebetakt mit einer vorgegebenen Verschiebetaktfrequenz beliefert werden. Als Reaktion auf das Verschiebetaktsignal werden die seriellen Bits in einer Richtung vom ersten Schieberegister 301 zum vierten Schieberegister 304 hin geliefert. Das Verschiebetaktsignal wird von einem Schiebetaktgenerator 305 über ein UND-Gatter 306 geliefert. Der Schiebetaktgenerator 305 wird mit einem von einem Haupttaktgenerator 307 gelieferten Haupttaktsignal CLK versorgt. Das Haupttaktsignal CLK weist eine vorgegebene Haupttaktfrequenz auf. Die vorgegebene Verschiebetaktfrequenz ist das Sechzehnfache der vorgegebenen Haupttaktfrequenz. Der Haupttaktfrequenzgenerator 307 erzeugt das Haupttaktsignal CLK nur dann, wenn der Datenlängenkode geliefert wird. Das Haupttaktsignal CLK wird auch an einen Vier-Bit-Zähler 308 geliefert. Wenn der Vier-Bit-Zähler 308 bis zu einem Zählerstand gleich vier hochzählt, liefert der Vier-Bit-Zähler 308 ein Stopsignal mit dem logischen "0"- Pegel an das UND-Gatter 306. In diesem Falle wird das Verschiebetaktsignal nicht an das erste bis vierte Schieberegister 301 bis 304 geliefert. Folglich wird der detektierte Längenkode aus dem ersten bis vierten Schieberegister 301 bis 304 geliefert.
Unter Bezugnahme auf Fig. 12 erfolgt die Beschreibung hinsichtlich der in den Vorspannen der entsprechenden Tokens enthaltenen Datenlängenkodes. Jeder Datenlängenkode umfaßt einen spezifischen Längenkode und mehrere Teillängenkodes. Jeder Datenlängenkode kann auch nur den spezifischen Längenkode enthalten. Der spezifische Längenkode ist ein Byte lang und wird als R-Kode bezeichnet. Jeder Teillängenkode ist ein Byte lang und wird als L-Kode bezeichnet. Der R-Kode gibt die Zahl der L-Kodes in jedem Vorspann an und besitzt ein höchstwertiges Bit (MSB), welches entweder den logischen "1"- Pegel oder den logischen "0"-Pegel aufweist. Wenn das MSB des R-Kodes den logischen "0"-Pegel besitzt, weist der Datenlängenkode nur den R-Kode auf. Wenn das MSB des R-Kodes den logischen "1"-Pegel besitzt, gibt der R-Kode mit Ausnahme seines MSB's die Anzahl der L-Kodes an, die unmittelbar dem R-Kode folgen. In diesem Falle wird die Datenlänge von den L- Kodes angegeben. Dieses wird von dem vorstehend erwähnten OSI-Schichtenprotokoll vorgeschrieben.
Unter Bezugnahme auf Fig. 13 erfolgt die Beschreibung bezüglich einer weiteren Längendetektionsschaltung 31a für die Detektion jedes unter Bezugnahme auf Fig. 12 beschriebenen Datenlängenkodes. Die dargestellte Längendetektionsschaltung 31a weist einen R-Detektor 310 für die Detektion des MSB's des R-Kodes auf. Der R-Kode des Datenlängenkodes wird zuerst in dem ersten Schieberegister 301 gesetzt. Wenn das MSB des R-Kodes den logischen "0"-Pegel aufweist, wird das Schiebetaktsignal SC nicht an das erste bis vierte Schieberegister 301 bis 304 geliefert. In diesem Falle wird nur der in dem ersten Schieberegister 301 gesetzte R-Kode als der detektierte Längenkode verwendet.
Der R-Detektor 310 ist mit einem Zähler 331 verbunden. Wenn das MSB des R-Kodes den logischen "1"-Pegel aufweist, liefert der R-Detektor 310 ein Setzsignal an den Zähler 331, um den Zähler 331 zu veranlassen, den R-Kode mit Ausnahme des MSB als einen gesetzten Kode zu setzen. Der Zähler 331 wird mit dem Haupttaktsignal CLK beliefert. Das Haupttaktsignal CLK weist Haupttaktimpulse auf. Der Zähler 331 zählt den gesetzten Kode als Zählerstand synchron mit jedem Haupttaktimpuls abwärts. Wenn der Zähler 331 den Zählerstand auf Null zahlt, erzeugt der Zähler 331 ein Endesignal ES. Der R- Detektor 310 erzeugt ein R-Detektionssignal, wenn das MSB des R-Kodes den logischen "1"-Pegel aufweist. Der R-Detektor 310 ist mit einem ersten Flipflop 336 verbunden, das mit dem Haupttaktsignal CLK beliefert wird. Das erste Flipflop 336 wird als Reaktion auf eine Hinterkante jedes Haupttaktimpulses gesetzt und wird als Reaktion auf eine Hinterkante des R-Detektionssignals zurückgesetzt. Das erste Flipflop 336 ist mit einem zweiten Flipflop 337 verbunden, das mit Endesignal ES beliefert wird. Das zweite Flipflop 337 wird als Reaktion auf eine Hinterkante eines Ausgangssignals des ersten Flipflops 336 gesetzt und als Reaktion auf das Endesignal ES zurückgesetzt. Das zweite Flipflop 337 ist mit dem UND-Gatter 306 verbunden. Wenn das zweite Flipflop 337 ein Ausgangssignal mit dem logischen "1"-Pegel erzeugt, wird das von Schiebetaktgenerator 305 erzeugte Schiebetaktsignal SC über das UND-Gatter 306 an das erste bis vierte Schieberegister 301 bis 304 geliefert. Das erste Schieberegister 301 wird mit einem Setz/Rücksetz-Signal von der Speicherdirektzugriffssteuerung 100 beliefert.
Unter Bezugnahme auf Fig. 14 zusätzlich zu Fig. 13 wird die Betriebsweise der Längendetektionsschaltung 31a beschrieben. Ein erster bis vierter Taktzyklus ist mit den Bezugszeichen 1 bis 4 längs einer ersten oder obersten, mit ZYKLUS gekennzeichneten Zeile bezeichnet. Das von dem Hauptsteuerungsgenerator 307 erzeugte Haupttaktsignal CLK ist längs einer zweiten Zeile von oben aus dargestellt. Das von dem Schiebetaktgenerator 305 erzeugte Schiebetaktsignal SC ist längs einer siebenten Zeile von oben aus dargestellt. Es wird angenommen, daß der R-Kode das MSB mit dem logischen "1"-Pegel aufweist und drei für die Anzahl der L-Kodes angibt. In diesem Falle weist der Datenlängenkode drei L- Kodes auf, welche ein erster bis dritter L-Kode sind.
Bei dem ersten Taktzyklus wird der R-Kode in dem ersten Schieberegister 301 gesetzt. Der R-Detektor 310 detektiert das MSB des R-Kodes. Da das MSB des R-Kodes den logischen "1"-Pegel aufweist, wird das R-Detektionssignal von dem R- Detektor 310 an das erste Flipflop 336 in der längs einer dritten Zeile von oben aus dargestellten Weise geliefert. Zusätzlich liefert der R-Detektor 310 das Setzsignal an den Zähler 331. Der Zähler 331 setzt als Reaktion auf das Setzsignal den R-Kode mit Ausnahme des MSB's als den gesetzten Kode. In diesem Falle gibt der gesetzte Kode eine Zahl an, welche gleich drei ist. Als Reaktion auf die Hinterkante jedes Haupttaktimpulses des Haupttaktsignals CLK wird das erste Flipflop 336 gesetzt und hält den logischen "1"-Pegel in der längs einer vierten Zeile von oben aus dargestellten Art. Das erste Flipflop 336 wird als Reaktion auf die Hinterkante des R-Detektionssignals zurückgesetzt und hält den logischen "0"-Pegel bis zum Ablauf eines halben Zyklus des Haupttaktimpulses von einem Zeitpunkt ab, wenn das erste Flipflop 336 gesetzt ist.
Bei dem zweiten Taktzyklus wird der erste L-Kode in dem ersten Schieberegister 301 gesetzt. Folglich wird der in dem ersten Schieberegister 301 gesetzte R-Kode gelöscht. Als Reaktion auf die Hinterkante des Ausgangssignals des ersten Flipflops 336 wird das zweite Flipflop 337 gesetzt und hält den logischen "1"-Pegel in der längs einer sechsten Zeile von oben aus dargestellten Art. Der Zähler 331 wird als Reaktion auf die Hinterkante des Haupttaktimpulses ums eins dekrementiert und zählt den Zählerstand auf zwei. Da das zweite Flipflop 337 den logischen "1"-Pegel hält, wird das von dem Schiebetaktgenerator 305 erzeugte Schiebetaktsignal SC über das UND-Gatter 306 in der längs einer achten Zeile von oben aus, nämlich der untersten Zeile, dargestellten Art an das erste bis vierte Schieberegister 301 bis 304 geliefert. Folglich wird der in dem erste Schieberegister 301 gesetzte erste L-Kode in das zweite Schieberegister 302 verschoben.
Bei dem dritten Taktzyklus wird der zweite L-Kode in dem ersten Schieberegister 301 gesetzt. Der Zähler 331 wird in ähnlicher Weise als Reaktion auf die Hinterkante des Haupttaktimpulses um eins dekrementiert und zählt den Zählerstand auf eins. Das das zweite Flipflop 337 den logischen "1"-Pegel hält, wird das Schiebetaktsignal SC über das UND-Gatter 306 an das erste bis vierte Schieberegister 310 bis 304 geliefert. Folglich werden der erste und zweite L-Kode von dem zweiten und ersten Schieberegister 302 und 301 zu dem dritten und zweiten Schieberegister 303 bzw. 302 verschoben.
Bei dem viertem Taktzyklus wird der dritte L-Kode in dem ersten Schieberegister 301 gesetzt. Der Zähler 331 wird in ähnlicher Weise als Reaktion auf die Hinterkante des Haupttaktimpulses um eins dekrementiert und zählt den Zählerstand auf Null. Folglich liefert der Zähler 331 das Endesignal ES in der längs einer fünften Zeile von oben aus dargestellten Art an das zweite Flipflop 337. Das zweite Flipflop wird als Reaktion auf das Endesignal ES zurückgesetzt und hält den "0"-Pegel. Das das zweite Flipflop 337 den logischen "0"-Pegel hält, wird das Schiebetaktsignal SC nicht über das UND-Gatter 306 an das erste bis vierte Schieberegister 310 bis 304 geliefert. In diesem Falle werden der erste bis dritte L-Kode zusammen als der detektierte Längenkode aus dem ersten bis dritten Schieberegister 301 bis 303 an den in Fig. 8 dargestellten Demultiplexer 32 geliefert.

Claims

1. Verschachtelungsebenen-Bestimmungsvorrichtung, die als Reaktion auf mehrere Token einen zu einem Zeitpunkt verarbeiten kann, wobei jedem Token eine aus einer ersten bis N-ten Verschachtelungsebene selektierte Verschachtelungsebene als eine selektierte Ebene zugewiesen ist, wovon N eine vorgegebene natürliche Zahl darstellt, die erste bis N-te Verschachtelungsebene eine niedrigste bis höchste Verschachtelungsebene darstellt, jeder Token einen Vorspann und einen Datensatz enthält, der Datensatz eine Datenlänge aufweist und zum Verschachteln des Tokens dient, der eine höhere Verschachtelungsebene als die selektierte Ebene aufweist, der Vorspann einen für die Datensatzlänge repräsentativen Datenlängenkode (LL) und einen Datenidentifikationskode (ID) aufweist, welcher ein Verschachtelungsbit enthält, das angibt, ob der eine Token in dem Datensatz verschachtelt ist oder nicht, die Verschachtelungsebenen-Bestimmungsvorrichtung zum Bestimmen der selektierten Ebene dient und aufweist:

eine mit dem Datenidentifikationskode (ID) belieferte Detektionseinrichtung (50) zum Detektieren des Verschachtelungsbits, um ein Verschachtelungsbit-Detektionsignal zu erzeugen, wenn das Verschachtelungsbit anzeigt, daß der eine Token in dem Datensatz verschachtelt ist;

eine Selektionseinrichtung (30), die mit dem Vorspann beliefert wird und entsprechend zur ersten bis N-ten Verschachtelungsebene einen ersten bis N-ten Ausgangsport (311 . . . 31N) aufweist, um als Reaktion auf jedes sukzessiv gelieferte Selektionssignal den ersten bis N-ten Ausgangsport (311 . . . 31N) als einen selektierten Port zu einem Zeitpunkt zu selektieren, um den Datenlängekode (LL) an den selektierten Port zu liefern, wodurch die Selektionseinrichtung die Datenlängenkodes der entsprechenden Tokens als Reaktion auf die Selektionssignale an den ersten bis N-ten Ausgangsport (311 . . . 31N) als ersten bis N-ten Datenkode liefert;

eine mit der Selektionseinrichtung (30) verbundene Verarbeitungseinrichtung (40) zum Verarbeiten des ersten bis N-ten Datenkodes in ein verarbeitetes Signal, welches eine Länge von N Bits aufweist; und

eine mit der Detektionseinrichtung (50) und der Verarbeitungseinrichtung (40) verbundene Ebenenbestimmungseinrichtung (60), um als Reaktion auf das Verschachtelungsbit- Detektionssignal und das verarbeitete Signal eine bestimmte Verschachtelungsebene zu bestimmen, die eine von der ersten bis N-ten Verschachtelungsebene, die als die selektierte Ebene selektiert ist, angibt, wobei die Ebenenbestimmungseinrichtung (60) die bestimmte Verschachtelungsebene als eines der Selektionssignale erzeugt, das an die Selektionseinrichtung (30) sofort nach jedem Selektionssignal angelegt wird.

2. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 1, wobei die. Verarbeitungseinrichtung (40) eine mit dem ersten bis N-ten Ausgangsport (311 . . . 31N) verbundene erste bis N-te Endesignalerzeugungseinrichtung (41 . . . 4N) aufweist, um den ersten bis N-ten Datenkode als ersten bis N- ten gehaltenen Kode zu halten und um den ersten bis N-ten gehaltenen Kode zu verringern, um ein erstes bis N-tes Datenendesignal als das verarbeitete Signal zu erzeugen, wenn der erste bis N-te gehaltene Kode auf Null verringert sind.

3. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 1, wobei das Verschachtelungsbit-Detektionssignal aus einem ersten bis N-ten Bit besteht, wobei:

die Selektionseinrichtung (30) ferner entsprechend der ersten bis N-ten Verschachtelungsebene einen zusätzlichen ersten bis N-ten Ausgangsport (321 . . . 32N) aufweist und ferner dazu dient, als Reaktion auf jedes sukzessiv gelieferte Selektionssignal den einen ersten bis N-ten zusätzlichen Ausgangsport (321 . . . 32N) als einen selektierten zusätzlichen Port zu einem Zeitpunkt zu selektieren, um den Datenidentifikationskode (ID) an den selektierten zusätzlichen Port zu liefern, wodurch die Selektionseinrichtung (30) den Datenidentifikationskode (ID) des entsprechenden Tokens als Reaktion auf die Selektionssignale an den ersten bis N-ten zusätzlichen Port (321 . . . 32N) als ersten bis N- ten Identifikationskode liefert;

die Detektionsschaltung (50) eine mit dem ersten bis N- ten zusätzlichen Ausgang (321 . . . 32N) verbundene erste bis N-te Assoziativspeichereinrichtung (51 . . . 5N) aufweist, die erste bis N-te Assoziativspeichereinrichtung (51 . . . 5N) Speicherbereiche zum vorläufigen Speichern des ersten bis N- ten gespeicherten Identifikationskodes aufweisen und dazu dienen, eine Übereinstimmung zwischen dem ersten bis N-ten Identifikationskode und dem einen ersten bis N-ten gespeicherten Identifikationskode zu bestimmen, um einen ersten bis N-ten identifizierten Kode zu erzeugen, welcher die Speicherbereiche für den ersten bis N-ten gespeicherten Identifikationskode repräsentiert, und die erste bis N-te Assoziativspeichereinrichtung (51 . . . 5N) ein erstes bis N- tes Teilverschachtelungsbit-Detektionssignal als das erste bis N-te Bit des Verschachtelungsbit-Detektionssignals erzeugt.

4. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 1, wobei das Verschachtelungsbit-Detektionssignal N Bit lang ist, wobei die Ebenenbestimmungseinrichtung (60) aufweist:

eine Erzeugungseinrichtung (62) zum Erzeugen eines Schaltsteuersignals;

eine mit der Erzeugungseinrichtung (62), der Detektionseinrichtung (50) und der Verarbeitungseinrichtung (40) verbundene Schalteinrichtung (63), um eines von dem Verschachtelungsbit-Detektionssignal und dem verarbeiteten Signal als Reaktion auf das Schaltsteuersignal weiterzuschalten, um ein geschaltetes Signal zu erzeugen, das eine Länge von N Bits aufweist; und

eine mit der Erzeugungseinrichtung (62) und der Schalteinrichtung (63) verbundene Speichereinrichtung (61), um mehrere Verschachtelungsebenen als gespeicherte Verschachtelungsebenen zu speichern, wobei auf die Speichereinrichtung (61) durch das Schaltsteuersignal, das geschaltete Signal und jedes Selektionssignal zugegriffen wird, um eine von den gespeicherten Verschachtelungsebenen als die bestimmte Verschachtelungsebene zu erzeugen.

5. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 1, wobei:

die Selektionseinrichtung (30) ferner als Reaktion auf jedes Selektionssignal ein Auswahlsignal erzeugt, welches N Bit lang ist;

die Detektionseinrichtung (50) aufweist:

eine zum Extrahieren des Verschachtelungsbits mit dem Datenidentifikationskode (ID) belieferte Extraktionseinrichtung (76), um ein extrahiertes Verschachtelungsbit zu erzeugen; und

eine mit der Extraktionseinrichtung (76) und der Selektionseinrichtung (30) verbundene Signalerzeugungseinrichtung (77), um das Auswahlsignal als das Verschachtelungsebenen-Detektionssignal zu erzeugen, wenn das extrahierte Verschachtelungsbit angibt, daß der eine Token in dem Datensatz verschachtelt ist.

6. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 1, wobei:

die Detektionseinrichtung (50) ein Verschachtelungsbit- Abwesenheitssignal erzeugt, wenn das Verschachtelungsbit anzeigt, daß der eine Token nicht in dem Datensatz verschachtelt ist;

die Selektionseinrichtung (30) einen zusätzlichen Ausgangsport aufweist und mit der Detektionseinrichtung (50) verbunden ist, um den Datenlängenkode (LL) als Reaktion auf das Verschachtelungsbit-Abwesenheitssignal an den zusätzlichen Ausgangsport als einen Subtrahendenkode zu liefern;

die Verarbeitungseinrichtung (40) aufweist:

eine mit dem ersten bis N-ten Ausgangsport (311 . . . 31N) verbundene erste bis N-te Halteeinrichtung (411 . . . 41N), um zu Beginn den ersten bis N-ten Datenkode als ersten bis N-ten gehaltenen Datenkode zu halten;

eine mit der Detektionseinrichtung verbundene Treibersignalerzeugungseinrichtung (420), um als Reaktion auf das Verschachtelungsbit-Abwesenheitssignal ein Treibersignal zu erzeugen; und

eine erste bis N-te Subtraktionseinrichtung (431 . . . 43N), die mit der Treibersignalerzeugungseinrichtung (420), dem zusätzlichen Ausgangsport und der ersten bis N-ten Halteeinrichtung (411 . . . 41N) verbunden ist, um als Reaktion auf das Treibersignal den Subtrahendenkode von dem ersten bis N-ten gehaltenen Kode zu subtrahieren, um das erste bis N-te Subtraktionsergebnis an die erste bis N-te Halteeinrichtung (411 . . . 41N) zu liefern, um die erste bis N-te Halteeinrichtung (411 . . . 41N) zu veranlassen, das erste bis N-te Subtraktionsergebnis tatsächlich als ersten bis N- ten gehaltenen Kode zu halten, wobei die erste bis N-te Subtraktionseinrichtung (431 . . . 43N) ein erstes bis N-tes Datenendesignal als das verarbeitete Signal erzeugt, wenn das erste bis N-te Subtraktionsergebnis gleich Null ist.

7. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 6, wobei die Ebenenbestimmungseinrichtung (60) aufweist:

eine Verschachtelungsebenen-Halteeinrichtung (61a), die mit der Detektionsschaltung (50) verbunden ist und die in einem normalen Verschiebemodus zum Halten einer spezifischen Verschachtelungsebene betreibbar ist, um eine ausgegebene Verschachtelungsebene zu erzeugen, wobei die Verschachtelungsebenen-Halteeinrichtung ein erstes bis N-tes Halteelement (611a . . . 61Na) aufweist, die zueinander in Reihe und parallel zu der Detektionseinrichtung (50) geschaltet sind, das erste bis N-te Halteelement (611a . . . 61Na) als Reaktion auf das von der Detektionsschaltung (50) ausgesendete Verschachtelungsbit-Detektionssignal in den normalen Verschiebemodus versetzt wird, wobei die ausgegebene Verschachtelungsebene aus einem aus dem ersten bis N-ten Halteelement (611a . . . 61Na) selektierten Halteelement erzeugt wird;

eine mit dem ersten bis N-ten Halteelement (611a . . . 61Na) verbundene Kodierungseinrichtung (62a) zum Kodieren der ausgegebenen Verschachtelungsebene in das eine Selektionssignal;

eine mit der ersten bis N-ten Subtrahiereinrichtung (431 . . . 43N) verbundene Ebenenmodifizierungseinrichtung (63a), um die eine erste bis N-te Verschachtelungsebene in eine modifizierte Verschachtelungsebene zu modifizieren, die durch die eine erste bis N-te Verschachtelungsebene bestimmt ist, wobei die Ebenenmodifizierungseinrichtung eine erste bis N-te Ebenenposition aufweist, die in Beziehung zur ersten bis N- ten Verschachtelungsebene festgelegt ist, und über die eine selektierte erste bis N-te Ebenenposition, die durch die modifizierte Verschachtelungsebene bezeichnet ist, ein Ebenendetektionssignal erzeugt; und

eine mit der Ebenenmodifizierungseinrichtung (63a) und der Verschachtelungsebenen-Halteinrichtung (61a) verbundene Signallieferungseinrichtung (64a), um das Ebenen-Detektionssignal an ein selektiertes erstes bis N-tes Halteelement (611a . . . 61Na) als die spezifische Ebene zu liefern, wenn die Verschachtelungsebenen-Halteeinrichtung (61a) nicht in den normalen Verschiebemodus versetzt ist.

8. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 1, wobei die Tokens in einem Hauptspeicher (90) gespeichert sind, wobei die Verschachtelungsebenen-Bestimmungsvorrichtung ferner eine Zugriffseinrichtung (100) aufweist, die mit dem Hauptspeicher (90), der Detektionseinrichtung (50) und der Selektionseinrichtung (30) für den Zugriff auf den Hauptspeicher (90) verbunden ist, um den Datenidentifikationskode (ID) und den Datenlängenkode (LL) an die Detektionseinrichtung (50) und die Selektionseinrichtung (30) zu liefern.

9. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 1, wobei die Selektionseinrichtung (30) aufweist:

eine zum Detektieren des Datenlängenkodes mit dem Datenlängenkode (LL) belieferte Längendetektionseinrichtung (31), um einen detektierten Längenkode zu erzeugen; und

eine Demultiplexeinrichtung (32), die einen ersten bis N- ten Ausgangsport (311 . . . 31N) aufweist und mit der Längendetektionseinrichtung (31) verbunden ist, um den detektierten Längenkode als Reaktion auf jedes Selektionssignal an den selektierten Port zu liefern.

10. Verschachtelungsebenen-Bestimmungsvorrichtung nach Anspruch 9, wobei die Datenlängenkodes (LL) der entsprechenden Tokens einen unbestimmten Längenkode und einen Endekode aufweisen, der ein Ende des unbestimmten Längenkodes anzeigt, wobei der unbestimmte Längenkode anzeigt, daß die Datenlänge unbestimmt ist, wobei:

die Längendetektionseinrichtung (31) ein unbestimmtes Längendetektionssignal und ein Endedetektionssignal erzeugt, wenn der unbestimmte Längenkode und der Endekode von der Längendetektionseinrichtung (31) detektiert werden;

die Selektionseinrichtung (30) ferner eine spezielle Längekodeliefereinrichtung (33) aufweist, die mit der Längendetektionseinrichtung (31) und der Demultiplexeinrichtung (32) verbunden ist, um einen Maximumlängenkode und einen Null-Längenkode als Reaktion auf das unbestimmte Längendetektionssignal bzw. das Endedetektionssignal an die Demultiplexeinrichtung (32) zu liefern, wobei der Maximumlängenkode darstellt, daß die Datenlänge eine maximale Länge hat und der Null-Längenkode, daß die Datenlänge eine Länge von Null hat; und

die Demultiplexeinrichtung (32) den Maximumlängenkode an den selektierten Port als einen speziellen Port liefert und den Null-Längenkode an den speziellen Port liefert.