DE3854212T2

DE3854212T2 - Signalgenerator für die Umlaufadressierung.

Info

Publication number: DE3854212T2
Application number: DE3854212T
Authority: DE
Inventors: Jack Robert Levy; Sebastian Theodore Ventrone
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-06-29
Filing date: 1988-05-20
Publication date: 1996-02-29
Anticipated expiration: 2008-05-21
Also published as: EP0303009A2; DE3854212D1; EP0303009B1; US4833602A; EP0303009A3; JPS6410356A; JPH0570180B2

Description

Die vorliegende Erfindung bezieht sich auf die Datenverarbeitung und im besonderen auf einen Signalgenerator für sowohl Adressen als auch Daten zur Bereitstellung der Umlaufadressierung, was sowohl die positive als auch die negative Adressierung einschließt, d.h., die Adressen können sowohl inkrementiert als auch dekrementiert werden.
Dem Stand der Technik entsprechend gibt es viele allgemeine Quellen, die sich auf die Behandlung von Adressen und Daten bezieht und die Schaltungen oder Systeme für die Umlaufadressierung offenbaren.
In dem U.S.-Patent 4 202 035 wird eine Modulo-Adressiervorrichtung offenbart, welche einen Addierer enthält, dessen Ausgang mit dem Eingang einer Modulo-Additionslogikeinheit mit Multiplexer (MUX) verbunden ist, der ebenfalls mit den Eingängen der Modulo-Additionslogikeinheit sowie mit den Eingängen des Addierers verbunden ist, um eine Adresse für einen Speicher mit wahlfreiem Zugriff (RAM) am Ausgang der Modulo-Additionslogikeinheit bereitzustellen.
Eine Schaltungsanordnung zur Umlaufadressierung wird im IBM Technical Disclosure Bulletin in dem Artikel "Circular Addressing Circuitry For Accessing Computer Storage" von G. H. Hatfield, A. Peled und R. K. Riekert, Band 20, Nr. 2, Juli 1977, Seiten 871 bis 872 offenbart, worin die Ausgangssignale eines Addierers und eines Maskenregisters an eine erste UND-Schaltung angelegt werden, deren Ausgangssignale mit den Ausgangssignalen einer zweiten UND-Schaltung verknüpft werden, um über eine ODER- Schaltung eine effektive Adresse bereitzustellen.
Das U.S.-Patent 3 980 874 offenbart eine Vorrichtung zur Übersetzung einer Binärzahl, deren Wert größer als eine Zahl M ist, in eine modulo M Darstellung.
Das U.S.-Patent Nr. 4 569 016 von H. T. Hao, P. W. Markstein und G. Radin offenbart einen Mechanismus zur Ausführung von Maskierungs- und Rotationsbefehlen.
Im allgemeinen besteht der Ansatz zur Implementierung der Umlaufadressierung darin, den Übertrag in der Übertragskette eines Addierers an einer vorgegebenen Modulo-Grenze zu unterdrücken. Zwei Nachteile existieren bei diesem Ansatz. Erstens werden zusätzliche Verzögerungsstufen an jeder Modulo-Grenze hinzugefügt und zweitens ist es nicht möglich, eine logisch negative Modulo- Adressierung auszuführen.
Es ist eine Aufgabe dieser Erfindung, einen schnellen, dichten und mit geringer Verlustleistung arbeitenden Signalgenerator zur Verwendung in Speicher- oder Logiksystemen wie beispielsweise Signalprozessoren bereitzustellen, der die Umlaufadressierung entweder inkrementierend oder dekrementierend durchführt, was eine Modulo-Maskierungsfunktion einschließt.
Die vorstehenden Aufgaben werden durch die Merkmale des Hauptanspruches erfüllt. In den Unteransprüchen werden vorteilhafte Ausführungsformen offenbart.
Die Vorteile der Erfindung werden aus der folgenden detaillierteren Beschreibung der bevorzugten Ausführungsformen der Erfindung ersichtlich, die durch die begleitenden Zeichnungen illustriert werden.
Fig. 1 zeigt ein Blockschaltbild einer Ausführungsform des Signalgenerators der vorliegenden Erfindung,
Fig. 2 zeigt den Zusammenhang der Fig. 2A und 2B, und
Fig. 2A und 2B bilden in ihrer Kombination eine etwas detailliertere Darstellung des in Fig. 1 gezeigten Signalgenerators.
Detaillierter auf die Zeichnungen bezugnehmend, zeigt Fig. 1 ein Blockschaltbild einer Ausführungsform des Signalgenerators der vorliegenden Erfindung. Der Signalgenerator enthält einen Indexmultiplexer (MUX) oder ein beliebiges bekanntes Basisadreßmittel 10, das Eingänge zum gleichzeitigen Empfangen einer Vielzahl von Signalen, z.B. 16, in Form von Binärziffern oder Bit von einem ersten Register A und zum gleichzeitigen Empfangen einer Vielzahl von Signalen, z.B. 16, in Form von Binärziffern oder Bit von einem zweiten Register B besitzt. Ein 16-Bit Adreßaddierer oder ein beliebiges bekanntes Additionsmittel 12 besitzt Eingänge zum Empfangen von 16 Bit, I0 bis I15, wobei I0 das höchstwertige Bit und I15 das niederwertigste Bit ist, vom Ausgang des Index-MUXS 10 und zum Empfangen von 16 Bit von einem Datenformatierer oder Multiplexer MUX oder von einem beliebigen Operandenmittel 14, in welches Signale aus einem Befehlsdatenregister (IDR) eingegeben werden. Am Ausgang des Addierers 12 werden 16 Bit, A0 bis A15, wobei A0 das höchstwertige Bit und A15 das niederwertigste Bit ist und ein Übertragsbit GY bereitgestellt. Das Übertragsbit GY und die zehn höchstwertigen Bit A0 bis A9 werden an den Eingang einer Modulomasken-Funktionseinheit oder von Modulomitteln 16 angelegt, und die verbleibenden Bit, die niederwertigsten Bit A10 bis A15 des Ausgangssignals des Addierers 12, werden direkt an den Eingang eines zentralen Adreßregisters oder anderer Signalempfangsmittel 18 angelegt. Die höchstwertigen Bit I0 bis I9 vom Index-MUX 10 werden ebenfalls an den Eingang der Modulomasken-Funktionseinheit 16 angelegt. Ein Decodierer oder beliebige andere Steuereinrichtungsmittel 20, die acht Modulo-Auswahlleitungen besitzen, sind an die Steuerelemente oder Elektroden der Modulomasken-Funktionseinheit 16 angeschlossen. Die Signale oder Bit MGY und M0 bis M9 des Ausgangssignals der Modulomasken- Funktionseinheit 16 werden an die Eingänge des zentralen Adreßregisters 18 angelegt, wobei die Bit M0 bis M9 die höchstwertigen Bit und die Bit A10 bis A15 die niederwertigsten Bit sind, und MGY das Übertragsbit darstellt. Die Signale oder Bit vom Ausgang OUT des zentralen Adreßregisters 18 können wie bekannt in serieller oder paralleler Weise geliefert werden.
Im Betrieb des Signalgenerators der vorliegenden Erfindung, wie er in Fig. 1 der Zeichnungen dargestellt ist, werden über Signale, die in dem Befehlsdatenregister IDR durch nicht dargestellte Mittel bereitgestellt werden, die Bit I0 bis I15 entweder aus dem Register A oder aus dem Register B ausgewählt, um über den Index-MUX 10 auf den Eingang des Addierers 12 durchgeschaltet zu werden, wobei die höchstwertigen Bit I0 bis I9 ebenfalls an den Eingang der Modulomasken-Funktionseinheit 16 angelegt werden. Die sechzehn Signale oder Bit aus dem Befehlsdatenregister IDR werden nach dem Durchschalten durch den Datenformatierer oder Multiplexer 14, der ein beliebiger konventioneller Typ sein kann, ebenfalls an den Eingang des Adreßaddierers 12 angelegt. Nachdem die sechzehn Bit aus dem Datenformatierer oder Multiplexer 14 im Adreßaddierer 12 zu den Bit I0 bis I15 addiert worden sind, werden am Ausgang des Addierers 12 die Summenbits A0 bis A15 zusammen mit dem Übertragsbit GY bereitgestellt. Die niederwertigsten Bit A10 bis A15 werden direkt an den Eingang des zentralen Adreßregisters 18 angelegt, während der Übertrag GY und die höchstwertigen Bit A0 bis A9 an den Eingang der Modulomasken-Funktionseinheit 16 angelegt werden. In Abhängigkeit von der gewünschten Modulo-Grenze, z.B. 32, 64, 128, 256, 512, 1024 oder 2048 als Halbwortgrenze, wählt der Decodierer 20 die geeignete Auswahlleitung aus, so daß von der Modulomasken-Funktionseinheit 16 die richtige Kombination der höherwertigen Bit zum zentralen Adreßregister 18 durchgeschaltet wird, z.B. für eine 128-Halbwortgrenze A8 und A9 des Addierers 12 und die Bit I0 bis I7 vom Index-MUX 10, wobei das Übertragsbit GY unterdrückt wird. Es ist ersichtlich, daß die sechs niederwertigsten Bit A10 bis A15 vom Addierer die Modulomasken- Funktionseinheit 16 umgehen und deshalb ungehindert bleiben, d.h. sie werden immer als die sechs niederwertigsten Bit an das zentrale Adreßregister 18 angelegt. Dementsprechend sollte beachtet werden, wenn 16 Bit vom Befehlsdatenregister IDR als Befehle bereitgestellt werden, um sagen wir, die Signale oder Bit I0 bis I15 um +2 zu inkrementieren, wird eine Umlaufadresse bereitgestellt, weil nur die sechs niederwertigsten Bit I10 bis I15 aus dem Index-MUX 10 im Addierer 12 um 2 inkrementiert werden, was die Signale A10 bis A15 zusammen mit den Bit I8 und I9, welches die Summendigits oder Bit A8 und A9 des Ausgangssignals des Addierers 12 werden, ergibt. Die sechs niederwertigsten Bit A10 bis A15 werden direkt an das zentrale Adreßregister 18 angelegt, während die Bit A8 und A9 des Ausgangssignals des Addierers 12 über die Modulomasken- Funktionseinheit 16 als die Bit M8 und M9 an das zentrale Adreßregister 18 angelegt werden. Die höchstwertigen Bit I0 bis I7 werden als ein Ergebnis der Begrenzungsauswahl durch den Decodierer 20 durch die Modulomasken-Funktionseinheit 16 durchgeschaltet und als die Bit M0 bis M7 an das zentrale Adreßregister angelegt. Weil in dieser Situation die Bit I0 bis I7 immer durch die Modulomasken-Funktionseinheit 16 auf das zentrale Adreßregister 18 als die höchstwertigen Bit M0 bis M7 durchgeschaltet werden, wird die Umlaufadresse auf die 128-Halbwortgrenze gesetzt, d.h. nur die niederwertigsten Bit M8, M9 und A10 bis A15 werden inkrementiert. Es ist ersichtlich, daß bei Verwendung der 2er-Komplementtechnik im Befehlsdatenregister IDR, die Signale oder Bit I0 bis I15 vom Index-MUX 10 um -2 inkrementiert werden können, d.h. sie werden um 2 dekrementiert.
Obwohl im oben beschriebenen Beispiel der Decodierer 20 die 128- Halbwortgrenze ausgewählt hat, sollte verstanden werden, daß wenn eine 32-Halbwortgrenze gewünscht wird, alle Bit I0 bis I9 vom Index-MUX 10 unter Steuerung des Decodierers 20 durch die Modulomasken-Funktionseinheit 16 auf den Eingang des zentralen Adreßregisters 18 als die Bit M0 bis M9 durchgeschaltet werden, d.h. nur die niederwertigsten Bit I10 bis I15 werden um 2 inkrementiert, um die sich ergebenden Bit A10 bis A15 am Ausgang des Addierers 12 bereitzustellen, welche direkt an den Eingang des zentralen Adreßregisters 18 angelegt werden. Wenn keine Begrenzung gefordert wird, kann der Decodierer 20 eine Leitung auswählen, welche alle Signale oder Bit A0 bis A9 zusammen mit dem Übertragsbit GY durch die Modulomasken-Funktionseinheit 16 auf den Eingang des zentralen Adreßregisters 18 als die Bit MGY, M0 bis M9 durchschaltet, wobei die niederwertigsten Bit A10 bis A15 vom Addierer 10 direkt an den Eingang des Registers 18 angelegt werden. Es sollte verstanden werden, daß der Signalgenerator dieser Erfindung dazu verwendet werden kann, um gewünschte Adreßsignale oder Bit für z.B. ein Speichersystem oder Datensignale oder Bit für ein Logiksystem, wie beispielsweise einen Signalprozessor, bereitzustellen.
Fig. 2 ist eine Blockdarstellung die den Zusammenhang der Fig. 2A und 2B der Zeichnungen zeigt.
In den zusammengesetzten Zeichnungen der Fig. 2A und 2B wird eine spezifischere oder detailliertere Darstellung des Signalgenerators der vorliegenden Erfindung, der in Fig. 1 dargestellt ist, gegeben. Die Elemente des in den Fig. 2A und 2B dargestellten Signalgenerators, die den Elementen des in Fig. 1 dargestellte Signalgenerators gleichen, haben gemeinsame oder gleiche Referenznummern oder Zeichen. Die Darstellung der Fig. 2A und 2B unterscheidet sich wesentlich von der der Fig. 1 dadurch, daß eine Durchschaltgatter-Schaltung 16' als spezielle Schaltung der Modulomasken-Funktionseinheit 16 von Fig. 1 gezeigt wird.
In den Fig. 2A und 2B der Zeichnungen sind der Index-MUX 10, der Adreßaddierer 12, der Datenformatierer oder Multiplexer 14 und das zentrale Adreßregister 18 in der gleichen Anordnung wie in Fig. 1 dargestellt. In den Fig. 2A und 2B sind jedoch einzelne Signal- oder Bitleitungen für die Signale oder Bit GY, A0 bis A9 am Ausgang des Adreßaddierers 12 und einzelne Signal- oder Bitleitungen I0 bis I9 für die Signale oder Bit I0 bis I9 am Ausgang des Index-MUXs 10 eingezeichnet. Auch der Decodierer zeigt acht Auswahlleitungen SEL 0 bis SEL 7. Die Durchschaltgatter-Schaltung 16' enthält eine Matrix Feldeffekttransistoren, z.B. vom N-Kanal-Typ, die in acht Zeilen, welche als die Zeilen SEL 0 bis SEL 7 identifiziert werden können und elf Spalten angeordnet sind, welche als die Spalten MGY und M0 bis M9 identifiziert werden können, was den Eingängen des zentralen Adreßregisters 18 entspricht, mit denen sie entsprechend verbunden sind. Die Sourceanschlüsse jedes Transistors einer Spalte von Transistoren sind mit einem gemeinsamen Eingang aus den Eingängen MGY und M0 bis M9 des zentralen Adreßregisters 18 verbunden. Zum Beispiel sind die Sourceanschlüsse aller Transistoren der ersten oder am weitesten links stehenden Spalte mit dem Eingang MGY verbunden, und die Sourceanschlüsse aller Transistoren der letzten oder am weitesten rechts stehenden Spalte sind mit dem Eingang M9 des zentralen Adreßregisters 18 verbunden. Die Steuerelektroden jedes Transistors aus einer Zeile von Transistoren sind mit einer gemeinsamen Auswahlleitung aus den Auswahlleitungen SEL 0 bis SEL 7 des Decodierers 20 verbunden. Zum Beispiel sind die Steuerelektroden aller Transistoren der höchsten oder obersten Zeile von Transistoren mit der Auswahlleitung SEL 0 verbunden, und die Steuerelektroden aller Transistoren der tiefsten oder untersten Zeile von Transistoren sind mit der Auswahlleitung SEL 7 verbunden.
Die Übertragsleitung GY vom Adreßaddierer 12 ist mit dem Drainanschluß des Transistors verbunden, der in der obersten oder SEL-0-Zeile in der am weitesten links stehenden oder MGY-Spalte der Transistormatrix in der Durchschaltgatter-Schaltung 16' angeordnet ist. Die Drainanschlüsse aller anderen Transistoren in der ersten Spalte sind mit einem Referenzpotential, wie beispielsweise Masse G, führenden Punkt verbunden. Wie in den Fig. 2A und 2B dargestellt ist, sind die Bitleitungen A0 bis A9 jeweils mit den Drainanschlüssen der verbleibenden Transistoren in der obersten oder SEL-0-Zeile in den Spalten M0 bis M9 verbunden. Wie aus den Fig. 2A und 2B ersichtlich ist, ist der Drainanschluß des obersten Transistors, d.h. des Transistors der SEL-0-Zeile, in der zweiten Transistorspalte M0 mit der Bitleitung A0 vom Ausgang des Adreßaddierers 12 verbunden und die Drainanschlüsse aller anderen Transistoren der Spalte M0 sind mit der Bitleitung I0 vom Ausgang des Index-MUX 10 verbunden. Die Transistoren der dritten, vierten und fünften Spalten M1, M2 und M3 sind in gleicher Weise angeschlossen wie die Transistoren in der zweiten Spalte M0, mit der Ausnahme, daß die Drainanschlüsse der Transistoren in den Spalten M1, M2 und M3 in der obersten Zeile SEL 0 mit den Bitleitungen A1, A2 beziehungsweise A3 des Adreßaddierers 12 verbunden sind und daß die Drainanschlüsse der verbleibenden Transistoren in den Spalten M1, M2 und M3 mit den Bitleitungen I1, I2 beziehungsweise I3 des Index-MUXs 10 verbunden sind, wie dies in den Fig. 2A und 2B der Zeichnungen dargestellt ist. In der sechsten Spalte M4 sind die Drainanschlüsse der obersten zwei Transistoren, d.h. der Transistoren in den Zeilen SEL 0 und SEL 1, mit der Addierer-Bitleitung A4 verbunden, und die Drainanschlüsse der verbleibenden Transistoren der Spalte M4 sind mit der Index-MUX-Bitleitung I4 verbunden. In der siebten Spalte M5 sind die Drainanschlüsse der obersten drei Transistoren, d.h. der Transistoren in den Zeilen SEL 0, SEL 1 und SEL 2, mit der Addierer-Bitleitung A5 verbunden und die Drainanschlüsse der verbleibenden Transistoren der Spalte M5 sind mit der Index-MUX-Pitleitung I5 verbunden. In der achten Spalte M6 sind die Drainanschlüsse der obersten vier Transistoren, d.h. der Transistoren in den Zeilen SEL 0, SEL 1, SEL 2 und SEL 3, mit der Addierer-Bitleitung A6 verbunden und die Drainanschlüsse der verbleibenden Transistoren der Spalte M6 sind mit der Index-MUX-Bitleitung 16 verbunden. In der neunten Spalte M7 sind die Drainanschlüsse der unteren drei Transistoren, d.h. der Transistoren in den Zeilen SEL 5, SEL 6 und SEL 7, mit der Index-MUX-Bitleitung I7 verbunden und die Drainanschlüsse der verbleibenden Transistoren der Spalte M7 sind mit der Addierer-Bitleitung A7 verbunden. In der zehnten Spalte M8 sind die Drainanschlüsse der unteren zwei Transistoren, d.h. der Transistoren in den Zeilen SEL 6 und SEL 7, mit der Index-MUX-Bitleitung I8 verbunden und die Drainanschlüsse der verbleibenden Transistoren der Spalte M8 sind mit der Addiererleitung A8 verbunden. In der letzten oder elften Spalte M9 ist der Drainanschluß des tiefsten oder untersten Transistors, d.h. des Transistors in der Zeile SEL 7, mit der Index-MUX-Bitleitung I9 verbunden und die Drainanschlüsse der verbleibenden Transistoren sind mit der Addierer-Bitleitung A9 verbunden.
Es ist ersichtlich, daß im Betrieb des in den Fig. 2A und 2B dargestellten Signalgenerators, wenn ein positives Signal oder ein Impuls an die Leitung SEL 0 des Decodierers 20 angelegt wird, alle Transistoren in der ersten oder obersten Zeile des Durchschaltgatters 16' eingeschaltet werden, um die Ausgangssignale GY und A0 bis A9 des Adreßaddierers 12 mit den Eingängen MGY beziehungsweise M0 bis M9 des zentralen Adreßregisters 18 zu verbinden. Weil die Bitleitungen A10 bis A15 des Adreßaddierers, welche die niederwertigsten Bit führen, direkt mit dem zentralen Adreßregister 18 verbunden sind, arbeitet der Signalgenerator dieser Erfindung in dieser Situation auf normale Weise, d.h. ohne Begrenzungsbedingungen. Wenn ein Impuls an SEL 1 angelegt wird, werden alle Transistoren in der zweiten Zeile eingeschaltet, um die Index-MUX-Bit I0 bis I3 mit den entsprechenden Eingängen M0 bis M3 des zentralen Adreßregisters 18 zu verbinden und um die Addiererbits A4 bis A9 mit den entsprechenden Eingängen M4 bis M9 des zentralen Adreßregisters 18 zu verbinden. Wenn ein Impuls an SEL 2 angelegt wird, werden alle Transistoren in der dritten Zeile eingeschaltet, um die Index-MUX-Bit I0 bis I4 mit den entsprechenden Eingängen M0 bis M4 des Registers 18 zu verbinden und um die Addiererbits A5 bis A9 mit den entsprechenden Eingängen M5 bis M9 des Registers 18 zu verbinden. Wenn SEL 3 ausgewählt wird, werden alle Transistoren in der vierten Zeile eingeschaltet, um die Index- MUX-Bit I0 bis I5 mit den entsprechenden Eingängen M0 bis M5 des Registers 18 zu verbinden und um die Addiererbits A6 bis A9 mit den entsprechenden Eingängen M6 bis M9 des Registers 18 zu verbinden. Wenn SEL 4 ausgewählt wird, werden die Index-MUX-Bit I0 bis I6 an die entsprechenden Eingänge M0 bis M6 angelegt und die Addiererbits A7 bis A9 werden an die entsprechenden Eingänge M7 bis M9 des Registers 18 angelegt. Wenn SEL 5 ausgewählt wird, werden die Index-MUX-Bit I0 bis I7 an die entsprechenden Eingänge M0 bis M7 angelegt und die Addiererbits A8 bis A9 werden an die entsprechenden Eingänge M8 bis M9 des Registers 18 angelegt. Wenn SEL 6 ausgewählt wird, werden die Index-MUX-Bit I0 bis I8 an die entsprechenden Eingänge MO bis M8 angelegt und das Addiererbit A9 wird an den Eingang M9 des Registers 18 angelegt. Wenn SEL 7 eingeschaltet wird, werden alle Index-MUX-Bit I0 bis I9 durch das Durchschaltgatter 16' auf die entsprechenden Eingänge M0 bis M9 des Registers 18 durchgeschaltet. Es sollte beachtet werden, daß das Übertragsbit GY nur dann vom Addierer 12 durch das Durchschaltgatter 16' auf den Eingang MGY des Registers 18 durchgeschaltet wird, wenn der Signalgenerator auf normale Weise arbeitet, d.h. ohne daß eine Begrenzungsbedingung für die Umlaufadressierung gesetzt worden ist.
Wieder bezugnehmens auf die Auswahl von SEL 7 durch den Decodierer 20, ist ersichtlich, daß, wenn ein 16-Bit-Wort I0 bis I15 von, sagen wir, Register A über den Index-MUX 10 an den Adreßaddierer 12 angelegt wird und wenn die Befehlsdatenregister-Bit durch den Datenformatierer oder MUX 14 auf den Addierer 12 durchgeschaltet werden und der Addierer angewiesen wird, die Adresse von Register A um +2 zu inkrementieren, die Additionsfunktion nur in einem Umfang ausgeführt wird, in dem die Addition mit den niederwertigsten Bitplätzen A10 bis A15 durchgeführt und an die Eingänge des zentralen Adreßregisters 18 als die niederwertigsten Bit des Registers 18 angelegt werden kann, auf die anderen Eingänge M0 bis M9 des Registers 18 werden die höherwertigen Bit I0 bis I9 des Index-MUXs 10 gegeben, die durch das Durchschaltgatter 16' auf die Eingänge M0 bis M9 des Registers 18 durchgeschaltet werden. Das 16-Bit-Wort M0 bis M9 und A10 bis A15 aus Register 18 kann dann an das Register A angelegt werden, von wo aus es im nächsten Zyklus zusammen mit dem Inkrementiere um +2 Befehl aus dem IDR in den Addierer 12 eingegeben wird, um die Inkrementierfunktion zu wiederholen. Es ist ersichtlich, daß dieser Prozeß unendlich fortgesetzt werden kann, aber niemals wird die Addition die Begrenzung übersteigen, die durch SEL 7 ausgewählt wurde, weil die Eingänge M0 bis M9 als die Ausgangssignale I0 bis I9 des Index-MUXs 10 immer dieselben bleiben. Somit ergibt sich eine umlaufende Adresse innerhalb der Addiererbits A10 bis A15. Wenn eine größere Begrenzung für die umlaufende Adresse gewünscht wird, ist es ersichtlich, daß SEL 6 des Decodierers ausgewählt werden sollte, um die sieben niederwertigsten Bit, d.h. A9 sowie A10 bis A15 bereit zustellen, wobei der Index-MUX 10 die Bit I0 bis I8 für das Register 18 an den entsprechenden Eingängen M0 bis M8 bereitstellt. Wenn noch höhere Begrenzungen für die Umlaufadressierung gewünscht werden, können SEL 5 bis SEL 1 ausgewählt werden.
Um die Beziehung zwischen den Bit des Index-MUXs 10 und des Addierer 12, die durch das Durchschaltgatter 16' durchgeschaltet werden, klarer zu verstehen, kann man sich auffolgende Tabelle I beziehen: TABELLE I DECODIERER BEGRENZUNG INDEX-MUX-BIT I ADDIERERBITS A SEL KEIN BEGRENZUNGSWERT KEINE
Somit ist ersichtlich, daß, wenn SEL 7 durch den Decodierer ausgewählt wird, ein Begrenzungswert von 32 festgesetzt wird, wobei die Bit 10 bis 19 vom Index-MUX durch das Durchschaltgatter oder die Modulomasken-Funktionseinheit 16' durchgeschaltet werden, wobei keines der Bit A0 bis A9 vom Addierer 12 durch das Durchschaltgatter 16' durchgeschaltet wird, sondern der Addierer 12 nur die Ausgangssignalbits A10 bis A15 liefert, welche direkt an das zentrale Adreßregister 18 angelegt werden. Genauso ist ersichtlich, daß für einen Begrenzungswert von 256 SEL 4 durch den Decodierer ausgewählt wird und die Bit I0 bis I6 des Index- MUXs 10 und die Bit A7 bis A9 durch das Durchschaltgatter 16' auf das Register 18 durchgeschaltet werden, wobei die Addiererbits A10 bis A15 direkt an das Register 18 angelegt werden. Wenn SEL 0 durch den Decodierer 20 ausgewählt wird, werden die Bit A0 bis A9 zusammen mit dem Übertragsbit GY vom Addierer 12 durch das Durchschaltgatter 16' durchgeschaltet, so daß am zentralen Adreßregister 18 das gesamte Wort oder Ausgangssignal GY und A0 bis A15 des Addierers 12 anliegt.
Betrachtet man den Signalgenerator der vorliegenden Erfindung von den Eingängen des zentralen Adreßregisters 18 aus, so zeigt die folgende Tabelle II an, welche der Signale I0 bis I9 vom Index-MUX 10 und welche der Signale A0 bis A9 bei Auswahl eines speziellen Ausgangssignals SEL 0 bis SEL 7 durch den Decodierer an den Eingängen M0 bis M9 anliegen. TABELLE II EINGÄNGE IN DAS ZENTRALE ADREßREGISTER DECODIERER BEGRENZUNGSWERT SEL KEIN BEGRENZUNGSWERT
Um die Arbeitsweise des Signalgenerators der vorliegenden Erfindung noch besser zu verstehen, kann man sich auf die folgenden Beispiele beziehen: Beispiel I Übertragsunterbrechung Modulo-Maskierung Register Inkrementiere Beispiel II Übertragsunterbrechung Modulo-Maskierung Register Inkrementiere Beispiel III Übertragsunterbrechung Modulo-Maskierung Register Inkrementiere
In oben stehenden Beispielen zeigt der Schrägstrich (/) die Modulo-Halbwortgrenze an, welche in diesen Fällen gleich 32 ist.
In Beispiel I sollte beachtet werden, daß, wenn Register A eine Adresse von 63 in binärer Form an den Addierer liefert und das Befehlsdatenregister IDR den Addierer anweist, unter einer Modulo-Begrenzungsbedingung von 32 um +2 zu inkrementieren, die sechs niederwertigsten Bit A10 bis A15 am Ausgang des Addierers 12 zu 00 0001 werden. Bei nachfolgenden Anforderungen nach einem Inkrementieren um +2, werden die niederwertigsten Bit am Ausgang des Addierer schließlich 11 1111 werden. Bei dem danach folgenden Inkrementieren um +2 kehrt das Ausgangssignal des Addierer 12 für die niederwertigsten Bit A10 bis A15 auf 00 0001 zurück, weil die höchstwertigen Bit A0 bis A9 in jedem Fall durch das Durchschaltgatter 16' auf das zentrale Adreßregister 18 durchgeschaltet werden. Somit wird die Umlaufadressierung realisiert. Es ist ersichtlich, daß bei der konventionellen Übertragsunterbrechungs-Technik auf dem Platz A9 des Addierers 12 eine 1 erscheint, wenn nicht zusätzliche Logikschaltungen zur Unterdrückung dieses 1-Bit für den Addierer 12 bereitgestellt werden. Obwohl im Register A für die Bitpositionen I0 bis I9 0'en dargestellt sind, sollte verstanden werden, daß jede beliebige gewünschte Binärziffer während des Betriebes der Erfindung in den Bitpositionen I0 bis I9 stehen kann.
Im Beispiel II liefert das Register A in binärer Form eine Adresse von 127 und der Befehl aus dem IDR besagt, daß um +66 inkrementiert werden soll, was ein größerer Wert ist, als die Modulo-Begrenzung von 32. Es ist ersichtlich, daß wiederum nur die niederwertigsten Bit A10 bis A15 in den Additionsvorgang einbezogen werden, wobei die Bit I0 bis I9 auf die Eingänge M0 bis M9 des Registers 18 durchgeschaltet werden, um wiederum die Umlaufadressierung zu realisieren. Im Übertragsunterbrechungs- Abschnitt des Beispiels II konnte der Übertrag auf den wirksamen Platz A8 durchlaufen und damit wird keine Umlaufadressierung ausgeführt.
Wenn auch die beiden oben diskutierten Beispiele das Inkrementieren um positive Werte beinhalten, sollte verstanden werden, daß ein Inkrementieren im Sinne der Lehren der vorliegenden Erfindung auch unter Verwendung negativer Werte ausgeführt werden kann, wie dies im Beispiel III gezeigt wird. Um zu Dekrementieren oder um um -2 zu Inkrementieren, wie in Beispiel III gezeigt, wird die -2 wie bekannt in die 2er-Komplement-Darstellung überführt und dann im Addierer 12 auf konventionelle Art und Weise addiert. In Beispiel III ist ersichtlich, daß die konventionelle Übertragsunterbrechungs-Technik nicht in der Lage ist, ein Dekrementieren oder ein Inkrementieren um einen negativen Wert auszuführen, weil die 1 in den Übertrag läuft, wogegen bei der Modulo-Maskierungs-Technik der vorliegenden Erfindung die Umlaufadresse auf die Bit A10 bis A15 des Addierers 12 oder des Registers 18 beschränkt wird.
Es sollte beachtet werden, daß die Auswahl der Modulo-Begrenzung durch geeignete Datenbits im Befehlsdatenregister IDR bereitgestellt werden kann, welche zur Auswahl einer der Leitungen SEL 0 bis SEL 7 an den Decodierer 20 angelegt werden, oder der Decodierer 20 kann durch ein beliebiges bekanntes Hauptsteuerregister angesteuert werden.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung kann das niederwertigste Bit I15 vom Index-MUX 10 verwendet werden, um den Decodierer 20 zu aktivieren, so daß, wenn dieses Bit eine 1 ist, der Decodierer 20 aktiv ist, wenn es jedoch eine 0 ist, wird der Decodierer 20 inaktiv.
Wenn auch, wie bei einer bevorzugten Ausführungsform dieser Erfindung die Modulomasken-Funktionseinheit 16 von Fig. 1 in den Fig. 2A und 2B als ein Durchschaltgatter 16' dargestellt ist, sollte doch verstanden werden, daß andere Ausführungsformen auch zum Gebiet der vorliegenden Erfindung gehören. Zum Beispiel können logische Gatterfelder, wie beispielsweise UND-ODER- INVERTER-Schaltungen verwendet werden, an die die Ausgangssignale des Addierers 12, des Index-MUXs 10 und des Decodierers 20 in geeigneter Weise angelegt werden, um die gewünschten Bit GY, A0 bis A9 und I0 bis I9 auf die Eingänge des zentralen Adreßregisters zu durchzuschalten. Weil die Adreßerzeugungsschaltungen in Logikschaltungen zu kritischen Pfaden geworden sind, die die Leistungsfähigkeit von Logiksystemen begrenzen, wird der Signalgenerator mit dem Durchschaltgatter 16', das eine Verzögerung von nicht mehr als 2 Nanosekunden in der Modulomasken-Funktionseinheit bereitstellt, bevorzugt. Das Durchschaltgatter 16' des Signalgenerators ist ebenfalls aus Sicht der Schaltungsverdichtung für die Herstellung integrierter Halbleiterschaltungen sehr wünschenswert. Ein weiterer Vorteil der Verwendung des Durchschaltgatters 16' als Modulomasken- Funktionseinheit des Signalgenerators besteht darin, daß keine Gleichstromleistung verbraucht wird, weil Verarmungs-Bauelemente nicht benötigt werden.
#Dementsprechend ist ersichtlich, daß ein verbesserter Signalgenerator zur Verwendung in Speicher- oder Logiksystemen bereitgestellt wird, der die Umlaufadressierung mit positiver oder negativer Inkrementierung ausführt und der sich durch eine hohe Dichte, eine minimale Gatteranzahl, kürzeste Verzögerungen und keinerlei Gleichstrom-Verlustleistung auszeichnet und der keine Übertragsunterbrechungs-Schaltungen erfordert. Wenn auch acht Modulo-Anordnungen des Signalgenerators dargestellt worden sind, so sollte verstanden werden, daß Begrenzungen von 0 bis zu einem gewünschten Wert, wie beispielsweise 64.000 oder noch höher durch den Generator der vorliegenden Erfindung bereitgestellt werden können, weil dieser Generator, wenn es gewünscht ist, in 16-Bit-, 32-Bit- oder höheren Logiksystemen verwendet werden kann. Die Erfindung ist als 16-Bit- oder Halbwortsystem dargestellt worden, weil die Popularität solcher Systeme in der Industrie sehr hoch ist, jedoch kann ein 32-Bit oder Vollwort-System ein ähnliches Modulomasken-Funktionsmakro, oder eine entsprechende Schaltungsanordnung, zur Realisierung positiver und negativer Inkrementierungen gemäß der Lehren der vorliegenden Erfindung bereitstellen. Desweiteren sollte verstanden werden, daß wenn auch die spezielle Schaltung der Modulomasken-Funktionseinheit 16' der Fig. 2A und 2B als Schaltung mit N-Kanal-Transistoren dargestellt worden ist, die Erfindung von der Technologie unabhängig ist, z.B. kann auch die komplementäre Metalloxid-Halbleiter (CMOS) Technologie verwendet werden.

Claims

1. Signalgenerator umfassend:

Addiermittel (12), die erste und zweite Eingänge und einen Ausgang besitzen, welche eine Vielzahl von n Bit plus ein Übertragsbit (GY) aufweisen,

Basisadreßmittel (10), die eine Basisadresse bereitstellen und eine Vielzahl von n Bit aufweisen, die sich vom niederwertigsten Bit zum höchstwertigen Bit (I0 bis I15) erstrekken und die auf den ersten Eingang der Addiermittel (12) gekoppelt werden,

Operandenmittel (14), die einen Inkrementwert bereitstellen und die n Bit aufweisen, welche auf den zweiten Eingang der Addiermittel gekoppelt werden,

wobei die Addiermittel (12) als Ausgangssignal die Summe der Bit der Basisadreßmittel (10) und der Operandenmittel (14) zusammen mit dem Übertrag (GY) bilden,

Modulomittel (16), die erste und zweite Eingange und einen Ausgang von n - m Bit plus ein Modulo-Übertragsbit (MGY) haben und mit Steuermitteln versehen sind,

wobei die n - m höchstwertigen Bit und das Übertragsbit (GY) der Addiermittel (12) an den ersten Eingang der Modulomittel (16) angelegt werden und wobei die n - m höchstwertigen Bit der Basisadreßmittel (10) an den zweiten Eingang der Modulomittel angelegt werden,

Steuereinrichtungsmittel (20), die an die Steuermittel der Modulomittel (16) angekoppelt werden und die so betrieben werden können, daß am Ausgang der Modulomittel (16) eine vorgegebene Auswahl von n - m Bit aus den n - m Bit der Addiermittel (12) und der n - m Bit der Basisadreßmittel erzeugt wird, wobei ein Begrenzungswert b die Anzahl u der niederwertigsten Bit der n - m höchstwertigen Bit der Addiermittel (12) bestimmt, welche durch die Modulomittel (16) gemäß b = 2m-1+u durchgeschaltet werden und wobei die Anzahl v der höchstwertigen Bit der n - m höchstwertigen Bit der Basisadreßmittel (10), die durch die Modulomittel (16) durchgeschaltet werden, durch v = n - m - u bestimmt wird, wobei die Minimalwerte von b und m durch bmin = mmin = 2 festgelegt sind, und

Signalempfangsmittel (18) die n + 1 Bitpositionen besitzen, wobei die m niederwertigsten Bit der Addiermittel (12) an die m niederwertigsten Bitpositionen der Signalempfangsmittel angelegt werden und wobei die n - m + 1 Bit des Ausgangssignals der Modulomittel (16) an die höchstwertigen Bitpositionen der Signalempfangsmittel angelegt werden, wodurch Adreß- oder Datensignale erzeugt werden.

2. Signalgenerator nach Anspruch 1, worin die Steuereinrichtungsmittel (20) und die Modulomittel (16) ohne den Begrenzungswert (b) betrieben werden, wodurch alle n Bit von den Addiermitteln (12) plus das Übertragsbit (GY) durch die Modulomittel (16) auf die Signalempfangsmittel (18) durchgeschaltet werden.

3. Signalgenerator nach Anspruch 1, dadurch gekennzeichnet, daß er innerhalb eines Speichersystems zur Erzeugung gewünschter Adreßbits für einen Speicherzugriff verwendet wird.

4. Signalgenerator nach Anspruch 2, dadurch gekennzeichnet, daß er innerhalb eines Logiksystems zur Erzeugung von Datenbits für ein solches System verwendet wird.

5. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Addiermittel Adressen- oder Datenaddierer (12) sind und daß die Steuereinrichtungsmittel durch einen Decodierer (20) gebildet werden.

6. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Signalempfangsmittel Adreßoder Datenregister (18) sind.

7. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modulomittel durch eine Modulomasken-Funktionseinheit (16) gebildet werden.

8. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Modulomasken-Funktionseinheit (16) Steuermittel (16) enthält, die Transistorschalter besitzen, welche durch die Steuereinrichtungsmittel (20) angesteuert werden.

9. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Transistorschalter als Durchschaltgatter zwischen den Signalempfangsmitteln (18) und den ersten und zweiten Eingängen der Modulomasken-Funktionseinheit (16) angeordnet sind.

10. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Steuermittel (16) eine Vielzahl Auswahlleitungen (SEL-0 bis SEL-7) enthalten, die mit den Steuerelementen der Transistorschalter verbunden sind.

11. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Transistorschalter in Spalten und Zeilen angeordnet sind.

12. Signalgenerator nach Anspruch 10, dadurch gekennzeichnet, daß der Ausgang der Addiermittel weiterhin ein Übertragsbit enthält, das an einen Anschluß eines der Transistoren der Modulomasken-Funktionseinheit angelegt wird, wobei dieser Transistor ein Steuerelement besitzt, das mit einer Leitung aus der Vielzahl der Auswahlleitungen verbunden ist.

13. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jeder der Schalter ein Transistor ist, der Steuermittel besitzt, die an die Steuereinrichtungsmittel (20) angeschlossen sind, wobei die Transistoren in Spalten und Zeilen angeordnet sind und mindestens einer der Transistoren aus jeder Spalte so angeschlossen ist, daß er ein Bit der höchstwertigen Bit der Addiermittel (12) empfängt und mindestens ein anderer der Transistoren jeder Spalte so angeschlossen ist, daß er ein Bit der höchstwertigen Bit der Basisadreßmittel (10) empfängt.

14. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jeder der Transistoren ein Feldeffekttransistor ist, dessen einer stromführender Anschluß an die Signalempfangsmittel (18) angeschlossen ist und dessen anderer stromführender Anschluß so verschaltet ist, daß er ein vorgegebenes Bit der höchstwertigen Bit empfängt.

15. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jeder der Transistoren ein N- Kanal-Transistor ist, wobei der eine stromführende Anschluß der Sourceanschluß ist und wobei der andere stromführende Anschluß der Drainanschluß ist.

16. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Steuereinrichtungsmittel (20) eine Vielzahl Auswahlleitungen enthalten, wobei jede der Auswahlleitungen mit den Steueranschlüssen einer entsprechenden Transistorzeile verbunden ist.

17. Signalgenerator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Steuereinrichtungsmittel einen Decodierer enthalten.