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Die vorliegende Erfindung betrifft eine
mBnB-Kodeumwandlungsschaltung, welche m-Bit-Kode in n-Bit-Kode umwandelt
oder diese Kodes in umgekehrter Richtung umwandelt.
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In der PCM-Kommunikationstechnik spielt die digitale
Kodeumwandlung eine bedeutende Rolle, und die Kodeumwandlung
wird ausgeführt, um beispielsweise das Zeichenverhältnis des
zu übertragenden Kodes auf 1/2 zu bringen.
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Es ist ein Erfordernis, daß eine solche Kodeumwandlungs-
Verarbeitung in ihrer verarbeitungsgeschwindigkeit verbessert
wird.
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Die mBnB-Kodeumwandlungsschaltung, welche den m-Bit-Kode
in den n-Bit-Kode (m < n) auf der Sendeseite umwandelt und
auch den n-Bit-Kode auf der Empfangsseite in den
m-Bit-Ursprungskode mittels Rückwandlung umwandelt, wird in dem
digitalen übertragungssystem eingesetzt, um für eine
Bitfolgenunabhängigkeit, eine sogenannte BSI (bit sequence indepency),
andauernde Null-Bits zu verhindern. Für die Umwandlung eines
5B-Kodes und eines 6B-Kodes, wobei m = 5 und n = 6 ist, sind
die Kodeumwandlungsregeln beispielsweise in Fig. 1 und Fig. 2
dargestellt.
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Fig. 1 stellt die Umwandlung von einem 5B-Kode in einen
6B-Kode dar. Ein Kode A6 ist ein Statusbit STA, ein Kode A5
ist einen Rahmenbit F, die Kodes A4 bis A0 sind Bits 5B1 bis
5B5 eines 5-Biteingangsdatensignals. Wenn ein Rahmenbit F
gleich "1" ist, bedeutet dies, daß die Kodes A4 bis A0 die
Rahmenbits sind und folgende Ausgangsdaten erhalten werden
können: D0 = 0, D1 = A0, D2 = A1, D3 = A2, D4 = A3, D5 = A4,
D6 = A6. Wenn ein Rahmenbit F gleich "0" ist, bedeutet dies,
daß die Kodes A4 bis A0 keine Rahmenbits sind und daß die
Ausgangsdaten D5 bis D0 zu den Bits 6B1 bis 6B6 des 6B-
Ausgangskodesignals werden, während das Ausgangsdatensignal
D6 eine Disparitat anzeigt. Wenn D6 = A6 ist, wird die
Disparität zu o, während die Disparität, wenn D6 gleich der
Inversion von A6 ist, zu ± 2 wird. In dem Falle, daß das
Zeichenverhältnis des 5B-Kodes 2/5 ist, wird es in den 6B-
Kode umgewandelt, wobei den 5 Bits eine "1" als das letzte
Bit hinzugefügt wird, und in dem Fall, daß das
Zeichenverhältnis des 5B-Kodes 3/5 ist, wird es in den 6B-Kode mit 6
Bits umgewandelt, wobei den 5 Bits eine "0" als das letzte
Bit hinzugefügt wird. Dadurch wird das Zeichenverhältnis des
6B-Kodes zu 3/6. In dem Falle, bei dem Zeichenverhältnis
einen anderen Wert als 2/5 oder 3/5 aufweist, wird der 5B-
Kode in den 6B-Kode mit dem Zeichenverhältnis von 4/6 oder
2/6 umgewandelt.
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Fig. 2 stellt die Umwandlung von dem 6B-Kode in den 5B-
Kode dar. Ein Kode A7 ist das Rahmenbit F, A6 ist das
Statusbit STA, und A5 bis A0 sind Bits 6B1 bis 6B6 eines 6-Bit-
Eingangsdatensignals. Ein Kode D6 ist ein Statusbit STA, D5
ist ein Fehlerbit ER, D4 bis D0 sind 5B1- bis 5B5-Bits eines
5-Bit-Ausgangsdatensignals.
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Wenn ein Eingangsdatensignal A7 gleich "1" ist, und damit
anzeigt, daß 6 Eingangsbits die Rahmenbits sind, werden die
Ausgangsdaten wie folgt: D0 = A1, D1 = A2, D2 = A3, D3 = A4,
D4 = AS, D5 = 0, D6 = A6.
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Wenn ein Eingangsdatensignal A7 gleich "0" ist, und damit
keinen Rahmen anzeigt, wird, wenn Eingangsdaten A0 bis A5 in
der Koderegel gefunden werden können, der 6B-Kode in den 5B-
Kode mit den Ausgangsdaten D0 bis D4 umgewandelt. Wenn die
Disparität 0 ist, ist das Eingangsdatensignal A6 = 0, D6 = D5
= 0. Wenn die Disparität +2 ist, ist D6 = 1, D5 = 0. Wenn die
Disparität -2 ist, ist D6 = 0, und D5 = 1 ergibt einen
Fehler. Wenn die Disparität 0 ist, ist das
Eingangsdatensignal A6 = 1, D6 = 1, D5 = 0. Wenn die Disparität +2 ist, ist
A6 = 1, D6 = D5 =1, was einen Fehler ergibt. Wenn die
Disparität -2 ist, ist unterdessen D6 = D5 = 0. Wenn die
Eingangsdaten A0 bis A5 in der Koderegel nicht gefunden werden
können, werden die Ausgangsdaten als D0 = 1, D1 = 0, D2 = 1,
D3 = 0, D4 = 1, D5 = 1 angenommen. Zusätzlich ist D6 = 0,
wenn das Zeichenverhältnis gleich 0/6 oder 1/6 ist, ist D6 =
1, wenn das Zeichenverhältnis gleich 5/6 oder 6/6, und ist D6
= A6, wenn das Zeichenverhältnis gleich 2/6 oder 4/6 ist.
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Fig. 3 ist ein Blockschaltbild für die in der ungeprüften
Japanischen Offenlegungsschrift Nr. 61-58326 beschriebenen
Kodeumwandlungsregeln.
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Fig. 4 ist ein Diagramm zur Erläuterung der Verarbeitung
in Fig. 3.
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Fig. 3 ist ein Beispiel einer
mBnB-Kodeumwandlungsschaltung, wenn m = 5 und n =6 ist. Der Funktionsblock weist die
folgenden Elemente auf:
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eine Seriell/Parallel-Umwandlungsschaltung 1 (nachstehend
als S/P-Wandlerschaltung bezeichnet), welche das serielle 5-
Bit-Kodedatensignal (DATEN) 6 in die (als A0 bis A4
dargestellten) parallelen Kodedaten 5 umwandelt;
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eine Zeichenverhältnis-Erkennungsschaltung 2, welche das
Zeichenverhältnis (0/5, 1/5, 2/5, 3/5, 4/5, 5/5) abhängig von
der Anzahl der "1"-sen in den parallelen 5-Bit-Kodedaten
detektiert;
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einen Kodewandler 3, welcher eine von mehreren (nicht
dargestellten) Umwandlungstabellen, die darin den 5-Bit-Kode
abhängig von dein Inhalt des (später im Detail beschriebenen)
Statusbit 2' bereitstellen, zuordnet, einen derartigen 5-
Bit-Kode 5 in den (als D0 bis D5 dargestellten 6-Bit-Kode
8 in Übereinstimmung mit der zugeordneten
Kodeumwandlungstabelle umwandelt und darüber hinaus eine Kodeumwandlung
nur dann ausführt, wenn das Zeichenverhältnis des 5-Bit-Kodes
5 0/5, 1/5, 4/5, 5/5 ist;
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eine Ausgangsselektionsschaltung 4, welche eine Selektion
zwischen umgewandelten Kode und nicht umgewandelten Kode des
5-Bit-Kode 5 abhängig von dem (den Rahmen kennzeichnenden)
Pegel "1" des (nachstehend als das Rahmenbit 4
bezeichneten) Ausgangssignals 4 aus der Frequenzteilerschaltung 7
oder dem (keinen Rahmen kennzeichnenden) Pegel "0" ausführt
und die Information ausgibt, um eine Kodeumwandlungstabelle
innerhalb des Kodewandlers 3 abhängig von dem Inhalt des
Zeichenverhältnisses des 5-Bit-Kodes 5 als das Statusbit
STA 2 festzulegen;
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ein P/S-Wandlerschaltung 5, welche die parallelen 6-
Bit-Kodedaten D0 bis D5 in den seriellen 6-Bit-Kode
umwandelt;
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Frequenzteilerschaltungen 6, 7, welche den Eingangstakt
CLK 7 mit der festgelegten Periode auf 1/5 und ein 1/18 in
der Frequenz teilen, um den Umwandlungszeittakt der S/P-
Wandlerschaltung 1 zu bilden und dann das Rahmenbit F 4 zu
erzeugen, wobei die Frequenzteilerschaltung 6 ein
Zeittaktsignal ausgibt, bei welchen jeder 5-Bit-Kode 6 in der S/P-
Wandlerschaltung 1 gesetzt wird, und eine
Frequenzteilerschaltung 7 ein Zeittaktsignal ausgibt, wenn Rahmenbits bei
jeden 5 x 18 Bits in der S/P-Wandlerschaltung gesetzt werden;
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eine (nachstehend als F.F. bezeichnete)
Flipflop-Schaltung 8, welche das in der Ausgangsselektionsschaltung
vorgesetzte Statusbit STA 2 zwischenspeichert.
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Das Zeichenverhältnis des 6-Bit-Ausgangskodesignals D0
bis D5 wird auf eines von 2/6, 3/6 und 4/6 gesetzt.
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Der Kodewandler 3 stellt in sich mehrere nicht
dargestellte Umwandlungstabellen bereit und wandelt den 5-Bit-Kode
5 in den 6-Bit-Kode 8 auf der Basis der
Umwandlungstabelle gemäß Darstellung in Fig. 1 um.
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Diese Umwandlungstabelle wandelt 5-Bit-Eingangssignalkode
5 in 6-Bit-Kode mit einem Zeichenverhältnis 5 von 2/6
oder 4/6 nach der Kodeumwandlung um.
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Wenn beispielsweise das Zeichenverhältnis des 5-Bit-
Eingangssignalkodes 5 gleich 1/5 ist, wird die
Umwandlungstabelle gewählt, welche nach der Umwandlung das
Zeichenverhältnis von 4/6 zeigt. Bei diesem Zeittakt wird das
Statusbit STA 2 aktualisiert, um eine Umwandlungstabelle zu
selektieren, welche das Zeichenverhältnis 2/6 zeigt, so daß
Zeichenverhältnis des nächsten 6-Bit-Kodes 8 das
Zeichenverhältnis 2/6 zeigt.
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Wenn nämlich das Zeichenverhältnis des 5-Bit-Kodes 5
gleich 0/5, 1/5, 4/5 oder 5/5 ist, wird die zuvor erläuterte
Umwandlungstabelle durch den Inhalt des Statusbit 2',
welches für den Zeittakt in dem Kodewandler 3 durch das F.F.
8 zwischengespeichert wird, zugeordnet, so daß das
Zeichenverhältnis nach der Kodeumwandlung alternativ zu 2/6 oder 4/6
wird und der 5-Bit-Kode durch diese Umwandlungstabelle in den
6-Bit-Kode umgewandelt wird.
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Gleichzeitig setzt das Statusbit 2' die Information,
welche diejenige Umwandlungstabelle selektiert und zuordnet,
die das andere Zeichenverhältnis (wobei beispielsweise, wenn
das Zeichenverhältnis gleich 2/6 ist, es auf 4/6 umgewandelt
wird) für die nächste 6-Bit-Kodeumwandlung zeigt, wenn die
Zeichenverhältnis-Detektionsschaltung ein Zeichenverhältnis
von 0/5, 1/5, 4/5 oder 5/5 der Daten 5 detektiert.
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Das vorstehend erwähnte Statusbit 2 wird vor der
Kodeumwandlung durch den Kode A6 oder durch D6 nach der
Kodeumwandlung gemäß Darstellung in Fig. 1 dargestellt.
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Dieses Statusbit STA 2 wird in die
Ausgangsselektionsschaltung 4 eingegeben, wenn das Zeichenverhältnis der Daten
6 als 0/5, 1/5, 4/5 oder 5/5 nach der Aktualisierung seines
Inhalts detektiert wird, und wenn das Zeichenverhältnis 2/5
oder 3/5 detektiert wird, wird der vorhergehende Inhalt
direkt beibehalten.
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Das in der Ausgangsselektionsschaltung 4 gesetzte
Statusbit STA 2 wird einmal von dem F.F. 8 zwischengespeichert
und nachdem ein derartiges zwischengespeichertes Datensignal
(STA) 2' zum Kodewandler 3 zurückgeführt wurde, wird es zur
Kodeumwandlung der Daten 5 verwendet.
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Wenn als nächstes das Zeichenverhältnis des
5-Bit-Eingangssignals Qs gleich 2/5 ist, wird das Bit "1" als das
Endbit dem 5-Bit-Kode hinzugefügt, um den 6-Bit-Kode zu
bilden. Wenn das Zeichenverhältnis gleich 3/5 ist, wird das Bit
"0" als Endbit dem 5-Bit-Kode hinzugefügt. In diesem Fall
wird das Zeichenverhältnis auf 3/6 verändert und ein
derartiger
6-Bit-Kode wird an die Ausgangsselektionsschaltung 4
übertragen, wobei das Statusbit STA 2 in dem F.F. 8
zwischengespeichert wird.
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Die Eingangsdatensignalfolge DATEN 6 wird zusammen mit
dem Takt (CLK) 7 der S/P-Wandlerschaltung 1 zugeführt und
darüber hinaus, wird das durch die Frequenzteilung des Takts
(CLK) 7 mittels der Frequenzteilerschaltung 6 auf 1/5
erhaltene Signal ebenfalls als das Umwandlungszeittaktsignal
der S/P-Wandlerschaltung 1 zugeführt.
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Das Eingangsdatensignal (DATEN) 6 wird mit jedem Bit
von 5 Bits (A0 bis A4) in parallele Daten umgewandelt. Die
Zeichenverhältnis-Detektionsschaltung 2 detektiert das
Zeichenverhältnis 0/5 bis 5/5 durch Testen der Anzahl der "1"-
Bits in den 5-Bit-Kodedaten 5 (A0 bis A4).
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Die linke Seite von Fig. 1 zeigt eine Struktur der
Eingangsdatensignalfolge DATEN 6, wobei A0 bis A4 die Bits 5B5
bis 5B1 des 5B-Kodes bezeichnen, A5 das Rahmenbit F 4 (das
als das Signal mit der Frequenz von 1/18 der
Frequenzteilerschaltung 7 erzeugt wird) und A6 das Statusbit STA 2
bezeichnet.
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Die Zeichenverhältnis-Detektionsschaltung 2 zeigt das
detektierte Zeichenverhältnis an, indem die Detektionssignale
MS = 0, M6 = 0, wenn das Zeichenverhältnis des
5-Bit-Datenkodes 5 (A0 bis A4) gleich 2/5 ist, oder die
Detektionssignale MS = 0, M6 = 1, wenn das Zeichenverhältnis 3/5 ist,
oder die Detektionssignale MS = 0, M6 = 0, wenn das
Zeichenverhältnis andere Werte aufweist, an die
Ausgangsselektionsschaltung 4 angelegt werden.
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Die Ausgangsselektionsschaltung 4 steuert die Selektion
der von dem Kodewandler 3 umgewandelten Daten 8 (D0 bis D5)
oder der nicht umgewandelten Daten 5 (A0 bis A4) mit dem
von der 1/18-Frequenzteilerschaltung 7 gesendeten Signal (A5)
4 (Rahmenbit F).
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Das Signal (AS) 4 (Rahmenbit F) steuert den Ausgang der
Selektionsschaltung 4 in einer Weise, daß die von dem
Kodewandler
3 umgewandelten parallelen Signale D0 bis D5, wenn
das Bit "0" ist, oder die nicht umgewandelten Daten 5 (A0
bis A4), wenn das Bit "1" ist, selektiert und ausgegeben
werden.
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Das Rahmenbit F des Signals (AS) 4 steuert nämlich die
Ausgangsselektionsschaltung 4 so, daß sie bei jedem 18.-ten
Wort die nicht umgewandelten (innerhalb des Zeittaktes von
"1") Daten 5 (A0 bis A4) selektiert. Das während dieses
Zeittaktes detektierte Zeichenverhältnis wird als ungültig
betrachtet und das Statusbit 2 so wie es ist beibehalten.
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Die 6-Bit-Kodesignale D0 bis DS werden in den von der
Ausgangsselektionsschaltung 4 ausgegebenen 6-Bit-Kode
umgewandelt und an die P/S-Wandlerschaltung zur Umwandlung in
serielle Signale angelegt.
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Wie vorstehend erläutert, kann der aus fortgesetzten
Nullen bestehende Kode unterdrückt werden, indem die
Eingangsdaten 6 (Digitalsignal) zum dem Digitalsignal mit dem
Zeichenverhältnis 1/2 mit Hilfe jedes Funktionsblockes 1 bis
8 umgewandelt werden.
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Solche Funktionsblöcke 1 bis 8 werden durch
verschiedenartige Logikschaltungen gebildet und daher wird jeder Block
durch nur einen Chip einer Gate-Array-Schaltung integriert.
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Die vorstehend erläuterte Umwandlungsverarbeitung zeigt
die Tendenz, daß die Sicherstellung einer hohen
Verarbeitungsgeschwindigkeit erforderlich ist.
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Jedoch müssen zum Beispiel in dem Fall einer Verarbeitung
nach dem Stand der Technik gemäß Darstellung in Fig. 4, wenn
die Periode des Dateneingangssignals (DATEN) des 5B-Kodes als
T, und die Rückkopplungszeit zum Abgleichen des Zeittaktes
durch Zwischenspeichern des Statusbits 2 als t angenommen
wird, T und t in der Beziehung T > t stehen.
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Zusätzlich gibt es eine Verzögerungszeit t' für den
Kodewandler 3, um das Statusbit STA (A6) auszugeben, so daß die
Periode für ein Dateneingangssignal 5 T, die einer Bitrate
eines Dateneingangssignals 6 entspricht, durch
die
Schaltungsverzögerungszeit t' und die Rückkopplungszeit T
eingeschränkt wird.
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Daher hängt sowohl eine Bitrate der Eingangssignaldaten
6 als auch die verarbeitungsgeschwindigkeiten der
Funktionsblöcke von der Rückkopplungszeit t ab.
Zusammenfassung der Erfindung
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Daher ist es eine Aufgabe dieser Erfindung einen mBnB-
Kodeumwandler bereit zustellen, welcher die Beschränkung durch
eine derartige Rückkopplungszeit nicht aufweist, so daß die
verarbeitungsgeschwindigkeit einer mBnB-Kodeumwandlung bis
zur maximalen Grenzfrequenz eines Gate-Arrays gesteigert
werden kann, welches eine mBnB-Kodeumwandlungsschaltung bildet.
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Gemäß einem ersten Aspekt der vorliegenden Erfindung wird
eine mBnB-Kodeumwandlungsschaltung bereitgestellt, welche ein
m-Bit-Eingangsdatensignal in einen n-Bit-Kode umwandelt
[wobei m < n ist und n, m ganze Zahlen sind] mit: einer
Zeichenverhältnis-Detektionsschaltung zur Detektion eines
Zeichenverhältnisses des in-Bit-Eingangsdatensignals; einem
Kodewandler, welcher mehrere Kodeumwandlungstabellen
aufweist, auf die von den m-Bit-Eingangsdatensignal zugegriffen
wird, um den n-Bit-Kode so zu selektieren, daß ein
Zeichenverhältnis des n-Bit-Ausgangskodesignals einen spezifischen
Wert annimmt; einer Ausgangsselektionsschaltung zum
Selektieren und Ausgeben des n-Bit-Ausgangskodesignals des
Kodewandlers oder des m-Bit-Eingangsdatensignals in Abhängigkeit
von dem Wert eines Rahmenbits, wobei das
n-Bit-Ausgangskodesignal, wenn es von der Ausgangsselektionsschaltung
ausgegeben wird, ein von dem detektierten Zeichenverhältnis der
Zeichenverhältnis-Detektionsschaltung abhängiges
Zeichenverhältnis aufweist; und einer Status-Prüf/Halte-Einrichtung, um
ebenfalls ein Zeichenverhältnis des
m-Bit-Eingangsdatensignals zu detektieren, um ein Statusbit zu setzen, um eine der
Kodeumwandlungstabellen in dem Kodewandler abhängig von dem
Zustand des von der Status-Prüf/Halte-Einrichtung
detektierten Zeichenverhältnisses zu selektieren, um das in-Bit-
Datensignal zu halten, bis der Inhalt des Statusbits geprüft
ist, und um die gehaltenen m-Bit-Daten zusammen mit dem
geprüften Statusbit an die
Zeichenverhältnis-Detektionsschaltung, den Kodewandler und die Ausgangsselektionsschaltung zu
übertragen und um ebenfalls das Rahmenbit an die
Ausgangsselektionsschaltung zu übertragen.
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Gemäß einem weiteren Aspekt der vorliegenden Erfindung
wird eine mBnB-Kodeumwandlungsschaltung bereitgestellt,
welche ein n-Bit-Eingangskodesignal in ein m-Bit-Datensignal
dekodiert [wobei m < n ist und m, n ganze Zahlen sind] mit:
einer Zeichenverhältnis-Detektionsschaltung zur Detektion
eines Zeichenverhältnisses des n-Bit-Eingangskodesignals;
einem Dekoder, welcher mehrere Kodeumwandlungstabellen
aufweist, auf die von dem n-Bit-Eingangskodesignal zugegriff en
wird, um die m-Bit-Datensignale so zu selektieren, daß ein
Zeichenverhältnis des m-Bit-Ausgangsdatensignals einen
spezifischen Wert annimmt; einer Ausgangsselektionsschaltung zum
Selektieren und Ausgeben des m-Bit-Ausgangsdatensignals des
Dekoders oder des n-Bit-Eingangsdatensignals in Abhängigkeit
von den Wert eines Rahmenbits, wobei das
m-Bit-Ausgangskodesignal, wenn es von der Ausgangsselektionsschaltung
ausgegeben wird, ein von dem detektierten Zeichenverhältnis der
Zeichenverhältnis-Detektionsschaltung abhängiges
Zeichenverhältnis aufweist; und einer Status-Prüf/Halte-Einrichtung,
um ebenfalls ein Zeichenverhältnis des
n-Bit-Eingangskodesignals zu detektieren, um ein Statusbit zu setzen, um eine
der Kodeumwandlungstabellen in dem Dekoder abhängig von dem
Zustand des von der Status-Prüf/Halte-Einrichtung
detektierten Zeichenverhältnisses zu selektieren, um das
n-Bit-Eingangskodesignal zu halten, bis der Inhalt des Statusbits
geprüft ist, und um das gehaltene n-Bit-Kodesignal zusammen
mit dem geprüften Statusbit an die
Zeichenverhältnis-Detektionsschaltung, den Dekoder und die
Ausgangsselektionsschaltung zu übertragen und um ebenfalls das Rahmenbit an die
Ausgangsselektionsschaltung zu übertragen.
Kurze Beschreibung der Zeichnungen
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Es stellen dar:
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Fig. 1 die Tabellen zur Erläuterung der Umwandlung aus
dem 5B-Kode in den 6B-Kode;
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Fig. 2 die Tabellen zur Erläuterung der Umwandlung aus
dem 6B-Kode in den 5B-Kode;
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Fig. 3 ein Blockschaltbild zur Erläuterung des Stands der
Technik;
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Fig. 4 die Wellenformen zur Erläuterung der
Verarbeitungszustände nach dem Stand der Technik;
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Fig. 5 ein Blockschaltbild zur Erläuterung des Prinzips
der vorliegenden Erfindung;
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Fig. 6 ein Blockschaltbild zur Erläuterung der
Ausführungsform der vorliegenden Erfindung;
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Fig. 7 die Wellenformen für die Darstellung der
Verarbeitungszustände in der Ausführungsform der vorliegenden
Erfindung;
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Fig. 8 ein Blockschaltbild einer Ausführungsform der
vorliegenden Erfindung; und
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Fig. 9 ein Blockschaltbild einer weiteren Ausführungsform
der vorliegenden Erfindung.
Beschreibung der bevorzugten Ausführungsformen
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Fig. 5 ist ein Blockschaltbild zur Erläuterung des
Prinzips der erfindungsgemäßen mBnB-Kodeumwandlungsschaltung für
die Umwandlung eines mB-Kodes in einen nB-Kode.
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Das in Fig. 5 dargestellte Prinzipschaltbild weist die in
Fig. 3 erläuterten Funktionsblöcke 2 bis 4 und den die
nachstehenden Funktionen bereitstellenden Statusbit-Prüf/Halte-
Abschnitt 80 auf.
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Der Statusbit-Prüf/Halte-Abschnitt 80 der vorliegenden
Erfindung ist in der Vorstufe zum Zeichenverhältnis-Detektor
2, welcher das Zeichenverhältnis des von dem S/P-Wandler
umgewandelten parallelen mB-Kodesignals 5 detektiert, und
zum Kodewandler, welcher das parallele mB-Kodesignals 5 in
den nB-Kode umwandelt, angeordnet, und weist eine Einrichtung
auf mit der Funktion, das Zeichenverhältnis des
m-Bit-Kodesignals zu detektieren und das Statusbit für die Auswahl und
Detektion der Kodeumwandlungstabelle in dem Kodewandler 3
abhängig von dem Zustand des detektierten
Zeichenverhältnisses zu setzen, und eine Einrichtung zum Halten des in-Bit-
Kodesignals, bis die Prüfung des Inhalts des vorgesetzten
Statusbits abgeschlossen ist.
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Ein Umkehrwandler für die Umwandlung eines nb-Kodes in
einen mB-Kode weist nahezu denselben Aufbau auf.
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Der Statusbit-Prüf/Halte-Abschnitt 80 ist in der Vorstufe
zum Zeichenverhältnis-Detektor 2 und zum Kodewandler 3
angeordnet und so ausgebildet, daß das Eingangsdatensignal 5 in
paralleler Form gehalten wird, wobei das Statusbit 3 durch
Prüfen des Zeichenverhältnisses des Eingangsdatensignals 5
während dieser Periode gesetzt wird, und dieses gleichzeitig
in den Zeichenverhältnis-Detektor 2 und Kodewandler 3
eingegeben wird. Dadurch ist die Beschränkung der
Umwandlungsgeschwindigkeit des Eingangsdatensignals 5 durch die
Rückkopplungsperiode für die Prüfung des Statusbits
beseitigt, und die verarbeitungsgeschwindigkeit kann bis zur
maximalen Grenzfrequenz des jeden Block 2 bis 4 und den
Statusbit-Prüf/Halte-Abschnitt der mBnB-Kodeumwandlungsschaltung
bildenden Logikgatter-Arrays gesteigert werden.
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Fig. 6 ist ein Blockschaltbild zur Erläuterung der
Ausführungsform der vorliegenden Erfindung und Fig. 7 stellt
Wellenformen zur Erläuterung der Verarbeitungsschritte in der
Ausführungsform der vorliegenden Erfindung dar. Gleichen
Elementen sind durchgängig durch die Zeichnungen gleiche
Bezugszeichen zugeordnet.
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Die Ausführungsform der vorliegenden Erfindung wird
basierend auf einem Beispiel der 586B-Kodewandlungsschaltung,
welche die (5 Bit) 5B-Kodedaten 5 in die 6-Bitkodedaten und
umgekehrt umwandelt, erläutert.
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Der Statusbit-Prüf/Halte-Abschnitt 80 der Ausführungsform
weist die folgenden Elemente auf:
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eine Halteschaltung 81, welche die 5B-Kodedaten 5 (A0
bis A4) für die spezifizierte Periode hält;
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eine Statusprüfschaltung 82, welche eine ähnliche
Funktion wie die Zeichenverhältnis-Detektionsschaltung 2 und der
Kodewandler 3 hat, das Signal 2 abhängig von dem Ergebnis
der Zeichenverhältnisprüfung setzt und den Inhalt dieses
Signals 2 prüft und extrahiert;
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ein Flipflop F.F. 83, welches das Signal 2
zwischenspeichert und es gleichzeitig mit dem Ausgangssignal der
Halteschaltung 81 an den Kodewandler 3 als das Statusbit STA
3 sendet.
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Die S/P-Wandlerschaltung 1 sendet die parallelen Daten
5 in der Länge von 5 Bits des Eingangsdatensignals 6
(beispielsweise die in Fig. 7 dargestellten 5T1n - 1) an die
Halteschaltung 81 und die Statusprüfschaltung 82.
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Die Statusprüfschaltung 82 setzt das Signal 2 mit dem
Inhalt (der Information zur Selektion und Zuordnung der
innerhalb des Kodewandlers 3 nicht dargestellten
Kodeumwandlungstabelle), der von dem Zustand des Zeichenverhältnisses
in dem Falle, daß das Zeichenverhältnis der parallelen Daten
5 (5T1n - 1) gleich 0/5, 1/5, 4/5 oder 5/5 ist, abhängig
ist, und veranlaßt das F.F. 83 einen derartigen Inhalt
während der Prüfung zwischenzuspeichern.
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Während dieser Periode hält die Halteschaltung 81 die
kontinuierlich in sie eingegebenen parallelen Daten 5
(beispielsweise 5T1n)
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Die Halteschaltung 81 hält die parallelen Daten
synchron zu dem Signal 1, das durch Teilung der Frequenz
des Taktes CLK 7 auf 1/5 erhalten wird. Desweiteren wird
das (als Rahmenimpuls bezeichnete) Signal 4', das durch
Teilung der Frequenz des Taktes CLK 7 auf 1/18 erhalten
wird, ebenfalls an die Halteschaltung 81 angelegt. Dieser
Rahmeniinpuls 0-' wird, wie vorstehend erläutert, einmal pro
18 Worte ausgegeben. Dieser Impuls wird von der
Halteschaltung 81 ausgesendet und wird zu dem Signal 4
(Rahmenimpuls F), welches die Ausgangsselektionsschaltung 4
steuert.
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Eine Anzahl der in der Halteschaltung 81 gehaltenen Bits
wird abhängig von dem verzögerungsbetrag der
Statusprüfschaltung 82 ermittelt. Wenn beispielsweise ein derartiger
verzögerungsbetrag als Tpd und eine Periode der Daten 5
(Periode von 5T1n usw., wie in Fig. 7 dargestellt) als T
angenommen wird, wird eine Anzahl Verzögerter Bits in der
Halteschaltung 81 durch Tpd/T (wobei, der Bruch weggelassen
wird) angegeben.
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Mit einer derartigen Verzögerungsanpassung, wird das
Statusbit STA 3 gleichzeitig zu der Zeichenverhältnis-
Detektionsschaltung 2 und dem Kodewandler 3 unter der
Bedingung gesendet, daß es wie in Fig. 7 dargestellt in der
Phase zu den nächsten parallelen Daten synchron ist.
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Unter der Bedingung. daß das Rahmenbit F 4 gleich "0"
ist, werden die 6-Bit-Kodedatensignale 8 (D0 bis D5) mit
dem Zeichenverhältnis 2/6 oder 4/6, welche von dem
Kodewandler 3 aus den von der Halteschaltung 81 gesendeten 5-Bit-
Kodedatensignalen 5' (A0 bis A4) auf der Basis der abhängig
von der Festlegung des Statusbits STA selektierten (nicht
dargestellten Kodeumwandlungstabelle umgewandelt wurden, in
der Ausgangsselektionsschaltung 4 selektiert und dann an die
P/S-Wandlerschaltung 5 gesendet.
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Da wie vorstehend erläutert die mBnB-Kodeumwandlung
unabhängig von dem Verzögerungsbetrag der Zeichenverhältnis-
Detektionsschaltung 2, des Kodewandlers 3 und der
Ausgangsselektionsschaltung 4 realisiert werden kann, kann eine
ähnliche Kodeumwandlung auch in der Kodeumwandlungsschaltung,
die eine hohe Bitrate aufweist, leicht realisiert werden.
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Fig. 8 ist ein Blockschaltbild einer Ausführungsform der
vorliegenden Erfindung, in der der 6B-Kode in den 5B-Kode in
der Umwandlungsschaltung umgewandelt wird. In dieser Figur
ist 101 ein Seriell/Parallel-Wandler, 102 ein
Zeichenverhältnis-Detektor, 103 ein Koderegeldetektor, 104 ein Kodewandler,
105 eine Ausgangsselektionsschaltung, 106 ein
Parallel/Seriell-Wandler, sind 107 und 108 Frequenzteilerschaltungen,
ist 111 ein Ausgabeflipflop, sind 112 und 114
Selektionsschaltungen, ist 113 ein Dekoder, sind 115 und 116
Selektionsschaltungen und ist 117 eine Statusbit-Setzschaltung.
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Das Eingangsdatensignal DATEN wird zusammen mit dem
Taktsignal CLK an den Seriell/Parallel-Wandler 101 angelegt, Das
Taktsignal CLK wird durch die Frequenzteilerschaltung 107 in
der Frequenz auf 1/6 geteilt und an den Seriell/Parallel-
Wandler 101 als Umwandlungszeittaktsignal angelegt. Das
Eingangsdatensignal DATEN wird parallel mit jedem Bit der 6 Bits
A0 bis A5 sowohl an die Statusprüfschaltung 82 als auch an
die Halteschaltung 81 gemäß Erläuterung in Fig. 6 angelegt.
Die Betriebsweisen der Statusprüfschaltung 82 und der
Halteschaltung 81 sind dieselben wie in Fig. 6.
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Die Halteschaltung gibt ein paralleles 6-Bit-Datensignal
die Selektionsschaltung 112, den Koderegeldetektor 103 und
den Zeichenverhältnisdetektor 102 aus.
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Da ein Zeichenverhältnis anhand der Anzahl von "1"-Bits
in den sechs Bits A0 bis A5 detektiert werden kann, wird der
Zeichenverhältnisdetektor 102 durch einen Dekoder
ausgebildet. M1 ist ein Detektionssignal bei einem Zeichenverhältnis
von 2/6, M2 ist ein Detektionssignal bei einem
Zeichenverhältnis von 3/6, M3 ist ein Detektionssignal bei einem
Zeichenverhältnis von 1/6 und M4 ist ein Detektionssignal bei
einem Zeichenverhältnis von 4/6. Das Detektionssignal M1 wird
an die Selektionsschaltung 112 angelegt, während das
Detek-30 tionssignal M2 an die Selektionsschaltung 114 und die
Detektionssignale M3 und M4 an die Statusbit-Setzschaltung 117
angelegt werden.
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Das Zeichenverhältnis des 6B-Kodes wird auf eines von den
Werten 2/6, 3/6 oder 4/6 gesetzt und in dem Fall, bei dem es
auf einen anderen Wert als diese gesetzt wird, stimmt es
nicht mit der Koderegel überein. Daher kann der
Koderegeldetektor
3 durch einen Dekoder ähnlich dem für die Detektion
des Zeichenverhältnisses ausgebildet werden. Wenn das mit der
Koderegel übereinstimmende Detektionssignal an die
Selektionsschaltung 115 angelegt wird, wird selektiv ein
Ausgangssignal des Kodewandlers 104 ausgegeben. Wenn das
Detektionssignal nicht mit der Koderegel übereinstimmt, wird
selektiv das von der Statusbit-Setzschaltung 117 gesendete
Statusbit STA (D6) ausgegeben und gleichzeitig das Fehlerbit
ER (D5) ausgegeben.
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In dem Kodewandler 104 wird von dem
Zeichenverhältnisdetektor 102 ein Detektionssignal M1 an die
Selektionsschaltung 112 angelegt. Wenn das Zeichenverhältnis gleich 2/6
ist, werden die sechs Bits A0 bis A5 invertiert ausgegeben,
aber in den anderen Fällen direkt ausgegeben. Somit kann
nämlich der Kodewandler durch einen Inverter und ein
Schaltergatter ausgebildet werden. Der Dekoder 113 stellt eine
Struktur für einen 5B6B-Invertierungsumwandlung bereit, wenn
das Zeichenverhältnis 4/6 ist. Da der 6B-Kode mit einem
Zeichenverhältnis von 2/6 durch Invertierung des 6B-Kodes
gebildet wird, wenn das Zeichenverhältnis gleich 2/6 ist,
wird der 6B-Kode mit dem Zeichenverhältnis von 2/6 und 4/6
durch den Dekoder 113 in den 5B-Kode umgewandelt.
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Beispielsweise wird der Kode "010010" mit dem
Zeichenverhältnis 2/6 in "101101" umgewandelt, und diese Bits werden
in den 5B-Kode "01111" dekodiert.
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Die Selektionsschaltung 114 gibt bei dem Detektionssignal
M2 mit dem Zeichenverhältnis 3/6 selektiv das Ausgangssignal
der Selektionsschaltung 112 aus, und gibt das Ausgangssignal
des Dekoders 113 aus, wenn das Zeichenverhältnis den anderen
Wert annimmt. In dem Fall, bei dem das Zeichenverhältnis 3/6
ist, entspricht dieses nämlich der Bildung des 6B-Kodes durch
Addieren von "1" oder "0" zum 5B-Kode. Da der 6B-Kode in den
5B-Kode durch Elimination des niedrigstwertigen Bits des 6B-
Kodes umgewandelt werden kann, werden daher die parallelen
sechs Bits A0 bis A5 selektiv ausgegeben.
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In der Ausgangsselektionsschaltung 105 wird das
Ausgangssignal
der Selektionsschaltung 114 des Kodewandlers 104 an
die Selektionsschaltung 115 angelegt, wobei das von der
Statusbit-Setzschaltung 117 gesendete Statusbit STA ebenfalls
daran angelegt wird. Wenn das Eingangsdatensignal DATEN mit
der Koderegel übereinstimmt, wird daher das Detektionssignal
an die Selektionsschaltung 115 von dem Koderegeldetektor 103
angelegt und die Selektionsschaltung 115 gibt selektiv das
selektierte Ausgangssignal der Selektionsschaltung 114 aus,
In dem Falle, bei dem das Eingangsdatensignal DATEN nicht mit
der Koderegel übereinstimmt, gibt die Selektionsschaltung 115
selektiv das Statusbit STA und das von der Statusbit-
Setzschaltung 117 gesendete Fehlermuster aus. Das selektierte
Ausgangssignal der Selektionsschaltung 115 wird zusammen mit
dem von dem Seriell/Parallel-Wandler 101 gesendeten
parallelen Signal an die Selektionsschaltung 116 angelegt und die
Selektionsschaltung 116 führt den Selektionsvorgang mit dem
Eingang des A7-Bits (Rahmenbit F) des Ausgangssignal des
Ausgangssignal der Halteschaltung 81 aus. Im Falle des
Vorliegens eines Rahmens, können Ausgangssignale selektiv für die
jeweiligen Eingangssignale, wie sie durch D0 = A1, D1 = A2,
D2 = A3, D3 = A4, D4 = AS, D5 = 0 und D6 = A6 dargestellt
sind, erhalten werden. In dem Falle, daß kein Rahmen
vorliegt, können jedoch die selektiven Ausgangssignale D0 bis D6
der Selektionsschaltung 115 selektiv erhalten werden.
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In dem Parallel/Seriell-Wandler 106 werden die von der
Ausgangsselektionsschaltung 105 gelieferten 5 Bits D0 bis D4
in das serielle Signal umgewandelt und dann durch das
Flipflop 111 ausgegeben. Dadurch wird das Bit D5 zu dem Fehlerbit
ER.
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Da wie bisher erläutert jeder Abschnitt durch logische
Schaltungen gebildet werden kann, werden diese mit Sicherheit
durch eine Gate-Array-Schaltung ausgebildet, und die
Umwandlungsschaltung, welche den 6B-Kode in den 5B-Kode umwandelt.
kann auf der integrierten Ein-Chip-Schaltung mit realisiert
werden.
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Fig. 9 ist ein Blockschaltbild einer weiteren
Ausführungsform
der vorliegenden Erfindung, welche die
Umwandlungsschaltung darstellt, die den 5B-Kode in den 6B-Kode
umwandelt. In dieser Figur bezeichnen dieselben Bezugszeichen
wie in Fig. 6 dieselben Abschnitte und ferner ist 31 ein
Dekoder, sind 32 und 34 Selektionsschaltungen und 35 eine
NAND-Schaltung.
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An den Seriell/Parallel-Wandler 1 werden sowohl das
Eingangsdatensignal DATEN als auch das Taktsignal CLK angelegt,
wobei das Taktsignal CLK in der Frequenz auf 1/5 durch die
Frequenzteilerschaltung 6 geteilt wird und dieses Signal dann
an den Seriell/Parallel-Wandler 1 als das
Wandlungszeittaktsignal angelegt wird und das Eingangsdatensignal DATEN mit
jedem Bit der 5 Bits A0 bis A4 in ein paralleles Signal
umgewandelt wird. Der Zeichenverhältnis-Detektor 2 detektiert das
Zeichenverhältnis der 5 Bits A0 bis A4. Wenn das
Zeichenverhältnis gleich 2/5 ist, werden die Detektionssignale M5 = 0,
M6 = 0 an die Selektionsschaltung 33 angelegt, während die
Detektionssignale M5 = 0, M6 = 1, wenn das Zeichenverhältnis
3/5 ist, und die Detektionssignale M5 = 0, M6 = 0 in den
anderen Fällen angelegt werden.
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In dem Kodewandler 3 werden die 5 Bits A0 bis A5 durch
den Dekoder 31 in den 6B-Kode umgewandelt und dann an die
Selektionsschaltung 32 angelegt. Diese Selektionsschaltung 32
realisiert den Selektionsvorgang mit dem Ausgangssignal A6
des Flipflops 83. Da dieses Signal A6 eine Disparität
anzeigt, wenn es "1" ist, wird ein Ausgangssignal des Dekoders
31 direkt als das Ausgangssignal selektiert, und wenn es "0"
ein Ausgangssignal des Dekoders 31 invertiert ausgegeben.
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Die Ausgangsselektionsschaltung 4 steuert die
Selektionsschaltung mit den Detektionssignalen M5, M6. Wenn das
Zeichenverhältnis gleich 2/5 oder 3/5 ist, gibt die
Ausgangsselektionsschaltung selektiv das parallele Signal aus der
Halteschaltung 81 aus. Wenn das Zeichenverhältnis andere
Werte aufweist, gibt die Ausgangsselektionsschaltung selektiv
ein Ausgangssignal des Kodewandlers 3 aus. Die
Selektionsschaltung 34 wird von dem Ausgangssignal A5 der
Halteschaltung
gesteuert. Da dieses Signal A5 das Rahmenbit F
darstellt, und wenn es "1" ist, das Vorliegen des Rahmens
anzeigt, wird das parallele Signal des
Seriell/Parallel-Wandlers 1 selektiv ausgegeben, während es, wenn es "0" ist, das
Nichtvorliegen des Rahmens anzeigt, und das selektierte
Ausgangssignal der Selektionsschaltung 33 selektiv ausgegeben
wird. Die 5 Bits D0 bis D4 von den selektierten
Ausgangssignalen D0 bis D6 der Selektionsschaltung 34 werden direkt
an den Parallel/Seriell-Wandler 5 angelegt. Das Bit D5 wird
an die NAND-Schaltung 35 angelegt, wobei ein von dem nicht
dargestellten Multiplexer gesendetes Steuersignal ebenfalls
an diese NAND-Schaltung 35 angelegt wird. Ferner wird das 6B-
Kodesignal in das serielle Signal umgewandelt und dann von
dem Parallel/Seriell-Wandler 5 ausgegeben.
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Da wie vorstehend erläutert jeder Abschnitt von logischen
Schaltungen gebildet wird, kann auch die Umwandlungsschaltung
in die Ein-Chip-Gate-Array-Schaltung integriert werden.
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In der vorstehenden Ausführungsform wurde die
5B6B-Kodeumwandlungsschaltung erläutert, eine derartige
Umwandlungsschaltung kann aber mit einer Gate-Array-Schaltung mit etwa
1000 Gattern realisiert werden. Ferner kann die vorliegende
Erfindung mit Sicherheit für eine
mBnB-Kodeumwandlungsschaltung eingesetzt werden, bei der m und n frei gewählt werden.