DE60001497T2

DE60001497T2 - Rampenförmige oder stufenweise gate-kanal löschung für flash-speicher

Info

Publication number: DE60001497T2
Application number: DE60001497T
Authority: DE
Inventors: S. Haddad; Ravi Sunkavalli
Original assignee: Advanced Micro Devices Inc
Current assignee: Spansion LLC
Priority date: 1999-05-06
Filing date: 2000-05-05
Publication date: 2003-12-24
Anticipated expiration: 2020-05-06
Also published as: EP1175680B1; WO2000068952A1; DE60001497D1; KR20020042760A; US6188609B1; JP2002544643A; KR100578582B1; TW461095B; JP3811760B2; EP1175680A1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Diese Erfindung bezieht sich im allgemeinen auf das Gebiet von mikroelektronischen integrierten Schaltungen. Insbesondere bezieht sich diese Erfindung auf die Technik zum Löschen von mikroelektronischen elektrisch löschbaren programmierbaren Flash-Festwertspeicher (EEPROM) Vorrichtungen. Diese Erfindung bezieht sich sogar ganz besonders auf ein Verfahren zum Löschen von mikroelektronischen elektrisch löschbaren programmierbaren Flash-Festwertspeicher-Vorrichtungen, welches die Verringerung der Geschwindigkeit des Löschens senkt.

2. Diskussion des Stands der Technik

WO 98/47151 A offenbart ein Verfahren zum Löschen der Zellen von einem elektrisch löschbaren nicht flüchtigen Speicher, in welchem das Steuer-Gate negativ vorgespannt ist, während die Wanne positiv vorgespannt ist und die Source floatend oder auf einem Potential, welches dem Wannenpotential entspricht, gehalten wird.
Ein mikroelektronischer elektrisch löschbarer programmierbarer Flash- oder Blocklösch-Festwertspeicher (Flash EEPROM) enthält ein Array von Zellen, das unabhängig programmiert und gelesen werden kann. Die Größe von jeder Zelle und damit des Speichers sind klein gehalten durch die Unterdrückung von Transistoren, welche als Auswahl-Transistoren bekannt sind, die es ermöglichen, die Zellen unabhängig voneinander zu löschen. Als ein Ergebnis werden sämtliche Zellen als ein Block zusammen gelöscht.
Ein Speicher von diesem Typ enthält einzelne Metalloxid-Halbleiter (MOS) Feldeffekttransistor Speicherzellen, von denen jede eine Source, eine Drain, ein Floating-Gate und ein Steuer-Gate enthält, an welche verschiedene Spannungen zum Programmieren der Zelle mit einer binären 1 oder 0 oder zum Löschen der gesamten Zellen als ein Block angelegt werden.
Die Zellen sind in einem Array von Zeilen und Spalten verbunden, wobei die Steuer-Gates der Zellen innerhalb einer Zeile an eine entsprechende Wortleitung angeschlossen sind und die Drains der Zellen innerhalb einer Spalte an eine entsprechende Bitleitung angeschlossen sind. Die Sources der Zellen sind mit einander verbunden. Diese Anordnung ist als eine NOR Speicherkonfiguration bekannt.
Eine Zelle wird durch das Anlegen einer Spannung programmiert, typischerweise 9 Volt an das Steuer-Gate, das Anlegen einer Spannung von etwa 5 Volt an die Drain und das auf Masse legen der Source, was die Injektion von heißen Elektronen von einer Drain-Verarmungszone in das Floating-Gate veranlasst. Nach dem Entfernen der Programmierspannung werden die injizierten Elektronen in dem Floating-Gate gefangen und erzeugen darin einen negativen Wechsel, welcher die Schwellspannung der Zelle auf einen Wert jenseits von etwa 4 Volt erhöht.
Eine Zelle wird gelesen, indem üblicherweise 5 Volt an das Steuer-Gate angelegt werden, 1 Volt an die mit der Drain verbundene Bitleitung angelegt wird, die Source auf Masse gelegt wird und der Strom auf der Bitleitung abgetastet wird. Wenn die Zelle programmiert ist und die Schwellspannung relativ hoch ist (4 Volt) wird der Strom der Bitleitung Null oder zumindest relativ niedrig sein. Wenn die Zelle nicht programmiert oder gelöscht ist wird die Schwellspannung relativ niedrig sein (2 Volt), wird die Spannung des Steuer-Gate den Kanal anreichern und der Strom der Bitleitung wird relativ hoch sein.
Eine Zelle kann auf verschiedene Arten gelöscht werden. In einer Ausführung wird eine Zelle gelöscht durch das Anlegen einer relativ hohen Spannung, typischerweise 12 Volt, an die Source, das auf Masse legen des Steuer-Gates und der Erlaubnis für die Drain zum Floaten. Dies veranlasst die Elektronen, welche während der Programmierung in das Floating-Gate injiziert worden sind, sich einem Fowler-Nordheim Tunneln von dem Floating-Gate durch die dünne Tunneloxidschicht zu der Source zu unterziehen. Eine Zelle kann auch gelöscht werden durch das Anlegen einer negativen Spannung in der Größenordnung von -10 Volt an das Steuer-Gate, das Anlegen von 5 Volt an die Source und der Erlaubnis für die Drain zum floaten. Eine weitere Methode des Löschens existiert durch das Anlegen von 5 V an die p-Wanne und von -10 V an das Steuer-Gate, während der Source/Drain das Floaten erlaubt wird.
Ein Problem mit der konventionellen Anordnung der Zellen eines Flash EEPROMs ist, dass auf Grund von Herstellungstoleranzen einige Zellen überlöscht werden bevor andere Zellen ausreichend gelöscht werden. Die Floating- Gate der überlöschten Zellen werden an Elektronen verarmt und werden positiv geladen. Dies veranlasst die überlöschten Zellen wie Transistoren im Verarmungsmodus zu funktionieren, welche nicht von normalen Betriebsspannungen, die an deren Steuer-Gates angelegt werden, ausgeschaltet werden können. Die Zellen, welche wie Transistoren im Verarmungsmodus funktionieren, führen einen Leckstrom während nachfolgender Programmier- und Leseoperationen ein.
Genauer gesagt wird während der Programmier- und Leseoperationen nur eine Wortleitung, die mit den Steuer-Gates einer Zeile von Zellen verbunden ist, zu einer Zeit hoch gehalten, während die anderen Wortleitungen auf Masse gelegt sind. Jedoch wird eine positive Spannung an die Drains von sämtlichen Zellen angelegt und der Leckstrom wird, falls die Schwellspannung einer nicht ausgewählten Zelle Null oder negativ ist, durch die Source, den Kanal und die Drain der Zelle fließen.
Der unerwünschte Effekt des Leckstroms von den überlöschten Zellen ist wie folgt. In einem typischen Flash EEPROM sind die Drains von einer großen Anzahl von Speicher-Transistorzellen, zum Beispiel 512 Transistorzellen, an jede Bitleitung angeschlossen. Falls eine beträchtliche Zahl der Zellen auf der Bitleitung Hintergrundleckstrom zieht, kann der gesamte Leckstrom auf der Bitleitung den Lesestrom für die Zelle übertreffen. Dies macht es unmöglich, den Zustand einer beliebigen Zelle auf der Bitleitung zu lesen und macht daher den Speicher nicht betriebsfähig.
Weil der Hintergrundleckstrom einer Zelle als eine Funktion der Schwellspannung variiert, ist die Schwellspannung umso niedriger (negativer) je höher der Leckstrom ist. Es ist daher wünschenswert, die Zellen vor dem Überlöschen zu schützen und die Verteilung der Schwellspannung zu einer so kleinen Abweichung wie möglich zu reduzieren, wobei im Idealfall alle Zellen die gleiche hohe Schwellspannung nach dem Löschen in der Größenordnung von 2 Volt haben.
Es ist im Stand der Technik bekannt, die Verteilung der Schwellspannung durch die Ausführung einer Überlöschungs-Korrekturoperation zu verringern, welche die meisten überlöschten Zellen auf eine höhere Schwellspannung umprogrammiert. Eine Überlöschungs-Korrekturoperation von dieser Art ist im Allgemeinen als Automatisches Programmstörverfahren (APD) bekannt.
Ein bevorzugtes APD Verfahren, welches als Automatisches Programmstör- Löschverfahren (APDE) bezeichnet wird, ist offenbart in dem U.S. Patent mit der Nummer 5,642,311 mit dem Titel,; OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS", erteilt am 24. Juni 1997 an Lee Cleveland.
Das Verfahren umfasst die Abtastung nach überlöschten Zellen und das Anlegen von Programmierpulsen an diese, welche deren Schwellspannungen wieder auf akzeptable Werte bringen.
Auf das Anlegen eines Löschpulses wird die Unterlösch-Korrektur zuerst zeilenweise Zelle für Zelle durchgeführt. Die Zelle mit der Position in der ersten Zeile und Spalte wird adressiert und auf die Löschung geprüft durch das Anlegen von 4 Volt an das Steuer-Gate (Wortleitung), von 1 Volt an die Drain (Bitleitung), das an Masse legen der Source und die Verwendung von Leseverstärkern zur Erfassung des Stroms auf der Bitleitung und dadurch wird fest gestellt, ob die Schwellspannung der Zelle über einem Wert von zum Beispiel 2 Volt ist. Falls die Zelle unterlöscht ist, was durch eine Schwellspannung über 2 Volt angezeigt wird, ist der Strom auf der Bitleitung niedrig. In diesem Fall wird der Löschpuls an sämtliche Zeilen angelegt und die erste Zelle wird wieder auf die Löschung überprüft.
Nach dem Anlegen von jedem Löschpuls und vor einer darauf folgenden Operation der Überprüfung der Löschung, wird eine Überlösch-Korrektur für sämtliche Zellen des Speichers ausgeführt. Die Überprüfung der Überlöschung wird nacheinander auf den Bitleitungen des Arrays durchgeführt. Dies wird erreicht durch das auf Masse legen der Wortleitungen, das Anlegen von typischerweise 1 Volt an die erste Bitleitung und das Abtasten des Stroms auf der Bitleitung. Falls der Strom über einem vor bestimmten Wert ist zeigt dies an, dass zumindest eine der an die Bitleitung angeschlossenen Zellen überlöscht ist und einen Leckstrom zieht. In diesem Fall wird ein Überlösch-Korrektur-Puls an die Bitleitung angelegt. Dies wird erreicht durch das Anlegen von näherungsweise 5 Volt an die Bitleitung für eine vor bestimmte Zeitspanne wie zum Beispiel 100 us.
Nach dem Anlegen des Überlösch-Korrektur-Pulses wird die Bitleitung wieder auf die Löschung überprüft. Falls der Strom auf der Bitleitung immer noch hoch ist, was anzeigt, dass immer noch eine überlöschte Zelle mit der Bitleitung verbunden bleibt, wird ein weiterer Überlösch-Korrektur-Puls angelegt. Diese Prozedur wird nach einander für sämtliche Bitleitungen wiederholt.
Diese Prozedur wird so viele Male wie notwendig wiederholt bis der Strom auf der Bitleitung auf den vorbestimmten Wert reduziert ist, der niedriger ist als der Lesestrom. Dann wird die Prozedur für den Rest der Zellen in der ersten Zeile und die folgenden Zeilen durchgeführt bis sämtliche Zellen in dem Speicher auf Löschung überprüft worden sind.
Durch die Durchführung der Überlösch-Korrektur-Prozedur nach jedem Löschpuls wird das Ausmaß, zu dem die Zellen überlöscht sind, reduziert, was die Standfestigkeit der Zellen verbessert. Des weiteren ist, weil die überlöschten Zellen nach jedem Löschpuls korrigiert werden, der Leckstrom auf der Bitleitung während der Überprüfung des Löschens reduziert, somit wird die Existenz von unterlöschten Zellen nach dem Abschluss der Prozedur zur Überprüfung des Löschens verhindert.
Die Löschprozedur veranlasst das Auftreten von Elektronenfallen in dem Tunneloxid. Zusätzlich veranlassen die Unterlösch- und Überlöschprozeduren das Auftreten von Elektronenfallen in dem Tunneloxid. Obwohl jede Programmier/Lösch-Wiederholung lediglich einen kleinen Betrag von Elektronenfallen hinzu fügt, steigt die kumulative Anzahl von Elektronenfallen an, so wie jede Programmier/Lösch-Wiederholung abgeschlossen ist, was der Reihe nach die Löschzeit immer mehr verschlechtert.
Daher wird ein Verfahren zur Durchführung der Löschprozedur benötigt, welches die Verschlechterung der Löschzeit bei steigender Anzahl der Programmier/Lösch-Wiederholungen minimiert.

Zusammenfassender Überblick über die Erfindung

In Übereinstimmung mit der vorliegenden Erfindung wird das voran gegangene und weitere Aufgaben und Vorteile durch ein Verfahren zum Löschen einer elektrisch löschbaren programmierbaren Flash-Festwertspeicher (EEPROM) Zelle mittels eines Anlegens einer rampen- oder stufenförmigen Spannung an die Steuer-Gates der zu löschenden Zellen des Speichers erlangt.
In Übereinstimmung mit einer Ausführungsform der Erfindung wird eine Spannungsdifferenz zwischen dem Steuer-Gate und der Wanne der zu löschenden Zellen angelegt und die Spannungsdifferenz wird schrittweise erhöht bis eine gewählte Anzahl an Speicherzellen als gelöscht bestätigt sind, zu welchem Zeitpunkt die Spannungsdifferenz fest gehalten wird.
In Übereinstimmung mit einer weiteren Ausführungsform der Erfindung ist die zwischen dem Steuer-Gate und der Wanne der zu löschenden Zellen angelegte Spannungsdifferenz eine an die Wanne angelegte positive Spannung und eine an das Steuer-Gate angelegte ansteigende rampen- oder stufenförmige negative Spannung.
In Übereinstimmung mit noch einer weiteren Ausführungsform der Erfindung ist die zwischen dem Steuer-Gate und der Wanne der zu löschenden Zellen angelegte Spannungsdifferenz eine an die Wanne angelegte rampen- oder stufenförmige positive Spannung und eine an das Steuer-Gate angelegte ansteigende rampen- oder stufenförmige negative Spannung.
In Übereinstimmung mit einer weiteren Ausführungsform der Erfindung sind die Speicherzellen in einer Vielzahl von Sektoren angeordnet und das Verfahren umfasst die Durchführung der obigen Prozedur sequentiell für jeden Sektor.
In Übereinstimmung mit einer Ausführungsform der Erfindung floaten Drain und Source während des Löschvorgangs.
In Übereinstimmung mit noch einer weiteren Ausführungsform der Erfindung sind Drain und Source während des Löschvorgangs mit der Wanne verbunden.
In Übereinstimmung mit noch einer weiteren Ausführungsform der Erfindung wird ein vollständiges Lösch- und Automatisches Programmstör- (APD) Verfahren auf die Speicherzellen nach jeder Anwendung eines Löschpulses an die Steuer-Gates der Speicherzellen angewendet.
Das beschriebene Verfahren stellt daher ein Verfahren zum Löschen von Zellen eines Flash EEPROMS bereit, welches die Verschlechterung der Löschzeit für die Zellen nach vielen Programmier/Lösch-Wiederholungen verringert.
Die vorliegende Erfindung wird besser verstanden nach der Betrachtung der detaillierten Beschreibung unten in Verbindung mit den begleitenden Zeichnungen. Wie für den Fachmann auf diesem Gebiet aus der folgenden Beschreibung schnell ersichtlich wird, wird dort ein Ausführungsbeispiel dieser Erfindung einfach beispielhaft als bester Weg zum Ausführen der Erfindung gezeigt. Wie zu erkennen sein wird, ist die Erfindung zu weiteren Ausführungsbeispielen fähig und ihre verschiedenen Details können Modifikationen in verschiedenen offensichtlichen Ausführungsformen unterworfen werden, wobei alle nicht von dem Umfang der Erfindung abweichen. Entsprechend werden die Zeichnungen und die detaillierte Beschreibung als beispielhafter Natur und nicht als Beschränkung angesehen.

Kurzbeschreibung der Zeichnungen

Die neuen Merkmale, welche als charakteristisch für die Erfindung angesehen werden, sind in den angefügten Ansprüchen ausgeführt. Die Erfindung selbst jedoch, und auch eine bevorzugte Art der Ausführung sowie weitere Aufgaben und Vorteile davon, werden am besten verstanden durch Verweis auf die folgende detaillierte Beschreibung eines darstellenden Ausführungsbeispiels, wenn es in Verbindung mit den begleitenden Zeichnungen gelesen wird, in denen:
Fig. 1A ein vereinfachtes elektrisches schematisches Diagramm eines Flash EEPROMS ist;
Fig. 1B ähnlich wie Fig. 1A ist, aber ein Flash EEPROM mit in zwei Seiten oder Bänken angeordneten Zellen darstellt;
Fig. 2A eine Ansicht einer Flash EEPROM Zelle im Querschnitt ist, darstellend ein Verfahren mit negativer Steuer-Gate-Spannung zum Löschen der Zelle;
Fig. 2B eine Ansicht einer Flash EEPROM Zelle im Querschnitt ist, darstellend ein Löschverfahren mit negativer Gate-Kanal-Spannung zum Löschen der Zelle;
Fig. 3 ein vereinfachtes elektrisches schematisches Diagramm einer Spalte von Flash EEPROM Zellen ist, darstellend die Spannungen des Steuer-Gates, der Source und der Drain während der Programmierung von einer dieser Zellen;
Fig. 4A ein vereinfachtes elektrisches schematisches Diagramm einer Spalte von Flash EEPROM Zellen ist, darstellend die Spannungen des Steuer-Gates, der Source und der Drain während eines ersten Verfahrens des Löschens der Zellen in der Spalte;
Fig. 4B ein vereinfachtes elektrisches schematisches Diagramm einer Spalte von Flash EEPROM Zellen ist, darstellend die Spannungen des Steuer-Gates, der Source und der Drain während eines zweiten Verfahrens des Löschens der Zellen in der Spalte;
Fig. 5 ein Diagramm ist, in dem die Löschgeschwindigkeit gegen die Programmier/Lösch Wiederholungen für eine Flash Speichervorrichtung aufgetragen ist, welche während des Löschens eine konstante Steuer-Gate-Spannung verwendet;
Fig. 6A ein Diagramm ist, in dem die Anzahl der gelöschten Bits gegen die Zeit für eine Flash Speichervorrichtung aufgetragen ist, welche während des Löschens eine konstante Steuer-Gate-Spannung verwendet;
Fig. 6B ein Diagramm ist, in dem die Steuer-Gate-Spannung gegen die Zeit entsprechend Fig. 6A aufgetragen ist;
Fig. 7A ein Diagramm ist, in dem die Anzahl der gelöschten Bits gegen die Zeit für eine Flash Speichervorrichtung aufgetragen ist, welche während des Löschens eine stufenförmige Steuer-Gate-Spannung, während des Löschens eine stufenförmige p-Wannen-Spannung oder während des Löschens eine stufenförmige Steuer-Gate-Spannung und eine stufenförmige p-Wannen-Spannung verwendet;
Fig. 7B ein Diagramm ist, in dem die stufen- oder rampenförmige Steuer- Gate-Spannung gegen die Zeit entsprechend Fig. 7A aufgetragen ist;
Fig. 7C ein Diagramm ist, in dem die stufen- oder rampenförmige p-Wannen-Spannung gegen die Zeit entsprechend Fig. 7A aufgetragen ist;
Fig. 7D ein Diagramm ist, in dem die stufen- oder rampenförmige p-Wannen-Spannung und die stufen- oder rampenförmige Steuer-Gate- Spannung gegen die Zeit entsprechend Fig. 7A aufgetragen ist;
Fig. 8A ein Diagramm ist, in dem die Anzahl der gelöschten Bits gegen die Zeit für eine Flash Speichervorrichtung simulierend ein Array nach 50.000 Programmier/Lösch-Zyklen aufgetragen ist, welche während des Löschens eine stufenförmige Steuer-Gate-Spannung, während des Löschens eine stufenförmige p-Wannen-Spannung oder während des Löschens eine stufenförmige Steuer-Gate-Spannung und eine stufenförmige p-Wannen-Spannung verwendet;
Fig. 8B ein Diagramm ist, in dem die stufen- oder rampenförmige Steuer- Gate-Spannung gegen die Zeit entsprechend Fig. 8A aufgetragen ist;
Fig. 8C ein Diagramm ist, in dem die stufen- oder rampenförmige p-Wannen-Spannung gegen die Zeit entsprechend Fig. 8A aufgetragen ist;
Fig. 8D ein Diagramm ist, in dem die stufen- oder rampenförmige p-Wannen-Spannung und die stufen- oder rampenförmige Steuer-Gate- Spannung gegen die Zeit entsprechend Fig. 8A aufgetragen ist;
Fig. 9A ein Diagramm ist, in dem die Anzahl der gelöschten Bits gegen die Zeit für eine Flash Speichervorrichtung simulierend ein Array nach 100.000 Programmier/Lösch-Zyklen aufgetragen ist, welche während des Löschens eine stufenförmige Steuer-Gate-Spannung, während des Löschens eine stufenförmige p-Wannen-Spannung oder während des Löschens eine stufenförmige Steuer-Gate-Spannung und eine stufenförmige p-Wannen-Spannung verwendet;
Fig. 9B ein Diagramm ist; in dem die stufen- oder rampenförmige Steuer- Gate-Spannung gegen die Zeit entsprechend Fig. 9A aufgetragen ist;
Fig. 9C ein Diagramm ist, in dem die stufen- oder rampenförmige p-Wannen-Spannung gegen die Zeit entsprechend Fig. 9A aufgetragen ist;
Fig. 9D ein Diagramm ist, in dem die stufen- oder rampenförmige p-Wannen-Spannung und die stufen- oder rampenförmige Steuer-Gate- Spannung gegen die Zeit entsprechend Fig. 9A aufgetragen ist; und
Fig. 10 das Diagramm, in dem die Löschgeschwindigkeit gegen die Anzahl der Programmier/Lösch Wiederholungen für eine Flash Speichervorrichtung aufgetragen ist, welche während des Löschens eine konstante Steuer-Gate-Spannung verwendet, und das Diagramm, in dem die Löschgeschwindigkeit gegen die Anzahl der Programmier/Lösch Wiederholungen für eine Flash Speichervorrichtung aufgetragen ist, welche während des Löschens eine stufenförmige Steuer- Gate-Spannung verwendet, vergleicht.

Detaillierte Beschreibung

Es wird nun im Detail Bezug genommen auf spezielle Ausführungsbeispiele der vorliegenden Erfindung, welche den von den Erfindern als derzeit besten betrachteten Weg zur Ausführung der Erfindung darstellen. Es sollte verstanden werden, dass die Beschreibung des besten Wegs lediglich erläuternd ist und dass sie nicht in beschränkendem Sinn angesehen werden sollte.
Fig. 1A stellt eine Basiskonfiguration eines elektrischen löschbaren programmierbaren Flash-Festwertspeichers (EEPROM) 100 vom NOR Typ dar, auf welchen die vorliegende Erfindung vorteilhafterweise angewendet wird. Der Flash-Speicher 100 weist eine Vielzahl von Kern- oder Speicherzellen auf, welche in einer rechteckigen Matrix oder einem Array von Zeilen und Spalten angeordnet sind. Jede Zeile ist mit einer Wortleitung (WL) verbunden, wohingegen jede Spalte mit einer Bitleitung (BL) verbunden ist.
Angenommen, dass n Spalten und m Zeilen vorhanden seien, werden die Bitleitungen als BL&sub0; bis BLn bezeichnet und die Wortleitungen als WL&sub0; bis WLm bezeichnet. Geeignete Spannungen werden von einem Bitleitungstreiber 102 an die Bitleitungen angelegt, wohingegen geeignete Spannungen von einem Wortleitungstreiber 104 an die Wortleitungen angelegt werden. Die an die Treiber 102 und 104 angelegten Spannungen werden von einer Energiequelle 106 unter der Kontrolle einer Steuerung 108 erzeugt, welche üblicherweise eine auf dem Chip befindliche Logikschaltung ist. Die Steuerung 108 steuert auch die Treiber 102 und 104 um die Speicherzellen einzeln oder gemeinsam zu adressieren, wie es unten beschrieben werden wird.
Eine Speicherzelle befindet sich an jeder Kreuzung einer Wortleitung und einer Bitleitung. Jede Zelle umfasst einen Metalloxid-Halbleiter (MOS) Feldeffekt- Transistor (FET) mit einer in einem Substrat des Halbleiters ausgebildeten Source und Drain, ein Floating-Gate und ein Steuer-Gate, das durch eine Schicht eines Oxids von dem Floating-Gate getrennt ist. Es sollte gewürdigt werden, dass die Zellen eines Flash-EEPROMS sich von konventionellen FETs dahingehend unterscheiden, dass sie ein Floating-Gate und eine Schicht eines Tunneloxids umfassen, die zwischen dem Steuer-Gate und dem Substrat des Halbleiters, in dem die Source und Drain ausgebildet sind, angeordnet ist.
Die in Fig. 1A dargestellten Zellen werden unter Benutzung der Notation Tn,m bezeichnet, wobei m die Nummer der Zeile (Wortleitung) ist und n die Nummer der Spalte (Bitleitung) ist. Die Steuer-Gates der Zellen sind mit den entsprechenden Wortleitungen verbunden und die Drains der Zellen sind wie dargestellt mit den entsprechenden Bitleitungen verbunden. Die Sources von sämtlichen Zellen sind mit der Energiequelle 106 verbunden.
Fig. 1B stellt einen anderen Flash-EEPROM Speicher 110 dar, welcher dem Speicher 100 ähnelt bis auf die Ausnahme, dass die Zellen in Bänke (auch bekannt als Seiten oder Sektoren) unterteilt sind, von denen zwei in Fig. 1B gezeigt sind, von denen jede unabhängig programmiert, gelöscht und gelesen werden kann. Der Speicher 110 umfasst eine erste Bank oder Seite 112 von Zellen und eine zweite Bank oder Seite 114 von Zellen. Die Speicherzellen in der ersten Bank 112 sind auf die gleiche Art und Weise wie in Fig. 1A bezeichnet, wohingegen ein Symbol für die Bogenminute zu den Bezeichnungen für die zweite Bank 114 hinzu gefügt ist. Die Wortleitungen der Bänke 112 und 114 sind an getrennte Wortleitungstreiber 116 beziehungsweise 118 angeschlossen.
Zusätzlich zu den Speicherzellen enthält jede Bank 112 und 114 einen Auswahl-Transistor für jede Bitleitung. Die Auswahl-Transistoren für die Bänke 112 und 114 werden als S&sub0; bis Sn beziehungsweise als S'&sub0; bis S'n bezeichnet. Die Drains der Auswahl-Transistoren sind an die entsprechenden Bitleitungen angeschlossen, wohingegen die Sources der Auswahl-Transistoren mit den Drains der Transistoren für die Wortleitungen WL&sub0; bis WLm und WL'&sub0; bis WLm verbunden sind.
Die Auswahl-Transistoren unterscheiden sich von den Transistoren der Speicherzelle darin, dass sie konventionelle MOSFETs sind und daher keine Floating-Gates aufweisen. Die Auswahl-Transistoren sind eher Schaltelemente als Speicherelemente. Die Gates der Auswahl-Transistoren für die Bank 112 sind mit einem Bankauswahl BS&sub1; Anschluss eines Sektordekodierers 120 verbunden und die Gates der Auswahl-Transistoren für die Bank 114 sind mit einem Bankauswahlausgang BS&sub2; eines Sektordekodierers 122 verbunden.
Die Sources der Zellen in der Bank 112 sind an eine gemeinsame Energieversorgungsspannung VSS1 124 angeschlossen und die Sources der Zellen in der Bank 114 sind an eine gemeinsame Energieversorgungsspannung VSS2 125 angeschlossen.
Die Bank 112 wird ausgewählt durch das Anlegen eines logischen hohen Signals an die Bankauswahlleitung BS&sub1;, was die Transistoren S&sub0; bis Sn einschaltet und die Bitleitungen BL&sub0; bis BLn mit den darunter liegenden Speicherzellen verbindet. Die Bank 112 wird abgewählt durch das Anlegen eines logischen niedrigen Signals an die Bankauswahlleitung BS&sub1;, was die Transistoren S&sub0; bis Sn ausschaltet und die Speicherzellen von den Bitleitungen trennt. Die Bank 114 wird auf eine im wesentlichen ähnliche Art und Weise unter Benutzung des Bankauswahlsignals BS&sub2; und den Auswahltransistoren S'&sub0; bis S'n ausgewählt und abgewählt. Der Betrieb des Speichers 110 ist im wesentlichen ähnlich zu dem des Speichers 100 (Fig. 1A) mit der Ausnahme, dass die Programmier-, Lösch- und Lese-Operationen auf den Bänken 112 & 114 unabhängig ausgeführt werden können.
Fig. 2A ist eine vereinfachte Schnittdarstellung, die den Aufbau von einem Typ einer Speicherzelle 200 darstellt. Die Speicherzelle 200 benutzt heiße Elektronen für das Programmieren und Fowler-Nordheim-Tunneln unter Benutzung einer negativen Spannung an dem Steuer-Gate für das Löschen. Die Speicherzelle 200 ist auf einem Substrat 202 vom p-Typ hergestellt, welches im Betrieb auf Massepotential gehalten wird. Um die Speicherzelle zu löschen wird eine negative Spannungstechnik für das Steuer-Gate verwendet, wobei eine hohe negative Spannung von etwa -11 Volt an das Steuer-Gate 204 angelegt wird, das oben auf dem Isolator 206 ausgebildet ist. Zu der gleichen Zeit wird eine mäßige positive Spannung von etwa 5 Volt an die Source-Region angelegt, welche aus einem n+ Bereich 208 und einem n- Bereich 210 besteht. Die Drain-Region 212 wird während des Löschens gefloatet. Das vertikale elektrische Feld über die Floating-Gate Siliziumdioxidschicht 214, das zwischen dem Floating-Gate 216 und der Source-Region 208, 210 angeordnet ist, veranlasst die Elektronen, durch die dielektrische Schicht 214, wie durch den Pfeil 219 angezeigt, in die Source-Region 208, 210 zu tunneln.
Da sind zwei bedeutende Probleme mit der für die Speicherzelle 200 verwendeten Löschtechnik. Das erste Problem ist, dass der Source-Übergang 220 die zusätzliche niedrig dotierte, n-diffundierte Region 210, welche die hoch dotierte n+ Source-Region 208 wie in Fig. 2A gezeigt umgibt, benötigen könnte. Diese zusätzliche diffundierte Region begrenzt die Verkleinerung der Speicherzelle 200 in eine kleinere Vorrichtung, da neue Bearbeitungsprozeduren entstehen. Das zweite Problem ist, dass ein Strom von der kombinierten Source-Region 208, 210 in das Substrat fließt, wenn der Source-Übergang 220 während der Löschung umgekehrt vorgespannt ist. Dieser Strom wird als Band zu Band (BB) Tunnelstrom bezeichnet. Die Stärke des Band zu Band Tunnelstroms hängt von der Stärke der umgekehrten Vorspannungsspannung ab, welche an die Source-Region 220 angelegt wird. Mit dem auf eine negative Spannung vorgespannten Steuer-Gate 204 tendiert der ganze Bestandteil ("heiße Löcher" genannt) des Band zu Band Tunnelstroms dazu, dem elektrischen Feld zu folgen und die dielektrische Schnittstelle 222 und die dielektrische Schicht 214 zu bombardieren. Diese heißen Löcher können die Schnittstelle 222 durch die Erzeugung von nicht erwünschten Zuständen der Schnittstelle schädigen. Des weiteren können einige der heißen Löcher tatsächlich genügend Energie haben, um in die dielektrische Schicht injiziert zu werden, wo sie gefangen werden. Diese gefangenen heißen Löcher verschlechtern die Leistungsfähigkeit der Speichenvorrichtung. Die Technik der negativen Spannung für das Steuer-Gate zum Löschen der Speicherzellen erzeugt Lochfallen und Schnittstellenzustände, die Probleme bei der Zuverlässigkeit verursachen, wie zum Beispiel Fenster-Öffnen, Ladungsverlust, unstete Löschung und betonte Gatestörungen. Diese Zustände der Schnittstelle und gefangenen Löcher verteilen sich selbst seitlich von dem PN Übergang 220 der Source in die Kanalregion 224. Die Spitzendichte und die Breite von dieser Verteilung der gefangenen Löcher hängt sowohl von der Vorspannung des Übergangs als auch von der Vorspannung des Steuer-Gates während der Löschoperation ab. Für eine Vorrichtung mit einem langen Kanal ist die Breite dieser Lochverteilung relativ schmal auf die gesamte Länge des Kanals, und ihr ungünstiger Einfluss auf die Zuverlässigkeit der Vorrichtung und die Leistungsfähigkeit sind gering.
Jedoch wird für eine tiefe Submikron Vorrichtung die Breite von dieser Verteilung ein erheblicher Anteil von der Länge des Kanals. Daher ist ihr ungünstiger Einfluss auf die Zuverlässigkeit der Vorrichtung und die Leistungsfähigkeit viel erheblicher.
Fig. 2B ist eine vereinfachte Schnittdarstellung, welche den Aufbau eines zweiten Typs einer Speicherzelle 226 darstellt. Die Speicherzelle 226 ist in einer p-Wanne 228 ausgebildet, welche unter Benutzung einer p+ Region 230 kontaktiert werden kann. Die p-Wanne 228 ist in einer n-Wannenregion 232 ausgebildet, welche unter Benutzung einer n+ Region 230 kontaktiert werden kann. Die n-Wannenregion 232 ist in einem p Substrat 236 gebildet. Um die Speicherzelle 226 zu löschen, wird eine große negative Spannung von etwa - 11 Volt an das Steuer-Gate 238 angelegt. Das Steuer-Gate 238 liegt oben auf dem Isolator 240, welcher wiederum oben auf dem Floating-Gate 242 angeordnet ist. Zu der gleichen Zeit zu der die negative Spannung an das Steuer- Gate angelegt wird, wird eine mäßige positive Spannung von etwa 5 Volt durch die p+ Region 230 und die p-Wannenregion 228 an die Kanalregion 244 vom p-Typ angelegt. Weil das Substrat vom p-Typ auf Masse gelegt ist, erfordert das Anlegen einer positiven Spannung durch die p+ Kontaktregion 230 an die Kanalregion 244 vom p-Typ die Bildung einer isolierten p-Wanne 228 innerhalb der n-Wanne 232. Während des Löschens werden die Source-Region 246 und die Drain-Region 248 auf einem Potential unterhalb der Vorspannungsspannung der p-Wanne 228 gefloatet. Dieses Potential hängt ab von der Geometrie der Source- und Drain-Regionen 246 & 248 und auch von dem Betrag des Leckstroms von den Drain- und Source-Regionen. Diese Löschtechnik wird als negative Gate-Kanal-Löschungstechnik bezeichnet. Bei der negativen Gate-Kanal-Löschungstechnik tunneln die Elektronen in dem Floating-Gate 242 vertikal durch das Dielektrikum 250 des Floating-Gates in die Kanal- Region 244, wie durch die nach unten gerichteten Pfeile 252 gezeigt ist. Da zwischen der Source-Region 246 und der p-Wannenregion 228 keine elektrische Vorspannung ist und die Source-Region 246 floatet, existiert kein Band zu Band Strom. Jedoch können in einem Flash-Speicher mit gestapeltem Gate andere Probleme mit der Zuverlässigkeit der Vorrichtung auftreten. Zum Beispiel sind, da die Löschung über der Kanal-Region 244 geschieht, die Erzeugung von Zuständen der Schnittstelle und Oxidfallen alle entlang der Kanal- Region 244 verteilt. Eine derartige Konzentration von Zuständen der Schnittstelle und Oxidfallen verschlechtert den Lesestrom der Speicherzelle, was wiederum die Lesegeschwindigkeit verringert und schließlich Lesefehler erzeugen kann. Fallen in dem Bereich 254 der Oxid-Schicht 250, welche unterhalb des Floating-Gates 242 und über dem Drain-Übergang 256 liegt, können auch die Injektion von heißen Elektronen während der Programmierung verzögern.
Des weiteren veranlasst das Fangen von Elektronen in dem Tunnel-Oxid 250 eine Verschlechterung der Löschgeschwindigkeit um einen Faktor von 7-8 Mal nach 50.000 Wiederholungen.
Der Hintergrund und zugehörige Themen zu der Zuverlässigkeit der Vorrichtungen im Hinblick auf diese Löschtechniken werden in den folgenden Veröffentlichungen beschrieben: Haddad, et al., "Degradation Due to Hole Trapping in Flash Memory Cell", IEEE Electronic Device Letters, Vol. 10, No. 3, März 1989, pp 177-179; Chun, et al., "Lateral Distribution of Erase Induced Damage in Flash EPROM Device", SRC Techon, September 1996; Chun, et al., "Lateral Distribution of Erase Induced Hole trapping and Interface Traps in Flash EPROM NMOSFET Devices", IEEE Semiconductor Interface Specialists Conference, 1996; Witters, et al., "Degradation of Tunnel-Oxide Floating Gate EPROM Devices and Correlation With High-Field-Current-Induced Degardation of Thin Gate Oxides", IEEE Transactions On Electron Devices, Vol. 36, No. 9, September 1989, p. 1663; und Kobayashi, et al., "Memory Array Architecture and Decoding Scheme for 3 V Only Sector Erasable DINOR Flash Memory", IEEE Journal of Solid-State Circuits, Vol. 29, No. 4, April 1994, pp. 454-458.
Fig. 3 ist ein vereinfachtes elektrisches schematisches Diagramm einer Spalte 300 von Flash EEPROM Zellen 302, 304, 306, 308, darstellend die Spannungen des Steuer-Gates, der Source und der Drain während des Programmierens von einer der Flash-Zellen. Die Zelle 304 wird programmiert durch das Anlegen einer relativ hohen Spannung an das Steuer-Gate der ausgewählten Zelle, typischerweise etwa 9 Volt wie bei 310 gezeigt, durch das Anlegen einer mäßigen Spannung über die Bitleitung (BL) an die Drain, typischerweise etwa 5 Volt wie bei 312 gezeigt, und durch das auf Masse legen der Source wie bei 314 gezeigt. Die Gates der nicht ausgewählten Flash-Zellen werden wie bei 316 gezeigt auf Masse gelegt. Diese Kombination von Programmierungsspannungen veranlasst, dass heiße Elektronen von der Verarmungszone der Drain in das Floating-Gate der Zelle 304 injiziert werden. Nach der Entfernung der verschiedenen Programmierspannungen sind die injizierten Elektronen in dem Floating-Gate gefangen und erzeugen darin eine negative Ladung, welche die Schwellspannung der Zelle 304 auf einen Wert von über etwa 4 Volt anhebt.
Eine Zelle wird gelesen durch das Anlegen von typischerweise 5 Volt an das Steuer-Gate und 1 Volt an die Bitleitung, an welche die Drain angeschlossen ist, durch das auf Masse legen der Source und das Messen des Stroms auf der Bitleitung. Falls die Zelle programmiert ist und die Schwellspannung relativ hoch ist, etwa in der Größenordnung von 4 Volt, ist der Strom auf der Bitleitung Null oder zumindest relativ niedrig. Falls die Zelle nicht programmiert oder gelöscht ist, ist die Schwellspannung relativ niedrig, etwa in der Größenordnung von 2 Volt, wird die Spannung des Steuer-Gates den Kanal anreichern und der Strom auf der Bitleitung relativ hoch sein. Das Lesen und Überprüfen, was unten diskutiert ist, wird vorzugsweise unter Benutzung von Leseverstärkern und einem Referenzstrom-Array durchgeführt, wie es in dem Patent von Cleveland, auf das oben Bezug genommen wurde, offenbart ist. Die Details von diesen Elementen sind nicht der genaue Gegenstand der Erfindung.
Fig. 4 ist ein vereinfachtes elektrisches schematisches Diagramm einer Spalte 300 von Flash EEPROM Zellen 302, 304, 306, 308, wie in Fig. 3 gezeigt, und zeigt die Spannungen des Steuer-Gates, der Source und der Drain während des Programmierens von allen Flash-Zellen. Es ist im Stand der Technik bekannt, sämtliche Zellen gleichzeitig zu löschen. Bei dem in Fig. 4A gezeigten Löschverfahren wird eine mäßige hohe Spannung, typischerweise 5 Volt, wie bei 400 gezeigt an die Sources angelegt, eine negative Spannung von etwa -10 Volt wie bei 402 gezeigt an die Steuer-Gates angelegt und die Drains werden wie bei 404 gezeigt gefloatet. Dies veranlasst die Elektronen, welche während der Programmierung in das Floating-Gate injiziert worden sind, durch Fowler-Nordheim-Tunneln von jedem der Floating-Gates durch die entsprechenden Tunnel-Oxidschichten zu den entsprechenden Source-Regionen entfernt zu werden.
Fig. 4B zeigt ein alternatives Verfahren zum Löschen der Spalte 300 von Flash EEPROM Zellen 302, 304, 306, 308, wie in Fig. 4A gezeigt, wobei die p-Wanne bei 5 V vorgespannt ist und eine negative Spannung in der Größenordnung von -10 Volt wie bei 406 gezeigt an die Steuer-Gates angelegt wird und die Sources und Drains wie bei 408 beziehungsweise wie bei 410 gezeigt gefloatet werden.
Bei jedem der obigen Verfahren des Löschens werden die Speicherzellen durch das Anlegen einer oder mehrerer Löschpulse an alle der Zellen (oder alle Zellen in einer Bank oder einem Sektor) des Speichers gelöscht. In der Betrachtung unten wird angenommen, dass die Speicherzellen NMOS FETs vom Anreicherungstyp sind. Jedoch sollte verstanden werden, dass die Erfindung nicht darauf beschränkt ist und dass der Umfang davon die Anwendung der hier beschriebenen Prinzipien auf andere Typen und Konfigurationen, zum Beispiel PMOS und/oder FETs vom Verarmungstyp in beliebiger Kombination umfasst.
Folgend auf die Anlegung eines Löschpulses wird zuerst eine Unterlösch- Korrektur Spalte für Spalte für jede Zeile durchgeführt. Zuerst wird die Zelle in der Position der ersten Zeile und Spalte adressiert und auf Löschung überprüft durch das Anlegen von typischerweise 4 Volt an das Steuer-Gate (Wortleitung), das Anlegen von 1 Volt an die Drain (Bitleitung), das auf Masse legen der Source und der Benutzung von Leseverstärkern, um den Strom auf der Bitleitung abzutasten und dadurch zu bestimmen, ob die Zelle unterlöscht ist.
Falls die Zelle unterlöscht ist, ist der Strom auf der Bitleitung Null oder zumindest relativ niedrig. In diesem Fall wird ein Löschpuls an sämtliche Zellen ausgegeben und die erste Zelle wird erneut auf Löschung überprüft. Diese Prozedur wird so oft wie notwendig wiederholt, bis der Strom auf der Bitleitung über einen vorbestimmten Wert, der einer gelöschten Zelle entspricht, gebracht worden ist. Dann wird die Prozedur für den Rest der Zellen in der ersten Zeile und den folgenden Zeilen durchgeführt, bis sämtliche Zellen in dem Speicher auf Löschung überprüft worden sind.
Eine Überlösch-Korrektur wird vorzugsweise nach der Anwendung von jedem Löschpuls auf den Speicher in Übereinstimmung mit dem oben beschriebenen Löschverfahren durchgeführt. Nach der Anwendung von jedem Löschpuls und vor einer nachfolgenden Operation zur Überprüfung der Löschung wird eine Überlösch-Korrektur auf sämtliche Zellen des Speichers angewendet. Die Überprüfung auf Überlöschen wird in Folge auf die Bitleitungen des Arrays angewendet. Dies wird erreicht durch das auf Masse legen der Wortleitungen, durch das Anlegen von typischerweise 1 Volt an die erste Bitleitung und das Abtasten des Stroms auf der Bitleitung. Falls der Strom über einem vorbestimmten Wert ist, zeigt dies an, dass zumindest eine der an die Bitleitung angeschlossenen Zellen überlöscht ist und einen Leckstrom zieht. In diesem Fall wird ein Überlösch-Korrektur-Puls an die Bitleitung angelegt. Dies wird erreicht durch das Anlegen von etwa 5 Volt an die Bitleitung für eine vorbestimmte Zeitspanne, wie zum Beispiel 100 us.
Nach der Anwendung des Überlösch-Korrektur-Pulses wird die Bitleitung erneut überprüft. Falls der Strom auf der Bitleitung immer noch hoch ist, was anzeigt, dass eine überlöschte Zelle immer noch mit der Bitleitung verbunden bleibt, wird eine weiterer Überlösch-Korrektur-Puls angelegt. Diese Prozedur wird nacheinander für sämtliche Bitleitungen wiederholt.
Aufgrund der Durchführung der Überlösch-Korrektur-Prozedur nach jedem Löschpuls wird das Ausmaß, in dem Zellen überlöscht sind, reduziert, was die Standfestigkeit der Zellen verbessert. Des weiteren wird, weil die überlöschten Zellen nach jedem Puls korrigiert werden, der Leckstrom der Bitleitung während der Überprüfung auf Löschung reduziert, wodurch das Vorhandensein von unterlöschten Zellen nach Beendigung der Prozedur des Überprüfens auf Löschung verhindert wird.
Die Überlösch-Korrektur-Prozedur umfasst das Anlegen von einem oder mehreren Überlösch-Korrektur-Pulsen an sämtliche Zellen des Speichers oder alternativ an sämtliche Zellen in einer Bitleitung oder einem Sektor (Bank). Der Puls oder die Pulse werden für eine Zeit angelegt, die zur Erzielung des gewünschten Ergebnisses vorbestimmt ist.
Die Löschprozedur verursacht, dass Fangen von Elektronen in dem Tunneloxid auftritt. Darüber hinaus verursachen die Unterlösch- und Überlösch- Prozeduren, dass Fangen von Elektronen in dem Tunneloxid auftritt. Wie gewürdigt werden kann, verschlechtert, obwohl jede Programmier/Lösch-Wiederholung nur eine kleine Zahl an Elektronen Fangen hinzufügt, das anwachsende Fangen der Elektronen mit jeder Beendigung einer Programmier/Lösch- Wiederholung die Löschzeit immer mehr.
Fig. 5 ist ein Diagramm der Löschgeschwindigkeit gegen die Anzahl der Programmier/Lösch-Wiederholungen für konventionelle Flash-Speichervorrichtungen, die während des Löschens eine konstante Spannung an dem Steuer-Gate verwenden. Wie in Fig. 5 gezeigt ist, wird die Löschzeit zunehmend länger und nach 50.000 Programmier/Lösch Wiederholungen ist die Löschzeit siebenmal so groß wie die anfängliche Löschzeit.
Fig. 6A ist ein Diagramm der Anzahl der gelöschten inkrementellen Bits gegen die Zeit für Flash-Speichervorrichtungen, die während des Löschens eine konstante Spannung VCG an dem Steuer-Gate verwenden. Fig. 6B ist ein Diagramm der konstanten Spannung VCG 600 am Steuer-Gate gegen die Zeit während der Löschprozedur. Die Spannung der p-Wanne wird ebenfalls konstant gehalten und ist bei 602 gezeigt. Die Spannungsdifferenz VP-Wanne - VCG ist bei 604 gezeigt und wie fest zu stellen ist, ist die Spannungsdifferenz VP- Wanne - VCG konstant während der Löschprozedur.
Fig. 7A ist ein Diagramm der Anzahl der gelöschten inkrementellen Bits gegen die Zeit für Flash-Speichervorrichtungen ähnlich zu den Vorrichtungen, die zu der Erzeugung des Diagramms von Fig. 6A verwendet wurden. Jedoch verwendet der in Fig. 7A gezeigte Graph eine stufenförmige oder rampenförmige Spannung am Steuer-Gate, eine stufenförmige oder rampenförmige Spannung an der P-Wanne oder eine Kombination von stufenförmiger oder rampenförmiger Spannung am Steuer-Gate und einer stufenförmigen oder rampenförmigen Spannung an der P-Wanne.
Fig. 7B zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung einer stufenförmigen Spannung 706 am Steuer-Gate oder einer rampenförmige Spannung 708 am Steuer-Gate während der Löschprozedur. Das Ende der Löschprozedur wird von der gestrichelten Linie 703 angezeigt. Die Spannungsdifferenz zwischen der P-Wanne und dem Steuer-Gate ist bei 704 gezeigt. Die Spannung am Steuer-Gate ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung am Steuer-Gate fest gehalten wird, wie durch die gestrichelte Linie 705 gezeigt ist. In diesem Ausführungsbeispiel und den folgenden Ausführungsbeispielen kann die stufenförmige Spannung eine konstante Neigung haben oder die Neigung kann sich ändern.
Fig. 7C zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung einer stufenförmigen Spannung 706 an der P-Wanne oder einer rampenförmige Spannung 708 während der Löschprozedur. Das Ende der Löschprozedur wird von der gestrichelten Linie 709 angezeigt. Die Spannungsdifferenz zwischen der P-Wanne und dem Steuer-Gate ist bei 710 gezeigt. Die Spannung an der P-Wanne ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung an der P-Wanne fest gehalten wird, wie durch die gestrichelte Linie 711 gezeigt ist.
Fig. 7D zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung einer stufenförmigen Spannung 712 an der P-Wanne oder einer rampenförmigen Spannung 714 sowie einer stufenförmigen Spannung 716 am Steuer-Gate oder einer rampenförmigen Spannung 718 am Steuer-Gate. Das Ende der Löschprozedur wird von der gestrichelten Linie 719 angezeigt. Die Spannungsdifferenz zwischen der P-Wanne und dem Steuer-Gate ist bei 720 gezeigt. Die Spannung an der P-Wanne und die Spannung am Steuer-Gate ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung an der P-Wanne und die Spannung am Steuer-Gate fest gehalten wird, wie durch die gestrichelte Linien 721 gezeigt ist.
Die in den Figuren gezeigten stufenförmigen Spannungen zeigen an, dass die stufenförmigen Spannungen gleichmäßig ansteigen, jedoch können die stufenförmigen Spannungen um einen gleichen Betrag, um einen zunehmenden Betrag oder um einen abnehmenden Betrag ansteigen. Die Löschzeiten für die Flash-Speichervorrichtungen, welche wie in den Fig. 7B, 7C & 7D gezeigt stufenförmige oder rampenförmige Spannungen verwenden, sind im wesentlichen die selben wie die Löschzeiten für die Flash-Speichervorrichtung, welche wie in der Fig. 6A gezeigt eine konstante Spannung verwenden. Die in den Fig. 7B, 7C & 7D gezeigten anfänglichen Spannungen Vi am Steuer-Gate sind niedriger als die Spannung, die für eine konstante Spannung am Steuer- Gate, wie in Fig. 6A gezeigt, für das Verfahren mit konstantem Steuer-Gate verwendet wird. Es gibt zahlreiche Verfahren, um die endgültige Spannung Vf zu bestimmen, bei der die Stufen oder Rampen fest gehalten werden. Eine einfaches Schema zum Stufen der Spannung am Steuer-Gate kann verwendet werden, das ist ein Schema zum Stufen der Spannung am Steuer-Gate ohne jegliches intelligentes Schema zum Überprüfen und Festhalten der maximalen Gate-Spannung. Jedoch kann ein selbstanpassendes Schema zum Festhalten der maximalen Gate-Spannung an dem Ende des Löschens verwendet werden, um das maximale Feld des Endes des Löschens zu begrenzen. Ein solches Schema ist es, einen Löschalgorithmus zu verwenden, der entweder ein diagonales Überprüfen oder das Überprüfen von nur wenigen ausgewählten Spalten oder einer ausgewählten Anzahl von Bits während des anfänglichen Teils des Löschens umfasst. Während dieser anfänglichen Phase steigt die Gate-Spannung schrittweise mit einer vorbestimmten Rate an. Sobald die anfängliche Phase mit dem diagonalen Überprüfen oder dem Überprüfen ausgewählter Spalten abgeschlossen ist, wird die Gate-Spannung fest gehalten und der Sektor fährt fort mit dem regulären Löschen/Überprüfen auf Löschung für sämtliche Bits in dem Sektor. Dieses Verfahren hat den Vorteil der automatischen Anpassung des Felds des Endes des Löschens in Abhängigkeit von der Löschgeschwindigkeit des Sektors.
Fig. 8A ist ein Diagramm der Anzahl der gelöschten inkrementellen Bits gegen die Zeit für Flash-Speichervorrichtungen simulierend ein Array nach 50.000 Programmier/Lösch Wiederholungen unter Verwendung einer stufenförmigen Spannung am Steuer-Gate. Die ursprüngliche Spannung Vi wird bestimmt durch die Feststellung, dass nach 50.000 Programmier/Lösch-Wiederholungen eine Reduzierung der Spannung in der effektiven Gate-Spannung zusammen mit einer Abnahme der Löschgeschwindigkeit um etwa das 7-fache vorhanden ist, wenn während des Löschens eine konstante Spannung am Steuer-Gate verwendet wird. Fig. 8A zeigt, dass wenn die ursprüngliche Spannung Vi um den Betrag der Reduzierung der Spannung zur Simulation des Effekts von 50.000 Programmier/Lösch Wiederholungen reduziert ist und die Spannung um einen Betrag in der Größenordnung von etwa 0,1 bis 0,4 Volt in einem Zeitraum von etwa jeweils 5-20 Millisekunden schrittweise erhöht wird, die erhaltene Löschgeschwindigkeit etwa 10fach ist, was lediglich etwa eine 2fache Abnahme der Löschgeschwindigkeit ist (wenn es mit dem in Fig. 7A gezeigten Diagramm verglichen wird).
Fig. 8B zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung einer stufenförmigen Spannung 800 am Steuer-Gate oder einer rampenförmigen Spannung 802 am Steuer-Gate während der Löschprozedur. Das Ende der Löschprozedur wird von der gestrichelten Linie 803 angezeigt. Die Spannungsdifferenz zwischen der P-Wanne und dem Steuer-Gate ist bei 804 gezeigt. Die Spannung am Steuer-Gate ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung am Steuer-Gate fest gehalten wird, wie durch die gestrichelte Linie 805 gezeigt ist.
Fig. 8C zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung einer stufenförmigen Spannung 806 an der P-Wanne oder einer rampenförmigen Spannung 808 an der P-Wanne während der Löschprozedur. Das Ende der Löschprozedur wird von der gestrichelten Linie 809 angezeigt. Die Spannungsdifferenz zwischen der P-Wanne und dem Steuer-Gate ist bei 810 gezeigt. Die Spannung an der P-Wanne ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung an der P-Wanne fest gehalten wird, wie durch die gestrichelte Linie 811 gezeigt ist.
Fig. 8D zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung sowohl einer stufenförmigen Spannung 812 an der P- Wanne oder einer rampenförmigen Spannung 814 an der P-Wanne als auch einer stufenförmigen Spannung 816 am Steuer-Gate oder einer rampenförmigen Spannung 818 am Steuer-Gate. Das Ende der Löschprozedur wird von der gestrichelten Linie 817 angezeigt. Die Spannungsdifferenz zwischen der Spannung an der P-Wanne und dem Steuer-Gate ist bei 820 gezeigt. Die Spannung an der P-Wanne und die Spannung an dem Steuer-Gate ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung an der P-Wanne und die Spannung an dem Steuer-Gate fest gehalten wird, wie durch die gestrichelte Linien 821 gezeigt ist. Das Verfahren des Festhaltens der stufenförmigen oder rampenförmigen Spannungen ist oben in Verbindung mit den Fig. 7B-7D diskutiert.
Fig. 9A ist ein Diagramm der Anzahl der gelöschten inkrementellen Bits gegen die Zeit für Flash-Speichervorrichtungen simulierend ein Array nach 100.000 Programmier/Lösch Wiederholungen unter Verwendung einer stufenförmigen Spannung am Steuer-Gate. Die ursprüngliche Spannung Vi ist die Spannung, welche 100.000 Programmier/Lösch Wiederholungen simuliert und wie oben im Zusammenhang mit Fig. 8A beschrieben bestimmt wird: Fig. 9A zeigt, dass wenn die ursprüngliche Spannung Vi zur Simulation des Effekts von 100.000 Programmier/Lösch Wiederholungen reduziert ist und die Spannung um einen Betrag in der Größenordnung von etwa 0,1 bis 0,4 Volt in einem Zeitraum von etwa jeweils 5-20 Millisekunden schrittweise erhöht wird, die erhaltene Löschgeschwindigkeit etwa 15fach ist, was lediglich etwa eine 2fache Abnahme der Löschgeschwindigkeit ist (wenn es mit dem in Fig. 7A gezeigten Diagramm verglichen wird).
Fig. 9B zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung einer stufenförmigen Spannung 900 am Steuer-Gate oder einer rampenförmigen Spannung 902 am Steuer-Gate während der Löschprozedur. Das Ende der Löschprozedur wird von der gestrichelten Linie 903 angezeigt. Die Spannungsdifferenz zwischen der P-Wanne und dem Steuer-Gate ist bei 904 gezeigt. Die Spannung am Steuer-Gate ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung am Steuer-Gate fest gehalten wird, wie durch die gestrichelte Linie 905 gezeigt ist.
Fig. 9C zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung einer stufenförmigen Spannung 906 an der P-Wanne oder einer rampenförmigen Spannung 908 an der P-Wanne während der Löschprozedur, Das Ende der Löschprozedur wird von der gestrichelten Linie 909 angezeigt. Die Spannungsdifferenz zwischen der P-Wanne und dem Steuer-Gate ist bei 910 gezeigt. Die Spannung am Steuer-Gate ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung am Steuer-Gate fest gehalten wird, wie durch die gestrichelte Linie 911 gezeigt ist.
Fig. 9D zeigt ein Verfahren zum Löschen von Halbleiter Speichervorrichtungen unter Benutzung sowohl einer stufenförmigen Spannung 912 an der P- Wanne oder einer rampenförmige Spannung 914 an der P-Wanne als auch einer stufenförmigen Spannung 916 am Steuer-Gate oder einer rampenförmigen Spannung 918 am Steuer-Gate. Das Ende der Löschprozedur wird von der gestrichelten Linie 919 angezeigt. Die Spannungsdifferenz zwischen der Spannung an der P-Wanne und dem Steuer-Gate ist bei 920 gezeigt. Die Spannung an der P-Wanne und die Spannung am Steuer-Gate ist stufenförmig oder rampenförmig bis eine ausgewählte Anzahl von Speicherzellen als gelöscht bestätigt ist, zu welchem Zeitpunkt die Spannung an der P-Wanne und die Spannung am Steuer-Gate fest gehalten wird, wie durch die gestrichelte Linie 921 gezeigt ist. Das Verfahren des Festhaltens der stufenförmigen oder rampenförmigen Spannung ist oben im Zusammenhang mit Fig. 7B diskutiert.
Fig. 10 vergleicht das Diagramm, in dem die Löschgeschwindigkeit gegen die Anzahl der Programmier/Lösch Wiederholungen für eine Flash Speichervorrichtung aufgetragen ist, welche während des Löschens eine konstante Spannung am Steuer-Gate verwendet, und das Diagramm, in dem die Löschgeschwindigkeit gegen die Anzahl der Programmier/Lösch Wiederholungen für eine Flash Speichervorrichtung aufgetragen ist, welche während des Löschens eine stufenförmige Spannung am Steuer-Gate verwendet, die aus Messungen gewonnen wurde. Der Vergleich zeigt, dass die Abnahme der Löschgeschwindigkeit von einer ungefähr 6-7-fachen Abnahme auf eine etwa 2-fache Abnahme angehoben wird.
Daher führt die Verwendung einer stufenförmigen Gate-Spannung während des Löschens lediglich zu einer linearen Abnahme der Löschgeschwindigkeit im vergleich zu einer viel schnelleren Abnahme, die bei einer Löschung mit konstanter Gate-Spannung beobachtet wurde. Der andere Vorteil der stufenförmigen Gate-Spannung ist, dass das anfängliche Feld über das Tunneloxid während des Löschens begrenzt werden kann, indem ein geeigneter Wert der anfänglichen Gate-Spannung gewählt wird, was zu einer verbesserten Zuverlässigkeit des Tunneloxids führt.
Die voran gegangene Beschreibung des Ausführungsbeispiels der Erfindung wurde zum Zweck der Erläuterung und Beschreibung präsentiert. Es ist nicht beabsichtigt, die Erfindung auf die genau offenbarte Form zu erschöpfen oder zu beschränken. Offensichtliche Änderungen oder Variationen sind im Licht der obigen Lehren möglich. Das Ausführungsbeispiel wurde ausgewählt und beschrieben, um die beste Darstellung der Prinzipien der Erfindung und ihre praktische Anwendung bereit zu stellen, um es dadurch jemanden mit üblichen Kenntnissen in dem technischen Gebiet zu ermöglichen, die Erfindung in verschiedenen Ausführungsbeispielen und mit verschiedenen Änderungen auszuführen, wie sie für die spezielle beabsichtigte Verwendung geeignet sind. Alle derartigen Änderungen und Variationen sind innerhalb des Umfangs der Erfindung, wie er durch die beigefügten Ansprüche bestimmt ist, wenn diese in Übereinstimmung mit der Breite interpretiert werden, zu der sie ehrlich, dem Gesetz nach und recht und billig berechtigt sind.

Claims

1. Verfahren zum Löschen eines elektrisch löschbaren programmierbaren Flash-Festwertspeichers (EEPROM) mit mehreren Feldeffekttransistor- Speicherzellen (200; 226) jeweils mit einer Source (208; 210; 246), einem Drain (212; 248), einem Floating-Gate (216; 242), einer Wanne (224; 244) und einem Steuer-Gate (204; 238), wobei das Verfahren folgende Schritte umfasst:

(a) Anlegen einer Spannungsdifferenz zwischen dem Steuer-Gate (204; 238) und der Wanne;

gekennzeichnet durch die darauffolgenden Schritte:

(b) Inkrementieren der Spannungsdifferenz um ΔV;

(c) Wiederholen von Schritt (b), bis eine gewählte Anzahl der mehreren Speicherzellen (200; 226) als gelöscht verifiziert sind; und

(d) Festhalten der Spannungsdifferenz, wenn die mehreren Speicherzellen (200; 226) als gelöscht verifiziert sind.

2. Verfahren nach Anspruch 1, bei dem die mehreren Speicherzellen (200; 226) als gelöscht verifiziert werden, wenn eine gewählte Spalte als gelöscht verifiziert wird.

3. Verfahren nach Anspruch 1 oder 2, bei dem das Anlegen einer Spannungsdifferenz zwischen dem Steuer-Gate (204; 238) und der Wanne durch folgende Schritte erfolgt:

(e) Anlegen einer positiven Spannung an die Wanne; und

(f) Anlegen einer negativen Spannung an das Steuer-Gate (204; 238).

4. Verfahren nach Anspruch 1, 2 oder 3, bei dem Schritt (b) durch Anlegen einer Rampenspannung an das Steuer-Gate (204; 238) durchgeführt wird.

5. Verfahren nach Anspruch 4, bei dem die Rampenspannung eine ansteigende negative Spannung ist.

6. Verfahren nach Anspruch 1, 2 oder 3, bei dem Schritt (b) durch Anlegen einer Rampenspannung an die Wanne durchgeführt wird.

7. Verfahren nach Anspruch 6, bei dem die Rampenspannung eine ansteigende positive Spannung ist.

8. Verfahren nach einem der Ansprüche 1 bis 7; bei dem Schritt (b) wie folgt durchgeführt wird:

(g) Anlegen einer Rampenspannung an die Wanne; und

(h) Anlegen einer Rampenspannung an das Steuer-Gate (204; 238).

9. Verfahren nach Anspruch 8, bei dem die an das Steuer-Gate (204; 238) angelegte Rampenspannung eine ansteigende negative Spannung ist.

10. Verfahren nach Anspruch 1, 2 oder 3, bei dem Schritt (b) durch Anlegen einer Stufenspannung an das Steuer-Gate (204; 238) durchgeführt wird.

11. Verfahren nach Anspruch 10, bei dem die Stufenspannung gestuft ist, um einen negativeren Wert aufzuweisen.

12. Verfahren nach Anspruch 1, 2 oder 3, bei dem Schritt (b) durch Anlegen einer gestuften Spannung an die Wanne durchgeführt wird.

13. Verfahren nach Anspruch 12, bei dem die gestufte Spannung gestuft ist, um einen positiveren Wert aufzuweisen.

14. Verfahren nach einem der Ansprüche 10 bis 13, bei dem Schritt (b) wie folgt durchgeführt wird:

(i) Anlegen einer Stufenspannung an die Wanne; und

(j) Anlegen einer Stufenspannung an das Steuer-Gate (204; 238).

15. Verfahren nach einem der vorhergehenden Ansprüche, bei dem:

die Zelten in mehreren Sektoren angeordnet sind; und

das Verfahren das sequentielle Durchführen der Schritte (a), (b) und (c) auf den Sektoren umfasst.

16. Verfahren nach einem der vorhergehenden Ansprüche, bei dem Schritt

(b) ferner das Floaten der Source (208; 210; 246) und des Drains (212; 248) umfasst.

17. Verfahren nach einem der vorhergehenden Ansprüche, bei dem Schritt (b) ferner das elektrische Verbinden der Source (208; 210; 246) und des Drains (212; 248) mit der Wanne umfasst.

18. Verfahren nach einem der vorhergehenden Ansprüche, bei dem:

Schritt (a) das Durchführen eines vollständigen Lösch- und Automatischen Programmierstör- (APD-) Verfahrens an den mehreren Speicherzellen umfasst; und

Schritt (b) nach Beendigung von Schritt (a) durchgeführt wird.