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Die
vorliegende Erfindung betrifft eine Vorrichtung zum Umwandeln eines
analogen Signals in ein Digitalsignal, ein entsprechendes Verfahren
sowie eine Spannungsregler-Steuerschaltung, welche die Vorrichtung
umfasst.
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Der
Einsatz von Spannungsreglern in elektronischen Vorrichtungen ist
in der Tat bekannt; die Spannungsregler müssen ein Ausgangsspannungssignal
aus einem Eingangsspannungssignal erzeugen, welches einer Bezugsspannung
innerhalb einer gewissen Regeltoleranz folgen muss. Die Spannungsregler
können
auf analoge oder digitale Weise gesteuert werden. Bei dem Fall,
bei dem der Spannungsregler auf digitale Weise gesteuert wird, muss ein
Analog-Digital-Wandler in dessen Rückkopplungsschleife angeordnet
werden, wie es in 1 gezeigt ist, wobei der Analog-Digital-Wandler 10 in
die Rückkopplungsschleife
zwischen dem Ausgang Vo des die Eingangsspannung Vi erhaltenden
Spannungsreglers 20 und dem Eingang der digitalen Steuerung 30 angeordnet
ist; das Eingangssignal des Blocks 30 ist durch die Differenz
zwischen dem von dem Block 10 kommenden Digitalsignal und
dem Bezugssignal Vref gegeben. Der Block 10 muss die durch
den Regler 20 gelieferte analoge Spannung Vo in einen Digitalwert
umwandeln.
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Da
der Analog-Digital-Wandler 10 innerhalb der Regelschleife
angeordnet ist, muss die Verzögerung,
die er einführt,
so klein wie nur möglich
sein; in der Tat entspricht die Verzögerung einer Phasenverschiebung,
welche die Schleife instabil machen kann. Aus diesem Grund wird
ein Analog-Digital-Wandler des Flash-Typs verwendet. Bei einem derartigen
Typ von Konverter ist es erforderlich, eine große Anzahl von Komparatoren
zum Gewinnen eines Digitalsignals mit einer signifikanten Anzahl
von Bits zu haben; beispielsweise sind 255 Komparatoren notwendig, um
ein Ausgangs-Digitalsignal mit 8 Bit zu erhalten. Wenn ein Konverter
des Halbflash-Typs verwendet wird, verringert sich die Anzahl der
zu verwendenden Komparatoren, aber die Zeit für die Umwandlung des Signals
steigt an.
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GB 2202702 offenbart einen
hochauflösenden
Analog-Digital-Wandler, welcher die Geschwindigkeit eines Voll-Flash-ADC
aufweist, der aber wesentlich weniger aktive Komponenten aufweist,
typischerweise 16-fach weniger, und der daher einen wesentlich niedrigeren
Stromverbrauch hat. Eine grobe digitale Vorhersage
3 des
zu digitalisierenden Signals wird, DAC, in eine analoge Form umgewandelt und
von dem Signal
1 subtrahiert, 2. Die Differenz, die aus
relativ wenigen Bit besteht, wird rasch digitalisiert, ADC, und
auf die Vorhersage
5 addiert, ADC, um das vollständige digitalisierte
Signal zu erhalten. In zahlreichen Anwendungen kann eine Vorhersage aus
der unmittelbaren oder langfristigen Geschichte des Signals abgeleitet
werden. Das Eingangssignal
1 kann aus einer Anordnung von
eine Szene beobachtenden Infrarotdetektoren abgeleitet werden.
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Im
Hinblick auf den beschriebenen Stand der Technik ist es eine Aufgabe
der vorliegenden Erfindung, eine Vorrichtung zum Umwandeln eines
analogen Signals in ein Digitalsignal vorzusehen, welche eine minimale
Verzögerung
bei einer verminderten Anzahl von Komparatoren aufweist.
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Gemäß der vorliegenden
Erfindung wird diese Aufgabe mittels einer Vorrichtung gelöst, die
eingerichtet ist, um ein Eingangs-Analogsignal in ein Ausgangs-Digitalsignal
umzuwandeln, aufweisend eine Einrichtung, die angepasst ist, um
einen ersten Digitalwert des Ausgangssignals der Vorrichtung in einen
ersten Analogwert umzuwandeln, und eine Einrichtung zum Rückkoppeln
des ersten Analogwertes an den Eingang der Vorrichtung, wobei der
erste Digitalwert durch die Vorrichtung zu einem ersten Zeitpunkt
ausgesendet wird, dadurch gekennzeichnet, dass sie eine erste Einrichtung
aufweist, die eingerichtet ist, die Differenz zwischen dem ersten
Analogwert und dem zweiten Analogwert des Eingangssignals der Vorrichtung
zu einem zweiten Zeitpunkt nach dem ersten Zeitpunkt zu bestimmen,
eine zweite Einrichtung, die eingerichtet ist, die Differenz in
einen Digitalwert umzuwandeln, und eine dritte Einrichtung, die
eingerichtet ist, den Digitalwert der Differenz zum Erhalten des
Ausgangs-Digitalsignals
von dem ersten Digitalwert zu subtrahieren oder zu dem ersten Digitalwert
zu addieren.
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Immer
noch in Übereinstimmung
mit der vorliegenden Erfindung ist es möglich, ein Verfahren zum Umwandeln
eines Analogsignals in ein Digitalsignal wie in Anspruch 8 festgelegt
vorzusehen.
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Ferner
in Übereinstimmung
mit der vorliegenden Erfindung ist es möglich, eine Steuerungsschaltung
eines Spannungsreglers wie in Anspruch 11 festgelegt vorzusehen.
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Dank
der vorliegenden Erfindung ist es möglich, eine Vorrichtung zum
Umwandeln eines Analogsignals in ein Digitalsignal vorzusehen, welche
auf dem Chip, auf welchem sie integriert ist, einen kleineren Bereich
okkupiert als denjenigen bekannter Analog-Digital-Wandler.
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Die
Merkmale und die Vorzüge
der vorliegenden Erfindung werden durch die vorliegende detaillierte
Beschreibung einer Ausführungsform
deutlich werden, die als nicht-beschränkendes Beispiel in den beigefügten Zeichnungen
gezeigt ist, wobei
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1 ein
Diagramm einer Regelschleife eines Spannungsreglers mit einem Analog-Digital-Wandler
aus dem Stand der Technik zeigt;
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2 ein
Schaltbild der Vorrichtung zum Umwandeln eines Analogsignals in
ein Digitalsignal gemäß der vorliegenden
Erfindung zeigt;
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3 eine
Schaltungsimplementation des Blocks 1 in 2 zeigt;
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4 eine
Implementation des Blocks 2 in 2 zeigt;
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5 eine
Schaltungsimplementation des Blocks 3 in 2 zeigt;
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6 eine
Schaltungsimplementation des Blocks 4 in 2 zeigt;
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7 ein
Zeitdiagramm der Signale In und OUT zeigt, welches mittels Simulationen
erzielt worden ist;
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8 ein
Teil des Zeitdiagramms aus 7 in größerem Detail
zeigt.
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Im
Hinblick auf 2 ist ein Blockdiagramm einer
Vorrichtung 100 zum Umwandeln eines Analogsignals In in
ein Digitalsignal OUT gemäß der vorliegenden
Erfindung gezeigt. In der Vorrichtung 100 werden das Eingangssignal
In und das Signal In1, welches aus einem Digital-Analog-Wandler 1 stammt,
zu einem Abtastblock 2 geschickt, der beide Signale abtastet.
Die abgetasteten Si gnale INc und IN1c werden zu einem Subtrahiererblock übermittelt, der
die Differenz zwischen zwei Signalen bestimmt. Das Analogsignal
Diff am Ausgang des Blocks 3 wird einem Block 4 übermittelt,
der das Analogsignal in ein Digitalsignal umwandelt, und das Digitalsignal
d(Diff), welches erzielt wird, wird an den Eingang eines zum Aufsummieren
des Digitalsignals d(Diff) mit dem mittels der vorhergehenden Umwandlung
erzielten Signal eingerichteten Logikblock 5 übermittelt.
Das Summen-Digitalsignal repräsentiert
das Ausgangssignal OUT der Vorrichtung 100.
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Die
Vorrichtung 100 umfasst ebenso einen Block 6,
der beispielsweise durch einen Oszillator gebildetet und zum Senden
eines Taktsignals an einen zum Herstellen der Taktimpulse CLOCK,
welche für den
korrekten Betrieb des Abtasters 2 und des Logikblocks 5 erforderlich
sind, eingerichteten Block 7 eingerichtet ist.
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Das
mittels des Subtrahierers 3 und des Blocks 4 erzielte
Digitalsignal d(Diff) repräsentiert
die Schwankung des gegenwärtigen
Signalwerts im Hinblick auf den Wert des Signals der vorhergehenden Abtastzeit;
daher ist das Digitalsignal d(Diff) digital ausgedrückt die
Schwankung IN–IN1,
wenn man immer noch mit IN den Wert des Signals In am Eingang der
Vorrichtung 100 zu der i-ten Zeit und IN1 den Wert des
Signals In zu der i – 1-ten
vorhergehenden Zeit bezeichnet. Da das Eingangssignal IN normalerweise,
d. h. unter den normalen Betriebsbedingungen und vorzugsweise im
Fall eines Spannungsreglers, kleine Schwankungen hinsichtlich des
Ausgangssignals OUT zeigt, kann es erreicht werden, dass unter den
durch den Block 5 gelieferten Bit lediglich die am wenigsten
signifikanten Bit schwanken werden, wohingegen die signifikanteren
Bit unverändert
bleiben. In einem derartigen Fall ist es möglich, einen Analog-Digital-Wandler 4 zu
verwenden, welcher lediglich für
einen kleinen Spannungsbereich (beispielsweise mit einer Breite
von 40 mV) eine hohe Auflösung
(beispielsweise 5 mV pro Quantisierungsschritt) aufweist.
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Der
Block 2 zum Abtasten der Analogsignale an seinem Eingang,
das heißt,
des Signals IN und des Signals IN1, ist darüber hinaus eingerichtet, diese
zum Erzeugen eines Signals SIGN zu vergleichen, welches das Plus-
oder Minus-Vorzeichen repräsentiert,
das demgemäß dem Logikblock 5 geliefert
werden muss, wenn das Signal IN größer oder kleiner als das Signal
IN1 ist. Der Block 2 ist eingerichtet, die abgetasteten
Signale INc und IN1c an den Subtrahiererblock 3 zu übermitteln,
so dass der Ausgang, d. h. das Differenzsignal, immer positiv ist.
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Der
Logikblock 5 empfängt
das Digitalsignal am Ausgang des Blockes 4 und, in Übereinstimmung mit
dem Vorzeichen der Differenz Diff, die durch das Signal SIGN geliefert
wird, summiert das digitale Differenzsignal d(Diff) auf den oder
subtrahiert das digitale Differenzsignal d(Diff) von dem vorhergehenden berechneten
Digitalwert. Daher wird das Digitalsignal d(Diff) auf den vorhergehenden
berechneten Digitalwert d(IN1) aufsummiert, wenn das Signal SIGN
einen hohen Wert aufweist, wohingegen das Signal d(Diff) von dem
Wert d(IN1) subtrahiert wird, wenn das Signal SIGN einen niedrigen
Wert aufweist. Wenn eine Analog-Digital-Wandler-Vorrichtung mit
8 Bit zu bilden ist, muss die Vorrichtung Pegel vorsehen, die zwischen
0 und 28 – 1, d. h. zwischen 0 und 255
eingeschlossen sind; daher muss der Block 5 solche Werte
vorsehen, die zwischen diesen beiden Pegeln eingeschlossen sind.
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Der
Block 5 weist sogar noch zwei weitere Eingänge auf:
Einen Taktsignal-Eingang CLOCK, welcher es ermöglicht, den Betrieb des analogen Teils
mit dem digitalen Teil zu synchronisieren, und ein externes Rücksetzsignal
RESET, um den Ausgang auf Null zu setzen.
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Der
Digital-Analog-Wandler 1 kann des 8 Bit B0–B7 – Typs sein
und beispielsweise kann er wie die Schaltung in 3 gebildet
sein. Der Wandler 1 beinhaltet einen Puffer 101,
mit dessen nicht-invertierendem Anschluss eine Schaltungsleitung
verbunden ist, welche durch eine Aufeinanderfolge von sieben in
Reihe geschalteten Widerständen
R gebildet ist, von denen jeder mit einem Widerstand R2 verbunden
ist, welcher einen doppelten Wert hinsichtlich des Widerstands R
aufweist. Unter den acht Widerständen
R2 ist der mit dem ersten Widerstand R der Aufeinanderfolge verbundene
Widerstand R2 mit Masse verbunden, wohingegen jeder der anderen Widerstände R2 mit
einem durch eines der Bits B0–67
angesteuerten Schaltermultiplexer verbunden ist. Der Schaltermultiplexer
kann den Widerstand R2 gemäß dem Wert
des Ansteuerungs-Bit B0–B7
mit einer Endspannung Vf oder mit Masse verbinden; beispielsweise
verbindet der Schaltermultiplexer den Widerstand R2 mit Masse, wenn
die Bit B0 bis B7 gleich Null sind, wohingegen der Schaltermultiplexer den
Widerstand R2 mit der Spannung Vf verbindet, wenn die Bit B0 bis
B7 Eins sind.
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Der
Block 2 kann mittels einer Schaltkondensator-Technologie
gebildet werden. In 4 ist ein mögliches Schaltbild einer den
Block 2 implementierenden Schaltung gezeigt. Zwei Schalter
S1 sind in zwei Schaltungsleitungen zwischen zwei Anschlüssen angeordnet,
wobei zwei Signale IN und IN1 sowie zwei mit Masse verbundenen Kondensatoren
C1 vorhanden sind. Die Schalter S1 werden durch das Signal p1 angesteuert,
welches das Schließen
von S1 sowie das nachfolgende Öffnen
zum Speichern der Signale IN und IN1 steuert. Zwei andere Schalter S2
sind zwischen die Anschlüsse
der Kondensatoren C1 und dem nicht-invertierenden Anschluss und
dem invertierenden Anschluss eines Operationsverstärkers 21,
der als Komparator arbeitet, angeordnet, welche nicht mit Masse
verbunden sind, und sie werden mittels eines Signals p2 gesteuert.
Nach dem Öffnen
der Schalter S1 werden die Schalter S2 zum Verbinden der Signale
INc und IN1c mit dem nicht-invertierenden Anschluss und mit dem
invertierenden Anschluss des Operationsverstärkers 21 geschlossen;
der Ausgang des letzteren nimmt einen hohen Pegel an, wenn INc > IN1c gilt, wohingegen
er einen niedrigen Pegel annimmt, wenn INc < IN1c gilt. Der Ausgang wird in einem
Verriegelungsblock 22 gespeichert, dessen Ausgang das Signal
SIGN repräsentiert.
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Mit
den Anschlüssen
der beiden Kondensatoren C1 sind die beiden Schalter S3 verbunden,
welche durch ein Signal p3 angesteuert werden und die mit den beiden
durch das Signal SIGN angesteuerten Blöcken 23 verbunden
sind. Wenn p3 das Schließen der
Schalter S3 steuert, ist das Signal INc nach dem Öffnen der
Schalter S2 an dem Ausgang pos und das Signal IN1c an dem Ausgang
neg oder umgekehrt entsprechend der Tatsache, dass INc größer oder kleiner
als IN1c ist, vorhanden.
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Der
Subtrahiererblock 3 kann wie in 5 gezeigt
gebildet werden, wobei zwei Spannungen INc und IN1c mittels zweier
durch ein Signal p4 angesteuerter Schalter S4 zum Aufladen von zwei
mittels zweier durch das Signal p4 angesteuerter anderer Schalter
S4 mit Masse verbundenen Kondensatoren C2 übermittelt werden; dann werden
die Kondensatoren C2 mittels durch das Signal p5 angesteuerter Schalter
S5 mit dem invertierenden Anschluss und mit dem nicht-invertierenden
Anschluss eines Operationsverstärkers 31 verbunden,
und es besteht die Verbindung des Ausgangs des Verstärkers 31 mit dem
Kondensator C2 und die Verbindung eines Anschlusses des anderen
Kondensators C2 mit Masse mittels eines mittels des Signals p5 geschlossenen Schalters
S5, immer mittels eines mit einem Signal p5 geschlossenen Schalters
S5. Auf diese Weise wird der Kondensator C2, an dessen Anschlüssen die
Spannung INc anliegt, zwischen den invertierenden Eingang und den
Ausgang des Verstärkers 31 geschaltet,
während
der Kondensator C2, an dessen Anschlüssen die Spannung IN1c anliegt,
zwischen den nicht-invertierenden Eingang des Verstärkers 31 geschaltet;
die Ausgangsspannung Vu bildet die Differenz Diff zwischen den beiden
Signalen.
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Der
Block
4 ist eingerichtet, um das von dem Subtrahiererblock
3 abgeleitete
Analogsignal in ein Digitalsignal zu wandeln. Ein möglicher
Analog-Digital-Wandler
zum Gebrauch für
den Block
4 ist in
6 dargestellt;
der Wandler ist von dem Flash-Typ mit 3 Bit und er umfasst sieben
Operationsverstärker
41,
von denen jeder einen Komparator bildet. An den nicht-invertierenden
Eingang jedes Komparators
41 ist das Analogsignal Diff
aus dem Ausgang des Blocks
3 angelegt, während an
dem invertierenden Eingang ein von einem als Spannungsteiler arbeitenden
Widerstandsnetzwerk geliefertes Signal vorhanden ist. Das Netzwerk
ist zwischen der Vollspannung Vf und Masse eingeschlossen, und es
teilt die Spannung Vf mittels acht miteinander in Reihe geschalteter
Widerstände
R in acht Quantisierungspegel, d. h. V
1–V
7 sowie Vf. Wenn für einen Komparator
41 der Wert
des Signals Diff größer ist
als das Signal an dem invertierenden Anschluss, wird ein hoher Spannungspegel
an dem Ausgang geliefert, d. h. der Komparator ist in der Hochpegel-Sättigung.
Die Ausgänge
der Komparatoren werden an einen thermometrischen Decoder
42 übermittelt,
welcher die Anzahl der an seinem Eingang vorhandenen Einsen zählt und der
einen Ausgangs-Relativbinärcode
liefert. Der thermometrische Decoder
42 implementiert die
folgende Wahrheitstabelle:
| a6 | a5 | a4 | a3 | a2 | a1 | a0 | b2 | b1 | b0 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 |
| 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 |
| 0 | 0 | 0 | 0 | 1 | 1 | 1 | 0 | 1 | 1 |
| 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
| 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
wobei die Ausgänge
a0–a6
die Ausgänge
der Komparatoren
41 und b0–b2 die Ausgänge des
thermometrischen Decoders
42 sind.
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In
den 7 und 8 ist ein Graph des Eingangssignals
In und des Ausgangssignals OUT der Vorrichtung 100 dargestellt,
welcher mittels Simulationen unter Verwendung eines sinusförmigen Eingangssignals
bei einer Frequenz von 300 KHz und unter Verwendung einer Abtastfrequenz
gleich 2 MHz gewonnen wurde; das Ausgangssignal OUT folgt der Wellenform
des Eingangssignals In, um es zu verriegeln.
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Die
Vorrichtung 100 kann anstelle des Wandlers 10 in
der Steuerungsschaltung des Spannungsreglers 20 in 1 verwendet
werden. Auf diese Weise wird eine neue Steuerungsschaltung eines Spannungsreglers
gebildet, welche eine digitale Steuerung 30 und eine Vorrichtung 100 für eine Analog-Digital-Wandlung
des Ausgangssignals des Spannungsreglers 20 beinhaltet.
Die Steuerung 30 weist als Eingang die Differenz zwischen
dem Bezugssignal Vref und dem Ausgangssignal der Vorrichtung 100 auf
und beeinflußt
den Spannungsregler 20.
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Erfindungsgemäß ist es
ebenfalls möglich, ein
Verfahren zum Umwandeln eines Analogsignals in ein Digitalsignal
mittels der Vorrichtung 100 vorzusehen. Das Verfahren umfasst
einen ersten Schritt zum Umwandeln eines durch die Vorrichtung zu
einem ersten Zeitpunkt emittierten ersten Digitalwerts d(IN1) in
einen ersten Analogwert IN1, und zum Rückkoppeln des ersten Analogwertes
IN1 an den Eingang der Vorrichtung 100. Das Verfahren umfasst einen
zweiten Schritt zum Bestimmen der Differenz Diff zwischen dem ersten
Analogwert IN1 und einem zweiten Analogwert IN am Eingang der Vorrichtung 100 zu
einem zweiten Zeitpunkt nach dem ersten Zeitpunkt, einen dritten
Schritt zum Umwandeln der Differenz Diff in einen Digitalwert d(Diff)
und einen vierten Schritt zum Erhalten des Ausgangs-Digitalsignals
OUT der Vorrichtung 100 durch Addieren oder Subtrahieren
des Digitalwerts d(Diff) der Differenz auf den ersten Digitalwert.
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Der
zweite Schritt beinhaltet einen Unterschritt zum Abtasten des ersten
Analogwerts und des zweiten Analogwerts und einen weiteren Unterschritt zum
Bestimmen der Differenz der beiden abgetasteten Analogwerte INc
und IN1c.
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Der
zweite Schritt beinhaltet einen weiteren Schritt zum Vergleichen
der beiden abgetasteten Analogwerte und zum Emittieren eines Signals SIGN,
das den Vergleich darstellt auf der Basis, auf der die Addition
oder die Subtraktion des Digitalwerts d(Diff) der Differenz zu dem
ersten Digitalwert d(IN1) in dem dritten Schritt stattfinden wird.