DE68905487T2 - Verfahren zur herstellung einer integrierten schaltung mit bauelementen, die gates auf zwei ebenen enthalten. - Google Patents

Verfahren zur herstellung einer integrierten schaltung mit bauelementen, die gates auf zwei ebenen enthalten.

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von integrierten Schaltkreisen, welche einerseits MOS-Transistoren mit isoliertem Gate mit einem einzigen Gate-Niveau und andererseits Vorrichtungen mit mindestens zwei Gate-Niveaus in und auf demselben Halbleitersubstrat umfassen.
  • Die Figuren 1A bis 1F stellen die klassischen Schritte der Herstellung eines integrierten Schaltkreises dar, der einerseits auf der linken Seite der Figur einen MOS-Transistor und andererseits auf der rechten Seite der Figur eine Vorrichtung mit zwei Gate-Niveaus, z.B. einen Speicher, umfaßt. Die Herstellung eines ähnlichen integrierten Schaltkreises ist in der Druckschrift EP-A-0 200 364 beschrieben.
  • Die Figur 1A stellt einen anfänglichen Schritt des Verfahrens dar, in dem man auf einen Halbleitersubstrat 1, z.B. einem Siliziumsubstrat, einerseits eine dünne Schicht aus Siliziumoxid (im folgenden der Kürze halber einfach Oxid genannt) 2 und andererseits eine dicke Oxidschicht 3 gebildet hat, welche dafür vorgesehen ist, die zwei Vorrichtungen voneinander zu trennen.
  • Bei dem in Fig. 1B dargestellten Schritt hat man oberhalb der Struktur eine erste Schicht aus polykristallinem Silizium 4, eine zweite dünne Schicht aus Oxid (oder einem anderen elektrischen Isolator) 5 und eine zweite Schicht aus polykristallinem Siliziuin 6 gebildet, die von einer Harzmaske 7 bedeckt ist, wobei die Struktur nach der Fotolithographie der Harzmaske 7 und der zweiten Schicht aus polykristallinem Silizium 6 zum Ausschneiden des oberen Gates der Vorrichtung vom Speichertyp und des Gates des Feldeffekttransistors dargestellt ist.
  • Bei dem in Fig. 1C dargestellten Schritt benutzt man die vorangehend gebildeten Ausschnitte als Masken, um die Oxidschicht 5 zu ätzen und um einen Teil der Oxidschicht 8 zwischen den zwei Gates der Vorrichtung vom Speichertyp und einen Teil der Oxidschicht 9 unter dem Gate des MOS-Transistors beizubehalten. Man bemerkt im übrigen, daß die Oxidschicht 9, die bei dem MOS-Transistor zurückbleibt, sich einerseits aus der Schicht 2, die bei dem Schritt der Fig. 1A gebildet wurde, oder andererseits aus der Schicht 5, die bei dem Schritt der Fig. 1B gebildet wurde, ergeben kann, je nachdem, ob der Abschnitt, in dem man den MOS-Transistor bildet, bei dem einen oder dem anderen dieser Oxidationsschritte maskiert war oder nicht.
  • Bei dem Schritt der Fig. 1D ist das Ätzen des ersten Niveaus des polykristallinen Siliziums 4 dargestellt, wobei als Maske die vorangehend bewirkten Ätzungen verwendet werden. Man beachte, daß man bei dieser Ätzung einerseits, wie man es wünscht, das polykristalline Silizium 4 und andererseits das freiliegende Siliziumsubstrat auf dem Niveaus des MOS- Transistors ätzt, so daß Vertiefungen 10 in dem Substrat zu beiden Seiten der Gate-Zone dieses MOS-Transistors gebildet werden.
  • Schließlich ätzt man, wie es die Fig. 1E darstellt, die Oxidschicht 2. Man beachte, dar man bei dieser Ätzung die Siliziumoxidschichten 8 und 9 unter den Bereichen aus polykristallinen Silizium 6, die bereits vorher geätzt wurden, überätzt. In der Fig. 1E ist die obere Harzschicht 7 nicht mehr dargestellt, die im übrigen bei bestimmten Verfahren bei dem Schritt der Fig. 1D entfernt werden kann.
  • Nach dem Schritt der Fig. 1E geht man allgemein zu Schritten der Dotierung, üblicherweise durch Ionenimplantation über, um die Source- und Drain-Bereiche der Vorrichtungen zu bilden. Man nimmt gleichfalls vor oder nach diesem Schritt einen thermischen Oxidationsschritt vor, um die Gates seitlich zu isolieren.
  • Die Fig. 1F stellt in vergrößerter Ansicht, jedoch immer noch schematisch, die Gate-Zone des MOS-Transistors nach einer Reoxidation dar. Wegen der Gegenwart von Überätzungen in der Oxidschicht 9 bei der Reoxidation ergibt sich eine Erweiterung der Oxidschicht und ein Anheben der Ränder des Gates. Derselbe Umstand ergibt sich bei der oberen Gate- Schicht 6 der Vorrichtung vom Speichertyp. Dieses Anheben des Gate-Bereichs stellt einen ganz besonderen Nachteil dar, wenn es sich um einen MOS-Transistor handelt, denn dann sind die Schwellenspannungen schlecht kontrolliert, weil man schlecht bestimmte Potentiale an die Grenzen der Kanalzone des Transistors anlegt. Dieser Nachteil ist geringer bei dem Niveau des oberen Gates der Vorrichtung vom Speichertyp, weil sich zwischen diesem Gate und dem darunter liegenden Gate Transferphänomene einstellen, die nicht spezifisch mit den seitlichen Feldern verknüpft sind.
  • Ein anderer Nachteil des Verfahrens der Fig. 1E besteht darin, daß bei dem Dotieren des Drains und der Source des MOS-Transistors wegen der Vertiefung 10 in den Drain- und Source-Bereichen das sich ergebende Dotierungsprofil an den Grenzen der Kanalzone schlecht kontrolliert ist.
  • Dementsprechend ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines integrierten Schaltkreises zu schaffen, welcher gleichzeitig MOS-Transistoren und Vorrichtungen mit mehreren Gate-Niveaus umfaßt, welches die Nachteile des Standes der Technik, wie sie vorangehend ausgeführt wurden, vermeidet.
  • Um diese Aufgabe zu lösen, sieht die vorliegende Erfindung ein Verfahren zur Herstellung integrierter Schaltkreise vor, die MOS-Transistoren mit isoliertem Gate und Vorrichtungen mit mehreren Gate-Niveaus auf einem Halbleitersubstrat enthalten, welches die Schritte umfaßt, die aus dem Trennen der Bereiche, in denen die verschiedenen Bestandteile gebildet werden sollen, durch Isolierabschnitte, Aufbringen von mindestens einer ersten Isolierschicht und mindestens einer ersten Schicht aus einem für die Bildung einer Gate-Elektrode geeigneten Material auf die Bereiche, wo die Vorrichtungen mit mehreren Gate-Niveaus gebildet werden sollen, Aufbringen einer zweiten Isolierschicht, einer zweiten Schicht des besagten, für die Bildung einer Gate-Elektrode geeigneten Materials und einer ersten Schicht aus einem lichtempfindlichen Produkt auf die Transistorbereiche und die Bereiche der Vorrichtungen mit mehreren Gate-Niveaus, wobei die zweite Materialschicht das zweite Gate-Niveau für die Vorrichtungen mit mehreren Gate-Niveaus ebenso wie das einzige Gate-Niveau der Transistoren bildet, Ätzen der ersten Schicht aus einem lichtempfindlichen Produkt und der zweiten Materialschicht entsprechend zu vorgewählten Konfiguration in den Transistorbereichen und den Bereichen der Vorrichtungen mit mehreren Gate-Niveaus, Überziehen der Transistorbereiche mit einer zweiten Schicht aus einem lichtempfindlichen Produkt, selektives Ätzen der zweiten Schicht aus einem lichtempfindlichen Produkt in der Mitte der Stellen, in denen die Drains und Sources der Transistoren gebildet werden sollen, Angreifen der offenliegenden Isolierschichten, dann der offenliegenden Bereiche der zweiten Materialschicht und des Substrats, Entfernen der zweiten Schicht aus einem lichtempfindlichen Produkt und Vornehmen einer Ionenimplantation von Drains und Sources in einem einzigen Schritt, wobei möglicherweise ein thermischer Schritt vorangeht, bestehen.
  • Aus diesem Verfahren ergibt sich der Vorteil, daß man nicht mehr das Phänomen des Anhebens des Gates hat, das vorangehend genauer in Verbindung mit der Fig. 1F vorgestellt wurde, und daß man außerdem, wie man später sieht, in einem einzigen Implantationsschritt ein Profil erhält, das insbesondere interessant für die Gate- und Drain-Bereiche ist, wobei dieses Profil allgemein in der Technik mit der Abkürzung LDD bezeichnet wird, um anzudeuten, daß man einen Dotierungsbereich hat, der weniger tief an den Kanalgrenzen und tiefer und stärker dotiert an den Stellen ist, wo man die Kontakte vom Drain und Source herstellt.
  • Ein anderer Vorteil dieses Verfahrens besteht darin, daß man bei dem Dotierungsschritt die Tiefe der Diffusion an den Grenzen der Feldoxidbereiche begrenzt, was es gestattet, MOS-Transistoren zu erhalten, die bei einer höheren Spannung arbeiten.
  • Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden detaillierter in der folgenden Beschreibung von speziellen Ausführungsformen ausgeführt, die mit Bezug auf die beigefügten Zeichnungen durchgeführt wird, von denen
  • Fig. 1A bis 1F aufeinanderfolgende Schritte der Herstellung eines integrierten Schaltkreises nach dem Stand der Technik beschreiben und
  • Fig. 2A bis 2C aufeinanderfolgende Schritte der Herstellung eines integrierten Schaltkreises gemäß der vorliegenden Erfindung darstellen.
  • In diesen verschiedenen Figuren bezeichnen gleiche Bezugszeichen dieselben Schichten oder Teile einer Schicht. Außerdem sind, wie dies bei der Darstellung von integrierten Schaltkreisen üblich ist, die verschiedenen Dicken und seitlichen Abmessungen der Schichten weder innerhalb einer Figur noch von einer Figur zur anderen maßstabsgleich dargestellt, sondern willkürlich mit dem Ziel einer besseren Lesbarkeit der Figuren.
  • Die Fig. 2A stellt einen ersten Schritt des Verfahrens gemäß der vorliegenden Erfindung dar, der sich von den Schritten des Verfahrens nach dem Stand der Technik, das in den Fig. 1A bis 1F dargestellt ist, unterscheidet. Genauer gesagt, stellt die Fig. 2A die Struktur dar, wie sie bei dem in Fig. 1B dargestellten Schritt nach dem Stand der Technik vorlag, wobei eine Harzschicht 20 oberhalb der Bereiche hinzugefügt ist, die MOS-Transistoren mit einen einzigen Gate entsprechen.
  • Diese Harzschicht 20 wird zur gleichen Zeit, wie sie geätzt wird, um auf die obere Oberfläche der Bereiche beschränkt zu werden, die MOS-Transistoren entsprechen, in Bereichen 21 geöffnet, die den Zentralbereich der Gebiete entsprechen, wo die Drains und Sources der MOS-Transistoren gebildet werden sollen. Dabei bleibt, wie die Fig. 2A zeigt, Harz zurück, das den Rand der Feldoxidgebiete 3 und den Gatebereich 6 der MOS-Transistoren überdeckt. Um die Schicht aus den lichtempfindlichen Harz 20 selektiv angreifbar zu machen, kann man ein anderes Harz als das Harz 7, welches in der vorangehend in Zusammenhang mit Fig. 1B beschriebenen Weise verwendet wurde, wählen oder man kann dasselbe Harz wählen, wobei man dafür sorgt, daß das Harz 7 vorher einer härtenden Behandlung, z.B. in Gegenwart von Ultraviolettstrahlung, ausgesetzt wird.
  • Man verfährt dann in denselben Schritten, wie sie in Zusammenhang mit den Fig. 1D und 1E dargestellt sind. Jedoch werden dieses Mal, wie es die Fig. 2B darstellt, lediglich die zentralen Gebiete der Drain- und Source-Bereiche der MOS-Transistoren an den Stellen 21 vertieft und die seitliche Vertiefung der Gate-Oxidschicht 9 entsteht nicht an der Grenze der Kanalzone, sondern diesseits von dieser Grenze.
  • Wie Fig. 2C darstellt, erhält man gemäß einem anderen Vorteil der vorliegenden Erfindung, wenn man anschließend einen Ionenimplantationsschritt zur Bildung der Drains und der Sources vornimmt, z.B. eine Implantation, die dafür geeignet ist, eine Dotierung von Typ N+ in einem Substrat Pherzustellen, Implantationsgebiete 22 zu beiden Seiten des doppelten Gates der Vorrichtung mit mehreren Gate-Niveaus, z.B. eines Speichers, und eine Implantation in den Gebieten von Source und Drain der MOS-Transistoren, bei der man zwei Teile unterscheiden kann, einen tieferen Teil 23 unter den Bereichen 21, der darauf zurückzuführen ist, dar man direkt in das Silizium implantiert, und einen weniger tiefen und weniger stark dotierten Bereich 24 an den Grenzen der Kanalzone, der darauf zurückzuführen ist, daß die Implantation durch den überlappenden Bereich der Gate-Oxidschicht 9 geschieht und durch diese Oxidschicht 9 gefiltert wurde. Derselbe Filtereffekt stellt sich in den Gebieten 25 ein, die sich in der Nachbarschaft der Feldoxidschichten 3 befinden.
  • In Fig. 2C ist weiterhin ein Implantationsgebiet vom Typ P 26 unter der Feldoxidschicht 3 dargestellt, welches gewöhnlich Feldimplantationsgebiet (zone d'implantation de champ) genannt wird und dafür vorgesehen ist, die Isolation zwischen angrenzenden Bestandteilen zu begünstigen. Man sieht, daß dank dem Verfahren gemäß der vorliegenden Erfindung die Schicht 25 weniger tief in dem Gebiet ist, wo sie der Feldimplantationsschicht 26 benachbart ist. Diese Vergrößerung der Distanz zwischen der Drain- oder Source-Implantation und der Feldimplantation begünstigt die Widerstandsfähigkeit der resultierenden MOS-Transistoren gegen Spannungen.
  • Was die Struktur der dotierten Gebiete von Source und Drain in der Nachbarschaft des Gate-Bereichs anbetrifft, so entspricht sie derjenigen, die üblicherweise, wie bereits vorangehend erwähnt, LDD-Struktur genannt wird.
  • Die vorliegende Erfindung ist verschiedenen Varianten zugänglich, die dem Fachmann offensichtlich sind. So könnte der Schutz des Transistors mit einem einzigen Gate durch die Schicht 20 nur teilweise realisiert werden, z.B. nur auf der Source- oder der Drain-Seite. Während im wesentlichen als Vorrichtung mit mehreren Gate-Niveaus ein Speicher mit zwei Gate-Niveaus beschrieben wurde, kann sich die Erfindung auf jede andere Vorrichtung mit mehreren Gate-Niveaus beziehen, die mit MOS-Transistoren mit einem einzigen Gate kombiniert ist.

Claims (3)

1. Verfahren zur Herstellung integrierter Schaltkreise, die MOS-Transistoren mit isoliertem Gate und Vorrichtungen mit mehreren Gate-Niveaus auf einem Halbleitersubstrat enthalten, welches die folgenden Schritte umfaßt:
- Trennen der Bereiche, in denen die verschiedenen Bestandteile gebildet werden sollen, durch Isolierabschnitte (3),
- Aufbringen von mindestens einer ersten Isolierschicht (2) und mindestens einer ersten Schicht aus einem für die Bildung einer Gate-Elektrode geeigneten Material (4) auf die Bereiche, wo die Vorrichtungen mit mehreren Gate-Niveaus gebildet werden sollen,
- Aufbringen einer zweiten Isolierschicht (5), einer zweiten Schicht des besagten, für die Bildung einer Gate-Elektrode geeigneten Materials (6) und einer ersten Schicht aus einem lichtempfindlichen Produkt (7) auf die Transistorbereiche und die Bereiche der Vorrichtungen mit mehreren Gate-Niveaus, wobei die zweite Materialschicht (6) das zweite Gate-Niveau für die Vorrichtungen mit mehreren Gate-Niveaus ebenso wie das einzige Gate-Niveau der Transistoren bildet,
- Ätzen der ersten Schicht aus einem lichtempfindlichen Produkt und der zweiten Materialschicht (6) entsprechend zu vorgewählten Konfigurationen in den Transistorbereichen und den Bereichen der Vorrichtungen mit mehreren Gate-Niveaus, dadurch gekennzeichnet, dar es außerdem die folgenden Schritte umfaßt:
- Überziehen der Transistorbereiche mit einer zweiten Schicht aus einem lichtempfindlichen Produkt (20),
- selektives Ätzen der zweiten Schicht aus einem lichtempfindlichen Produkt in der Mitte der Stellen, in denen die Drains und Sources der Transistoren gebildet werden sollen,
- Angreifen der offenliegenden Isolierschichten (2, 5), dann der offenliegenden Bereiche der zweiten Materialschicht (4) und des Substrats,
- Entfernen der zweiten Schicht aus einem lichtempfindlichen Produkt und
- Vornehmen einer Ionenimplantation von Drains und Sources in einem einzigen Schritt.
2. Verfahren nach Anspruch 1, bei welchem das Halbleitersubstrat (1) ein Substrat aus monokristallinem Silicium ist.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dar das besagte, für die Bildung einer Gate-Elektrode geeignete Material aus polikristallinem Silicium besteht.
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