DE68911700T2

DE68911700T2 - Vorrichtung und Verfahren zur A/D Umsetzung mit Überabtastung.

Info

Publication number: DE68911700T2
Application number: DE89100246T
Authority: DE
Inventors: Bavel Nicholas Van; Tim A Williams
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1988-01-25
Filing date: 1989-01-09
Publication date: 1994-04-28
Anticipated expiration: 2009-01-10
Also published as: DE68911700D1; US4876542A; EP0325926B1; JPH01215127A; EP0325926A2; JP2724489B2; EP0325926A3

Description

Technisches Gebiet

Diese Erfindung betrifft Datenumwandlungssysteme und im besonderen Datenwandler und Verfahren zur A/D-Umsetzung mit Überabtastung.

Stand der Technik

Mehrstufige rauschmindernde Umsetzer mit Überabtastung für hochauflösende Datenumwandlung sind von anderen vorgeschlagen worden. Durch Überabtastung und Umsetzung des Eingangssignals bei einer Frequenz, die dem N-fachen der Abtastfrequenz entspricht, wird das Quantisieungsrauscnen in eInem Paßband-Frequenzbereich wesentlich vermindert. Eine Art von mehrstufigen Datenumsetzern benutzt bei der Umsetzung analoger Daten in ein digitales Format eine Sigma-Delta-Modulation. Die Sigma-Delta-Modulation führt eine Integration des Analogsignals mit einer Rückkopplung aus, um den Quantisierungsfehler von dem Paßband-Frequenzbereich zu höheren Frequenzen zu verschieben. Der Quantisierungsfehler wird durch einen Fehler verursacht, der mit der Analog-Digital-Umsetzung von Daten verbunden ist und Rauschen zur Folge hat. Wie in US-Patent 4,704,600 "An Oversampling Converter" von Uchimura et al. gelehrt, besitzen Sigma-Delta-Umsetzer mit kaskadierten Rückkopplungsschleifen mit jeweils einem Integrator pro Schleife Vorteile gegenüber anderen bekannten Former von Datenumsetzern, die eine Sigma-Delta-Modulation verwenden. Diese Vorteile beinhalten Betriebsstabiltät und Geschwindigkeit der Schaltung. Idealerweise ist bei einem Datenumsetzer mit Sigma-Delta-Moaulatlon eine große Zahl kaskadierter Quantisierungsschleifen erwünscht, da der Quantisierungsfehler kleiner wird, wenn mehr Schleifen kaskadiert sind. Bekannte Datenumsetzer haben den Nachteil, daß eine erhebliche Menge zusätzlicher Schaltkreise, einschließlich Verzögerungsschaltungen und Differenzierern, hinzugefügt werden, damit ein einziges Ausgangssignal bereitgestellt werden kann.
Abseits des Gebiets der Datenumsetzung mit Überabtastung beschreibt IEEE Transactions on Acoustic, Speech and Signal Processing Vol. ASSP- 29, Nr. 2, April 1981, Seiten 155-162, von E.B. Hogenauer ein Digitalfilter des kaskadierten Integrator-Kamm-(CIC)-Typs.
Es ist eine Aufgabe oer vorliegenden Erfindung, einen verbesserten Analog-Digital-Umsetzer mit Überabtastung bereitzustellen.
Folglich wird ein A/D Umsetzer mit Überabtastung gemäß Anspruch 1 und ein entsprechendes Verfahren gemäß Anspruch 5 bereitgestellt.
Der Umsetzer besitzt zumindest in seiner bevorzugten Ausführung, einen Eingangsanschluß zum Empfangen eines Analogsignals, das eine Eingangsfrequenz hat, die wesentlich niedriger ist als die Abtastfrequenz. Der Umsetzer hat eine Mehrzahl von Ausgangsanschlüssen, um eine Mehrzahl von Ausgangssignalen bereitzustellen, die jeweils Daten und Rauschen enthalten. Der Umsetzer umfaßt eine nach Rang geordnete Mehrzahl von Quantisierungsschleifen. Jede Quantisierungsschleife umfast einen Integrator, um eine Differenz zwischen einem Eingangssignal und einem Rückkopplungssignal zu integrieren. In jeder Schleife ist ein Quantisierer enthalten um einen digitalen Ausgang von dem Integrator zu quantisieren und eines der Ausgangssignale an einem vorbestimmten Ausgang der Mehrzahl von Ausgangsanschlüssen bereitzustellen. Jedes Ausgangssignal liefert einen vorbestimmten Betrag von Daten und Rauschen. Jede Schleife enthält ferner einen Schaltungsteil, um das Ausgangssignal von dem Quantisierer in das Rückkopplungssignal umzuwandeln. Die ranghöchste Quantisierungsschleife empfängt das Eingangssignal als das Eingangsanschlußsignal. Die übrigen Quantisierungsschleifen empfangen ein Eingangssignal von einer unmittelbar ranghöheren Schleife. Alle Quantisierungsschleifen außer der rangniedrigsten Schleife umfassen weiter einen mit dem Integrator verbundenen Schaltungsteil, um das Eingangsanschlußsignal zu liefern. Ein Digitalfilter zum Empfangen mehrtacher Signalanteile ist mit dem Umsetzer verbunden, um einen gefilterten Digitalausgang von den mehrfachen Ausgängen des Überabtastungsumsetzers zu liefern.
Eine bevorzugte Ausführung wird nun, lediglich als Beispiel, mit Verweis auf die Zeichnungen beschrieben.

Kurzbeschreibung der Zeichnungen

Fig. 1 zeigt ein Blockschaltbild eines bekannten Umsetzers mit Überabtastung.
Fig. 2 zeigt in Form eines Blockschaltbilds ein mathematisches Modell einer in Fig. 1 dargestellten Quantisierungsschaltung.
Fig. 3 zeigt ein Blockschaltbild eines erfindungsgemäßen Umsetzers mit Überabtastung.
Fig. 4 zeigt ein Blockschaltbild des Filterteils des Umsetzers von Fig. 3.
Fig. 5 zeigt in Form eines Blockschaltbilds einen in Fig. 4 dargestellten Integrator.
Fig. 6 zeigt in Form eines Blockschaltbilds einen in Fig. 4 dargestellten Differenzierer.
Fig. 7 zeigt in Form eines Blockschaltbilds eine andere Ausführung des Umsetzers mit Überabtastung der vorliegenden Erfindung.

Ausführliche Beschreibung der Erfindung

Fig. 1 zeigt einen bekannten Umsetzer 10 mit Überabtastung und ein kaskadiertes Kammfilter 11. Der Umsetzer 10 umfaßt eine erste Quantisierungsschleife 13, eine zweite Quantisierungsschleife 14 und eine dritte Ouantisierungsschleife 15. Das Filter 11 umfaßt allgemein einen Integrationsteil 15 und einen Differenzierungsteil 17. Der Umsetzer 10 ist analog dem vorerwähnten Umsetzer, der in US-Patent 4,704 600 gelehrt wird. Es sollte verstanden werden, daß mit dem Umsetzer 10 anstelle des Filters 11 andere Dezimierungsfilter verwendet werden können.
Die erste Quantisierungsschleife 13 umfaßt einen Eingangsanschluß, der mit einem ersten Eingang einer Subtraktionsschaltung 19 verbunden ist, um ein in digitale Darstellung umzusetzendes analoges Eingangssignal zu empfangen. Aus Gründen der mathematischen Betrachtung wird das Sinal mit X&sub1; bezeichnet. Ein Ausgang der Subtraktionsschaltung 19 ist mit einem Eingang einer Analogintegratorschaltung 20 mit einer Verstärkung von "K1" verbunden. Ein Ausgang der Integratorschaltung 20 ist über einen Knoten 21 mit einem Eingang einer Quantisierungsschaltung 22 verbunden. Die Quantisierungsscnaltung 22 hat einem damit verbundenen Fehler, der mit "e&sub1;" bezeichnet ist. Ein Ausgang der Quantisierungsschaltung 22 liefert ein mit "Y&sub1;" bezeichnetes Signal und ist mit einem Eingang einer Verzögerungsschaltung 23 verbunden. Ein Ausgang der Verzögerungsschaltung 23 ist mit einem Eingang eines D/A- Wandlers 24 verbunden. Ein Ausgang des D/A-Wandlers 24 ist mit einem zweiten Eingang der Subtraktionsschaltung 19 und einem ersten Eingang einer Subtraktionsschaltung 25 verbunden. Ein Ausgang der Integratorschaltung 20 ist ferner mit einem Eingang einer Verzögerungsschaltung 25 verbunden. Ein Ausgang der Verzögerungsschaltung 26 ist mit einem zweiten Eingang der Subtraktionsschaltung 25 verbunden.
Die zweite Quantisierungsschleife 14 umfaßt eine Subtraktionsschaltung 28 mit einem ersten Eingang, der mit einem Ausgang der Subtraktionsschaltung 25 verbunden ist, um ein mit "X&sub2;" bezeichnetes Signal zu empfangen. Ein Ausgang der Subtraktionsschaltung 28 ist mit einem Eingang einer Analogintegratorschaltung 29 mit einer Verstärkung von "K2" verbunden. Ein Ausgang der Integratorschaltung 29 ist mit einem Eingang einer Quantisierungsschaltung 30 verbunden. Die Quantisierungsschaltung 30 hat einen damit verbundenen mit "e&sub2;" bezeichneten Fehleranteil. Ein Ausgang des Ouantisieres 30 liefert ein mit "Y&sub2;" bezeichnetes Signal und ist mit einem Eingang einer Verzögerungsschaltung 31 verbunden. Ein Ausgang der Verzögerungsschaltung 31 ist mit einem Eingang eines D/A-Wandlers 32 verbunden. Ein Ausgang des D/A- Wandlers 32 ist mit einem zweiten Eingang einer Subtraktionsschaltung 28 und mit einem ersten Eingang einer Subtraktionsschaltung 33 verbunden. Ein Ausgang der Integratorschaltung 29 ist ferner mit dem Eingang einer Verzögerungsschaltung 34 verbunden. Ein Ausgang der Verzögerungsschaltung 34 ist mit einem zweiten Eingang der Subtraktionsschaltung 33 verbunden. Ein Ausgang der Subtraktionsschaltung 33 liewert ein mit "X&sub3;" bezeichnetes Signal.
Die Quantisierungsschleife 15 besitzt eine Subtraktionsschaltung 35 mit einem ersten Eingang, der mit dem Ausgang der Subtraktionsschaltung 33 verbunden ist. Ein Ausgang der Subtraktionsschaltung 35 ist mit einem Eingang einer Analogintegratorschaltung 36 mit einer Verstärkung "K3" verbunden. Ein Ausgang der Integratorschaltung 36 ist mit einem Eingang einer Quantisierungsschaltung 37 verbunden. Der Quantisierer 37 hat einen damit verbundenen mit "e&sub3;" bezeichneten Fehler. Ein Ausgang der Quantisierungsschaltung 37 liefert einen mit "Y&sub3;" bezeichneten Fehler und ist mit einem Eingang einer Verzögerungsschaltung 38 verbunden. Ein Ausgang der Verzögerungsschaltung 38 ist mit einem Eingang eines D/A-Wandlers 39 verbunden. Ein Ausgang des D/A-Wandlers 39 ist mit einem zweiten Eingang des Subtrahierers 35 verbunden.
Eine Verzögerungsschaltung 40 hat einen Eingang, der mit Signal Y&sub1;, das durch den Ausgang des Quantisierers 22 geliefert wird, verbunden ist. Ein Ausgang der Verzögerungsschaltung 40 ist mit einem Eingang einer Verzögerungsschaltung 41 verbunden. Ein Ausgang der Verzögerungsschaltung 41 ist mit einem ersten Eingang einer Additionsschaltung 42 verbunden. Ein Eingang einer Verzögerungsschaitung 43 ist mit dem Signal Y&sub2; von dem Ausgang der Quantisierungsschaltung 30 verbunden. Ein Ausgang der Verzögerungsschaltung 43 ist mit einem ersten Eingang einer Additionsschaltung 44 verbunden. Ein Ausgang der Additionsschaltung 44 ist mit einem Eingang einer Differenzierschaltung 45 verbunden. Ein Ausgang der Differenzierschaltung 45 ist mit einem zweiten Eingang der Additionsschaltung 42 verbunden. Das Signal Y&sub3; von dem Ausgang der Quantisierungsschaltung 37 ist mit einem Eingang einer Differenzierschaltung 46 verbunden. Ein Ausgang des Differenzierers 46 ist mit einem zweiten Eingang der Additionsschaltung 44 verbunden.
Der Integrationssteil 16 von Filter 11 umfaßt die digitalen Integratorschaltungen 48, 49, 50 und 51. Die Digitalintegratorschaltung 48 umfaßt eine Additionsschaltung 53 und eine Verzögerungsschaltung 54. Ein Ausgang der Additionsschaltung 42 ist mit einem ersten Eingang der Additionsschaltung 53 verbunden. Ein Ausgang der Additionsschaltung 53 ist mit einem Eingang der Verzögerungsschaltung 54 verbunden. Ein Ausgang der Verzögerungsschaltung 54 ist mit einem zweiten Eingang der Additionsschaltung 53 verbunden. Die Digitalintegratorschaltung 49 umfast eine Additionsschaltung 55 und eine Verzögerungsschaltung 56. Ein Ausgang der Additionsschaltung 53 ist mit einem ersten Eingang des Addierers 55 verbunden. Ein Ausgang der Additionsschaltung 55 ist mit einem Eingang der Verzögerungsschaltung 56 verbunden. Ein Ausgang der Verzögerungsschaltung 56 ist mit einem zweiten Eingang des Addierers 55 verbunden. Die Digitalintegratorschaltung 50 umfaßt eine Additionsschaltung 57 und eine Verzögerungsschaltung 58. Ein Ausgang der Additionsschaltung 55 ist auch mit einem ersten Eingang der Additionsschaltung 57 verbunden. Ein Ausgang der Additionsschaltung 57 ist mit einem Eingang der Verzögerungsschaltung 58 verbunden. Ein Ausgang der Verzögerungsschaltung 58 ist mit einem zweiten Eingang der Additionsschaltung 57 verbunden. Die Digitalintegratorschaltung 51 umfaßt eine Additionsschaltung 59 und eine Verzögerungsschaltung 60. Ein Ausgang der Additionsschaltung 57 ist auch mit einem Eingang der Additionsschaltung 59 verbunden. Ein Ausgang der Additionsschaltung 59 ist mit einem Eingang aer Verzögerungsschaltung 60 verbunden. Ein Ausgang der Verzögerungsschaltung 50 ist mit einem zweiten Eingang der Additionsschaltung 59 verbunden, und ein Ausgang der Additionsschaltung 59 liefert ein mit "Y&sub1;" bezeichnetes Signal.
Der Differenzierungsteil 17 umfaßt allgemein die Digitaldifferenzierer 53, 64, 65 und 66. Der Differenzierer 63 umfaßt eine Verzögerungsschaltung 67 und eine Subtraktionsschaltung 68. Der Ausgang der Additionsschaltung 59 ist mit einem Eingang der Verzögerungsschaltung 67 und einem ersten Eingang der Subtraktionsschaltung 68 verbunden. Ein Ausgang der Verzögerungsscnaltung 67 ist mit einem zweiten Eingang der Subtraktionsschaltung 68 verbunden. Der Differenzierer 64 umfaßt eine Verzögerungsschaltung 69 und eine Subtraktionsschaltung 70. Ein Ausgang der Additionsschaltung 68 ist mit einem Eingang der Verzögerungsschaltung 69 und einem ersten Eingang der Subtraktionsschaltung 70 verbunden. Ein Ausgang der Verzögerungsschaltung 69 ist mit einem zweiten Eingang der Subtraktionsschaltung 70 verbunden. Der Differenzierer 65 umfaßt eine Verzögerungsschaltung 71 und eine Subtraktionsschaltung 72. Ein Ausgang der Subtraktionsschaltung 70 ist mit einem Eingang der Verzögerungsschaltung 71 und einem ersten Eingang der Subtraktionsschaltung 72 verbunden. Ein Ausgang der Verzögerungsschaltung 71 ist mit einem zweiten Eingang der Subtraktionsschaltung 72 verbunden. Der Differenzierer 56 umfaßt eine Verzögerungsschaltung 73 und eine Subtraktionsschaltung 74. Ein Ausgang der Subtraktionsschaltung 72 ist sowohl mit einem Eingang der Verzögerungsschaltung 73 als auch mit einem ersten Eingang der Subtraktionsschaltung 74 verbunden. Ein Ausgang der Verzögerungsschaltung 73 ist mit einem zweiten Eingang der Subtraktionsschaltung 74 verbunden. Ein Ausgang der Subtraktionsschaltung 74 liefert ein digitales Ausgangssignal.
In der dargestellten Form sind die Verzögerungsschaltungen 26 und 34 analoge Verzögerungsscnaltungen und alle anderen Verzögerungsschalungen sind digitale Verzögerungsschaltungen. Ferner werden die Verzögerungsschaltungen entweder mit einer ersten oder zweiten Taktrate getaktet, wie entweder durcn eine "1" ooer eine "2" in Fig. 1 in Verbindung mit jeder Verzögerungsschaltung bezeichnet ist. Die erste Taktrate ist eine überabgetastete Taktrate und die zweite Taktrate ist eine langsamere dezimierte Rate.
Fig. 2 zeigt ein mathematisches Modell für die Quantisierungsschaltungen von Fig. 1, z.B. Quantisierer 22. Der Quantisierer 22 ist modelliert mit einem Eingang, um den Ausgang von Integrator 20 zu empfangen. Das Modell wird durch eine Verstärkungsstufe 27 mit einer Verstärkung von (1/K1) und eine Additionsschaltung 47 dargestellt. Nach Verstärkung des Eingangs durch eine Verstärkung von (1/K1) wird das Signal zu einem Fehleranteil e1 addiert, um den Ausgang des Modells zu liefern. Der Fehleranteil e1 ist als zufällig verteiltes weißes Rauschen moaelliert, das per Definition in der Frequenz flach ist. Das Modell ist das einfachste Modell für einen Sigma-Delta-Modulator.
Im Betrieb empfängt der Umsetzer 10 ein analoges Eingangssignal und stellt ein digitales Ausgangssignal Y am Ausgang der Additionsschaltung 42 bereit. Durch Überabtastug des analogen Eingangssignals mit einer Abtastfrequenz Fs, die viel höher ist als die Eingangssignalfrequenz und durch Verwendung der Sigma-Delta-Modulation kann ein genau umgesetztes Ausgangssignal mit einem kleinen Rauschbetrag bereitgestellt werden. Eine kurze mathematische Analyse in der Frequenzdomäne des Umsetzers 10 kann einen bedeutungsvollen Einblick in das Funktionsprinzip der Sigma-Delta-Modulation liefern. In der Quantisierungsschleife 13 wird das Signal (X&sub1;-Y&sub1;D) durch den Integrator 20 integriert, wo "Y&sub1;D" ein verzögertes Y1 Signal darstellt und "D" das Frequenzdomänen-Äquivalent eines Verzögerungselements ist. Das integrierte Signal wird dann in eine digitale Form mit einem endlichen Fehler e1 quantisiert oder umgesetzt der mit der Quantisierung verbunden ist. Von einem Frequenzstandpunkt kann das Signal Y&sub1; der Quanisierungsschleife 13 dargestellt werden als:
Y&sub1; = [K1(X&sub1;-Y&sub1;D)]/[(1-D)K1] +e1 (1)
wo [K1/(1-D)] die durch den Integrator 20 ausgeführte Integration des Signals (X&sub1;-Y&sub1;D) darstellt. um Zweck der folgenden Erörterung sei angenommen, daß die Verstärkungen K1, K2 und K3 jeweils gleich Eins sind. Die Verstärkungen werden daher später n den folgenden Gleichungen nicht erscheinen. Gleichung (1) kann umgeschrieben werden als:
Y&sub1;= (X&sub1;+e1 )(1-D). (2)
Die Quantisierungsschleife 14 arbeitetin ähnlicher Weise, empfängt aber ein Eingangsanschlußsignal X&sub2; anstelle des analogen Eingangssignals, das die Quantisierungsschleife 13 empfängt. Das Eingangssignal X&sub2; ist der digitale Ausgang der Subtraktionsschaltung 25 und kann dargestellt werden als:
X2 = (Y&sub1;-e1)D-Y&sub1;D. (3)
Der Anteil (Y&sub1;-e1) ist das Signal an Knoten 21, das dann durch die Verzögerungsschaltung 26 verzögert wird, bevor es an die Subtraktionsschaltung 25 angelegt wird. Der Ausgang des Umsetzers 24 ist eine Verzögerung des Signals Y&sub1;. Bei näherer Untersuchung der Gleichung (3) ist leicht zu sehen, daß das Signal X&sub2; ausgedrückt werden kann als:
X2 = -e1D (4)
was der verzögerte Fehleranteil der Quantisierungsschleife 13 ist. Die Quantisierungsschleife 14 integriert den Ausgang der Subtraktionsschaltung 28 und quantisiert den von der Subtraktionsschaltung 28 bereitgestellten analogen Ausgangswert, um ein digitales Ausgangssignal Y&sub2; zu liefern. Das Ausgangssignal Y&sub2; kann in der Frequenzdomäne dargestellt werden als:
Y&sub2; = (X&sub2;-Y&sub2;D)/(1-D) +e2 (5)
was gleichwertig ist mit:
Y&sub2; = X&sub2;+e2(1-D) (6)
Bei weiterer Vereinfachung ist leicht zu sehen, daß das Signal Y&sub2; nur aus Fehleranteilen besteht:
Y&sub2; = -e1D + e2(1-D). (7)
Die Quantisierungsschleife 15 arbeitet ähnlich, empfängt aber ein Eingangssignal X&sub3; anstelle des analogen Eingangssignals, das die Quantisierungsschleife 13 empfängt. Das Eingangssignal X&sub3; ist der digitale Ausgang der Subtraktionsschaltung 33 und kann dargestellt werden als:
X³ = (Y&sub2;-e2)D-Y&sub2;D. (8)
Der Anteil (Y&sub2;-e2) ist das Signal am Ausgang des Integrators 29, das dann durch die Verzögerungsschaltung 34 verzögert wird, bevor es an die Subtraktionsschaltung 33 angelegt wird. Der Ausgang des Umsetzers 32 ist eine Verzögerung des Signals Y&sub2;. Bei näherer Untersuchung der Gleichung (8) ist leicht zu sehen, daß das Signal X&sub3; ausgedrückt werden kann als:
X³ = (-e2)(D). (9)
Quantisierungsschleife 15 integriert den Ausgang der Subtraktionsschalung 35 und quantisiert den von der Subtraktionsschaltung 35 bereitgestellten analogen Ausgangswert, um ein digitales Ausgangssignal Y&sub3; zu liefern. Das Ausgangssignal Y&sub3; kann in der Frequenzdomäne dargestellt werden als:
Y&sub3; = (X&sub3;-Y&sub3;D)/(1-D) +e3 (10)
was sich vereinfacht zu:
Y&sub3; = X&sub3;+e3(1-D) (11)
Bei weiterer Vereinfachung ist zu leicht sehen, daß Y&sub3; nur aus Fehleranteilen besteht:
Y&sub3; = -e2D+e3(1-D). (12)
Eine Aufgabe des Sigma-Delta-Modulators ist die Minimierung des Fehlers, der mit der Umwandlung eines Signals von analoger in digitale Form verbunden ist. Um die Fehlerminderung zu Implementieren, werden die von den nach Rang geordneten Quantisierungsschleifen gelieferten Fehlersignale differenziert und zusammenaddiert bevor sie mit dem Signal der ersten Quantisierungsschleife, das einen Datenanteil besitzt, summiert werden. Das von der ersten weiteren Quantisierungsschleife, welche die Quantisierungsschleife 14 ist, gelieferte Signal wird einmal differenziert. Das von der zweiten weiteren Quantisierungsschleife, welche die Quantisierungsschleife 15 ist, gelieferte Signal wird zweimal differenziert. Der Differenzierer 46 differenziert das Signal Y&sub3;, das zu dem Signal Y&sub2; addiert wird, und die Summe wird durch den Differenzierer 45 differenziert. Der Ausgang des Differenzierers 45 wird dann zu dem Signal Y&sub1; addiert, das um zwei Verzögerungsperioden verzögert worden ist, während der Ausgang des Differenzierers 45 gebildet wird. Während der ersten Verzögerungsperiode wird das Signal 73 gebildet. Während der zweiten Verzögerungsperiode wird der Ausgang des Differenzierers 45 gebildet. Der Addierer 42 liefert ein Signal Y, das den Ausgang des Überabtastungs-Umsetzers 10 darstellt. Es ist leicht zu sehen, daß in der Frequenzdomäne Y ausgedrückt werden kann als:
Y = Y&sub1;D²+(1-D)[Y&sub2;D+Y&sub3;(1-D)] (13)
wo der Ausdruck (1-D) eine Differenzierung in der Frequenzdomäne darstellt. Es ist leicht zu sehen, daß das Signal Y in den folgenden Ausdruck vereinfacht werden kann:
Y = X&sub1;D²+e3(1-D)³ (14)
Bei Untersuchung der Gleichung (14) ist leicht zu sehen, daß der Ausgang zwei Signalanteile enthält, die einen Datenanteil X&sub1;, der um zwei Verzögerungsperioden verzögert ist, und einen Fehleranteil umfassen. Der Fehleranteil e3 bei Paßbandfrequenzen wird im wesentlichen minimiert, wenn (1-D) viel kleiner ist als Eins, da dieser Ausdruck in die dritte Potenz gehoben wird. Der Fehler wird jedoch verstärkt, wenn das Glied (1-D) größer als Eins ist, was bei der durch 4 geteilten Abtastfrequenz vorkommt. Die Differenzierung und Summierung, bereitgestellt durch die Verzögerungsschaltungen 40, 41 und 43, durch die Differenzierungsschaltungen 45 und 46 und die Additionsschaltungen 42 und 44, arbeitet, um die Fehlerglieder e1 und e2 von dem Ausgang zu entfernen, und das Fehlerglied e3 wird im wesentlichen minimiert. Der Digitalausgang Y muß dann gefiltert werden, um das Fehlerglied außerhalb des Paßbands abzuschwächen und um vorwiegend den Datenanteil des Signals Y bereitzustellen. Filter 11 arbeitet als Tiefpaßfilter mit Dezimierung, um den Fehleranteil von dem Signal Y abzuschwächen. Die Integratoren 48-51 arbeiten bei Überabtastfrequenz und erzeugen ein Signal YI. Das Signal YI kann ausgedrückt werden durch:
YI = (X&sub1;D²)/(1-D)&sup4;+e3/(1-D). (15)
Die vier Differenzierer 63-66 arbeiten mit dem Integrationsteil 16, um das Tiefpaßkammfilter zu bilden, das das Glied e3 ausfiltert. Die Übertragungsfunktion des Filters 11 kann ausgedrückt werden als:
(1-DN)&sup4;/(1-D)&sup4; (16)
wo der Zähler den Differenzierer bei der dezimierten Rate und der Nenner den Integrator bei der abgetasteten Rate darstellt.
Fig. 3 zeigt einen Überabtastungs-Umsetzer 76 und ein Dezimierungsfilter 77 gemäß der vorliegenden Erfindung. Nur zum Zweck der Veranschaulichung ist der Umsetzer 76 mit drei Quantisierungsschleifen, nämlich den Quantisierungsschleifen 79, 80 und 81, dargestellt. Mit dem Umsetzer 76 und dem Filter 77 verbundene Signale, die mit Signalen in Fig. 1 vergleichbar sind, sind in beiden Zeichnungen mit den gleichen Bezugszeichen bezeichnet. Es sollte verstanden werden, daß die vorliegende Erfindung mit jeder Zahl von Quantisierungsschleifen implementiert werden kann.
Die Quantisierungsschleife 79 umfaßt eine Subtraktiansschaltung 82 mit einem ersten Eingang, um ein mit "X&sub1;" bezeichnetes analoges Eingangssignal zu empfangen. Ein Ausgang der Subtraktionsschaltung 82 ist mit einem Eingang einer Analogintegratorschaltung 82 mit einer Verstärkung von K1 verbunden. Ein Ausgang der Integratorschaltung 83 ist mit einem Eingang einer Quantisierungsschaltung 84 mit einer Verstärkung von (1/K1) und einem zugehörigen Fehler e1 verbunden. Ein Ausgang der Quantisierungsschaltung 84 ist mit "Y&sub1;" bezeichnet und mit einem Eingang einer Verzögerungsschaltung 85 verbunden. Ein Ausgang der Verzögerungsschaltung 85 ist mit einem Eingang eines D/A-Wandlers 86 verbunden. Ein Ausgang des D/A-Wandlers 86 ist mit einem zweiten Eingang der Subtraktionsschaltung 82 verbunden. Der Ausgang des Integrators 83 ist auch mit einem Eingang einer Verzögerungsschaltung 87 verbunden. Ein Ausgang der Verzögerungsschaltung 87 ist mit einem ersten Eingang einer Subtraktionsschaltung 88 verbunden. Der Ausgang des D/A- Wandlers 86 ist auch mit einem Eingang einer Verstärkungsstufe 89 verbunden die ebenfalls eine Verstärkung von K1 besitzt. Ein Ausgang der Verstärkungsstufe 89 ist mit einem zweiten Eingang der Subtraktionsschaltung 88 verbunden.
Die Quantisierungsschleife 80 umfaßt eine Subtraktionsschaltung 90 mit einem ersten Eingang, der mit einem Ausgang der Subtraktionsschaljung 88 verbunden ist, die ein mit "X&sub2;" bezeichnetes Signal liefert. Ein Ausgang der Subtraktionsschaltung 90 ist mit einem Eingang einer Analogintegratorschaltung 91 mit einer Verstärkung von K2 verbunden. Ein Ausgang der Integratorschaltung 91 ist einem Eingang einer Quantisierungsschaltung 92 mit einer Verstärkung von (1/K2) und einem zugehörigen Fehler e2 verounden. Ein Ausgang der Quantisierungsschaltung 92 liefert einen mit "Y&sub2;" bezeichnetes Signal und ist mit einem Eingang einer Verzögerungsschaltung 93 verbunden. Ein Ausgang der Verzögerungsschaltung 93 ist mit einem Eingang eines D/A-Wandlers 94 verbunden. Ein Ausgang des D/A-Wandlers 94 ist mit einem zweiten Eingang der Subtraktionsschaltung 90 verbunden. Ein Ausgang des Integrators 91 ist mit einem Eingang einer Verzögerungsschaltung 95 verbunden. Ein Ausgang der Verzögerungsschaltung 95 ist mit einem ersten Eingang einer Subtraktionsschaltung 96 verbunden. Ein Ausgang des D/A- Wandlers 94 ist auch mit einem Eingang einer Verstärkungsstufe 97 verbunden, die ebenfalls eine Verstärkung von K2 besitzt. Ein Ausgang der Verstärkungsstufe 97 ist mit einem zweiten Eingang der Subtraktionsschaltung 96 verbunden.
Die Quantislerungsschleife 81 umfaßt eine Subtraktionsschaltung 98 mit einem ersten Eingang, der mit einem Ausgang der Subtraktionsschaltung 96 verbunden ist, die ein mit "X&sub3;" bezeichnetes Signal liefert. Ein Ausgang der Subtraktionsschaltung 98 ist mit einem Eingang einer Analogintegratorschaltung 99 mit einer Verstärkung von K3 verbunden. Ein Ausgang der Integratorschaltung 99 ist einem Eingang einer Quantisierungsschaltung 100 mit einer Verstärkung von (1/K3) und einem zugehörigen Fehler e3 verbunden. Ein Ausgang der Quantisierungsschaltung 100 liefert einen mit "Y&sub3;" bezeichnetes Signal und ist mit einem Eingang einer Verzögerungsschaltung 101 verbunden. Ein Ausgang der Verzögerungsschaltung 101 ist mit einem Eingang eines D/A-Wandlers 102 verbunden. Ein Ausgang des D/A-Wandlers 102 ist mit einem zweiten Eingang der Subtraktionsschaltung 98 verbunden.
Der Ausgang der Quantisierungsschaltung 84 der Quantisierungsschleife 79 ist mit einem Eingang einer Verzögerungsschaltung 105 verbunden. Ein Ausgang der Verzögerungsschaltung 105 ist mit einem Eingang einer Verzögerungsschaltung 106 verbunden. Die Verzögerungsschaltung 106 liefert ein mit "A" bezeichnetes erstes Ausgangssignal. Der Ausgang der Quantisierungsschaltung 92 der Quantisierungsschleife 80 ist mit einem Eingang einer Verzögerungsschaltung 107 verbunden. Ein Ausgang der Verzögerungsschaltung 107 ist mit einem Eingang einer Verstärkungsschaltung 108 mit einer mit "G1" bezeichneten Verstärkung verbunden. Ein Ausgang der Verstärkungsschaltung 108 liefert einen zweiten mit "B" bezeichneten Ausgang. Der Ausgang der Quantisierungsschaltung 100 ist mit einem Eingang einer Verstärkungsschaltung 109 mit einer mit "G2" bezeichneten Verstärkung verbunden. Ein Ausgang der Verstärkungsschaltung 109 liefert einen dritten mit "C" bezeichneten Ausgang.
Das Dezimierungsfilter 77 umfaßt die Integratoren 110, 111, 112 und 113. Der Integrator 110 umfaßt eine Additionsschaltung 115 und eine Verzögerungsschaltung 116. Ein erster Eingang der Additionsschaltung 115 ist mit dem Ausgang der Verzögerungsschaltung 106 verbunden. Ein Ausgang der Additionsschaltung 115 ist mit einem Eingang der Verzögerungsschaltung 116 verbunden. Ein Ausgang der Verzögerungsschaltung 116 ist mit einem zweiten Eingang der Additionsschaltung 115 verbunden. Der Integrator 111 umfaßt eine Additionsschaltung 119 und eine Verzögerungsschaltung 120. Ein Ausgang der Additionsschaltung 115 ist auch mit einem ersten Eingang einer Additionsschaltung 119 verbunden. Ein Ausgang der Verstärkungsschaltung 108 ist mit einem zweiten Eingang der Additionsschaltung 119 verbunden. Ein Ausgang der Additionsschaltung 119 ist mit einem Eingang der Verzögerungsschaltung 120 verbunden, und ein Ausgang der Verzögerungsschaltung 120 ist mit einem dritten Eingang der Additionsschaltung 119 verbunden. Der Integrator 112 umfaßt eine Additionsschaltung 121 und eine Verzögerungsschaltung 122. Ein Ausgang der Additionsschaltung 119 ist mit einem ersten Eingang der Additionsschaltung 121 verbunden. Ein Ausgang der Verstärkungsschaltung 109 ist mit einem zweiten Eingang der Additionsschaltung 121 verbunden. Ein Ausgang der Additionsschaltung 121 ist mit einem Eingang der Verzögerungsschaltung 122 verbunden. Ein Ausgang der Additionsschaltung 121 ist auch mit einem ersten Eingang einer Additionsschaltung 123 verbunden. Ein Ausgang der Verzögerungsschaltung 122 ist mit einem dritten Eingang der Additionsschaltung 121 verbunden. Der Integrator 113 umfaßt eine Additionsschaltung 123 und eine Verzögerungsschaltung 124. Ein Ausgang der Additionsschaltung 123 ist mit einem Eingang einer Verzögerungsschaltung 124 verbunden, um ein integriertes Signal "YI" zu liefern. Ein Ausgang der Verzögerungsschaltung 124 ist mit einem zweiten Eingang der Additionsschaltung 123 verbunden.
Das Filter 77 umfaßt weiter die Differenzierer 128, 129, 130 und 131. Der Ausgang der Additionsschaltung 123 ist auch mit einem Eingang einer Verzögerungsschaltung 133 und einem ersten Eingang einer Subtraktionsschaltung 134 verbunden, die den Differenzierer 128 bilden. Ein Ausgang der Verzögerungsschaltung 133 ist mit einem zweiten Eingang der Subtraktionsschaltung 134 verbunden. Der Differenzierer 129 umfaßt eine Verzögerungsschaltung 135 und eine Subtraktionsschaltung 136. Ein Ausgang der Subtraktionsschaltung 134 ist sowohl mit einem Eingang der Verzögerungsschaltung 135 als auch mit einem ersten Eingang der Subtraktionsschaltung 136 verbunden. Ein Ausgang der Verzögerungsschaltung 135 ist mit einem zweiten Eingang der Subtraktionsschaltung 136 verbunden. Der Differenzierer 130 umfaßt eine Verzögerungsschaltung 137 und eine Subtraktionsschaltung 138. Ein Ausgang der Subtraktionsschaltung 136 ist sowohl mit einem Eingang der Verzögerungsschaltung 137 als auch mit einem ersten Eingang der Subtraktionsschaltung 138 verbunden. Ein Ausgang der Verzögerungsschaltung 137 ist mit einem zweiten Eingang der Subtraktionsschaltung 138 verbunden. Der Differenzierer 131 umfaßt eine Verzögerungsschaltung 139 und eine Subtraktionsschaltung 140. Ein Ausgang der Subtraktionsschaltung 138 ist sowohl mit einem Eingang der Verzögerungsschaltung 139 als auch mit einem ersten Eingang der Subtraktionsschaltung 140 verbunden. Ein Ausgang der Verzögerungsschaltung 139 ist mit einem zweiten Eingang der Subtraktionsschaltung 140 verbunden. Ein Ausgang der Subtraktionsschaltung 140 liefert einen Digitalausgang, der das digitale Äquivalent des analogen Eingangssignals X&sub1; st.
Im Betrieb empfängt des Umsetzer 76 ein analoges Eingangssignal und liefert eine Mehrzahl von Ausgangssignalanteilen, die jeweils Daten und mit der Umwandlung des analogen Eingangssignals in ein digitales Signal verbundenes Rauschen enthalten. Der Umsetzer 76 führt die A/D- Umwandlung durch Überabtastung des analogen Eingangssignals bei einer Abtastfrequenz aus, die viel höher ist als die Eingangssignalfrequenz. Die Quantisierungsschleifen 79, 80 und 81 empfangen jeweils ein Eingangsanschlußsignal und ein Rückkopplungssignal und liefern eine Differenz der zwei Signale. Das Differenzsignal wird integriert und in einen Digitalwert mit einem endlichen Fehler e quantisiert, der in die Umsetzung hinzugefügt wird.
Zum Zweck der Betrachtung sei angenommen, dar die Verstärkung der Integratoren 83, 91 und 99 Eins ist. Unter dieser Verstärkungsbedingung sind die Verstärkungsschaltungen 89, 97, 108 und 109 nicht erforderlich. Wenn in den Umsetzer 75, wie in Fig. 3 gezeigt, eingeschlossen, sollte die Verstärkung jeder Verstärkungsschaltung Eins sein. Sollte die Verstärkung der Integratoren 83 oder 91 anders als Eins sein, ist die Verstärkung der Verstärkungsschaltung 89 gleich der Verstärkung des Integrators 83 und die Verstärkung der Verstärkungsschaltung 97 ist gleich der Verstärkung des Integrators 91. Die Verstärkung des Integrators 83 muß gleich dem Kehrwert der Verstärkung der Verstärungsschaltung 108 sein. Die Verstärkung der Verstärkungsschaltung 89 muß gleich der Verstärkung des Integrators 83 sein. Ähnlich muß die Verstärkung des Integrators 91 gleich der Verstärkung der Verstärkungsschaltung 97 sein, und das Produkt der Verstärkungen des Integrators 83 und des Integrators 91 muß gleich dem Kehrwert der Verstärkung der Verstärkungsschaltung 109 sein.
Aus Fig. 3 ist leicht zu ersehen, dar die Signale Y&sub1;, Y&sub2; und Y&sub3; des Umsetzers 76 die gleichen Werte haben wie in den Gleichungen 2, 7 und 12 für den Umsetzer 10 ausgedrückt. Das Signal A kann daher dargestellt werden als:
A = Y&sub1;D² (17)
da das Signal A das um zwei Verzögerungsperioden verzögerte Signal Y&sub1; ist. Ähnlich kann das Signal B dargestellt werden als:
B = Y&sub2;DG1 (18)
da das Signal B das um eine Verzögerungsperiode verzögerte Signal Y&sub3; ist. Ferner ist das Signal C äquivalent den Signal Y&sub3;G2. Gemäß jedem der vorangehenden Ausdrücke für die Signale Y&sub1;, Y&sub2; und Y&sub3; ist offensichtlich, daß der Umsetzer 76 einen Ausgang für jede Quantisierungsschleife liefert, der sowohl Daten als auch Fehlerglieder enthält. Anders als der Stand der Technik benötigt der Umsetzer 76 keine Schaltkreise, um jedes Signal von jeder Quantisierungsschleife zu kombinieren, um einen einzigen Ausgang bereitzustellen. Als Folge werden zahlreiche Differenzierschaltungen und Addierer, die von dem Umsetzer 10 benötigt wurden, weggelassen. Im Gegensatz dazu kann der Umsetzer 76, der wesentlich weniger Schaltkreise als zuvor bekannte Umsetzer besitzt, mit herkömmlichen Filterschaltungen verwendet werden, ohne eine Modifikattion der Filterschaltung zu erfordern. Die Filterschaltung von Fig. 3 ist im Aufbau ähnlich dem Filter 11 von Fig. 1 mit der Ausnahme, daß zwei der Integratoren mit Additionsschaltungen mit drei Eingängen anstelle von Additionsschaltungen mit nur zwei Eingängen implementiert werden. Am Ausgang der Integratoren 110, 111, 112 und 113 wird das Signal YI bereitgestellt. Das Signal YI kann dargestellt werden als:
YI = [1/(1-D)²][C+[1/(1-D)][B+A/1-D)]] (19)
Es ist leicht zu ersehen, daß sich der Ausdruck in Gleichung 19 zu dem tolgenden Ausdruck reduziert:
YI = X1D²)/(1-D)&sup4; + e3/(1-D) (20) was der gleiche Wert ist, der in Gleichung 15 für YI mit Umsetzer 10 und Filter 11 erhalten wird. Das Signal YI wird durch vier Differenzierer differenziert, um einen genauen Digitalausgang mit nur einem minimierten e3 Fehlerglied bereitzustellen. Die vorliegende Erfindung führt eine Sigma-Delta-Modulation aus, um die Umsetzung mit einem Minimum an Schaltkreisen zu implementieren.
Wie zuvor erwähnt, nahm die Erörterung der Schaltungsfunktion zu Anfang an, daß jeder der Integratoren 83, 91 und 99 mit einer Verstärkung von Eins ausgeführt ist. Wenn andere Verstärkungen als Eins vorhanden sind, werden die Verstärkungsschaltungen 89, 97 108 und 109 benutzt. Die Signalverstärkung zwischen jedem der X&sub1; und Y&sub1; , X&sub2; und Y&sub2; und zwischen X&sub3; und Y&sub3; ist immer Eins. Wenn die Verstärkung der Integratorschaltung einer beliebigen Quantisierungsschleife nicht Eins ist, arbeitet die Quantisierungsschaltung, um die angegebenen Verstärkungsbeziehungen um jede Quantisierungsschleife herum gleich Eins zu machen. Die Wahl der Verstärkungen der Integratoren 83, 91 und 99 beinhaltet verschiedene Schaltungsentwurfsüberlegungen und ist im übrigen für die vorliegende Erfindung ohne Bedeutung. Bestimmte Schaltungsvorteile bestehen, wenn Integratorverstärkungen von weniger als Eins implementiert werden. Aber es sollte angemerkt werden, daß, wenn die Verstärkung der Integratoren 83 oder 91 anders als Eins ist, die Verstärkungsschaltungen 108 und 109 benötigt werden und daß diese Verstärkungsschaltungen den Fehleranteil, der an das Filter 77 angelegt wird, verstärken. Daher wird die für die Integratoren 83, 91 und 99 gewählte Verstärkung hauptsächlich durch Schaltungsentwurfskriterien bestimmt.
Fig. 4 ist eine ausführliche Darstellung des Filters 77 von Fig. 3 für eine M-Bit Implementierung, wo M eine Ganzzahl, und wo die Verstärkung G1 zwei und die Verstärkung G2 vier ist. Das Filter 77 umfaßt vier Spalten nach Rang geordneter Integratoren 148, 150, 152 und 153 und vier Spalten # Differenzierer 160-163. Zwischen den Integratorspalten 148 und 150 ist eine Spalte von Halbaddiererschaltungen 149, und zwischen den Integratorspalten 150 und 152 ist eine Spalte von Halbaddiererschaltungen 151. Die Spalten 149 und 151 werden bei dem Filter 77 nicht benötigt, sollte die Verstärkung der Integratoren 83 oder 91 gleich Eins sein. Wenn die Integratorverstärkungen Eins sind, können die Signale B und C in die Übertrageingänge der Integratoren der untersten Reihe in den zweiten und dritten Spalten von links verbunden werden. Die Spalten der Integratoren bilden ferner M Reihen von Integratoren, Halbaddierern oder Differenzierern, worin nicht alle Reihen dargestellt sind, wie durch die unterbrochenen Linien bezeichnet ist. Die Reihen und Spalten sind nach Rang geordnet in dem Sinn, dar jede Reihe und Spalte ein vorbestimmtes Bitgewicht hat. Der Ausgang jedes Integrators in der ranghöchsten Integratorspalte ist mit einem der Differenzierer in der rangniedrigsten Differenziererspalte verbunden. Vorbestimmte Differenziererschaltungen der ranghöchsten Differenziererspalte 163 liefern ein vorbestimmtes Bit des umgewandelten digitalen Ausgangssignals.
Fig. 5 zeigt eine Ausführung der Integratorschaltungen, die in Blockschaltbildform in Fig. 4 dargestellt sind. Jeder Integrator hat eine Volladdiererschaltung, z.B. die Addiererschaltung 170, mit einem ersten Dateneingang, der ein Übertragbiteingang ist. Ein erster Datenausgang, der einen Summenbitausgang ist, ist mit einem mit "D" bezeichneten Dateneingang eines Flip-Flops 171 verbunden. Ein bei der Abtastfrequenz FS arbeitendes Taktsignal ist mit einem Takteingang des Flip-Flop 171 verbunden. Ein mit "Q" bezeichneter Datenausgang des Flip-Flop 171 ist mit einem ersten Summenbiteingang der Additionsschaltung 170 verbunden. Ein zweiter Summenbiteingang der Additionsschaltung 170 arbeitet als ein zweiter Eingangsanschluß des Integrators. Ein Übertragbitausgang der Additionsschaltung 170 arbeitet als ein zweiter Ausgangsanschluß des Integrators. Die Additionsschaltung 170 ist eine herkömmliche Volladdiererschaltung.
Fig. 6 ist eine Darstellung der in Fig. 4 gezeigten Differenziererschaltungen. Ein erster Eingang ist mit einem ersten Summenbiteingangsanschluß einer Additionsschaltung 175 und mit einem mit "D" bezeichneten Dateneingang eines Flip-Flop 176 verbunden. Ein mit "Q" bezeichneter Ausgang von Flip-Flop 176 ist mit einem EIngang eines Inverters 177 verbunden. Ein Taktsignal, das bei der Abtastfrequenz (FS/N), wo N eine Ganzzahl ist, arbeitet, ist mit einem Takteingang von Flip-Flop 176 verbunden. Ein Ausgang des Inverters 177 ist mit einem zweiten Summenbiteingang der Additionsschaltung 175 verbunden. Ein dritter Eingang des Addierers 175 arbeitet als Übertragbiteingang. Ein Summenbitausgang der Additionsschaltung 175 liefert einen ersten Ausgang und ein Übertragbitausgang liefert einen zweiten Ausgang. Die Additionsschaltung 175 ist eine herkömmliche Volladdiererschaltung.
Im Betrieb empfängt das Filter 77 die mehrfachen Eingangssignale A, B und C von dem Umsetzer 76 bei der überabgetasteten Frequenz und dezmiert oder reduziert die Frequenz, während es Rauschen aus den empfangenen Signalen filtert und die Daten in einem vorbestimmten Paßbandfrequenzbereich bewahrt. Das Filtern erfolgt durch Integration jedes empfangenen Eingangssignals mit einer Zahl von Malen, die bevorzugt mindestens eins mehr ist als die Stufe der Quantisierungsschleife, von der das Eingangssignal gewonnen wurde. Der Ausgang der letzten oder rechtesten Integratorspalte wird eine vorbestimmte Zahl von Malen differenziert, die mindestens gleich der maximalen Zahl der auf irgendeinem der Eingangssignale ausgeführten Integrationen ist. Beispielsweise werden in dem Beispiel von Fig. 3, das drei Quantisierungsschleifen verwendete, drei Signale bereitgestellt. Das erste, von der Quantisierungsschleife 79 gelieferte Signal ist das ranghöchste Schleifensignal (z.B. drei). Dieses Signal wird viermal integriert, was der Zahl der Quantisierungsschleifen plus eins entspricht. Jedes nachfolgende rangtiefere Ausgangssignal von jeder Quantisierungsschleife benötigt danach eine Integration weniger. Zum Beispiel liefert die rangzweite Quantisierungsschleife 80 ein rangzweites Schleifensignal, das dreimal Integriert wird, und die erste oder rangtiefste Quantisierungsschleife 81 liefert ein rangerstes Schleifensignal das zweimal integriert wird. Da jede Integratorschaltung nur zwei Eingänge hat, werden weitere Spalten von Volladiererschaltungen 149 und 151 zwischen die Integratorspalten eingefügt. Die Addiererspalten 149 und 151 führen einzeln keine Integrationsfunktion aus, sondern erlauben vielmehr den Signalen B und C in den Signalstrom, der von der erstmaligen Integration des Signals A vorhanden ist, eingefügt zu werden. Von Fig. 4 sollte beachtet werden, daß das Signal B dreimal Integriert wird, bevor es die Spalten der Differenzierer erreicht, und daß das Signal C zweimal integriert wird. Wenn das Signal B in den Signalstrom eingefügt wird, wird das Signal B in die nächste zur letzten Spalte eingefügt, und das Signal C wird in die dritt letzte Spalte eingefügt, um das Signal richtig zu wichten oder vorzuspannen. Ähnlich werden die Summenbiteingänge der Integratoren der rangtiefsten Spalte der Integratoren 148 zu Null gesetzt, um zu verhindern, daß ein Vorpannungswert in die Integratoren eingefügt wird. Weiter werden die Übertragbiteingänge der untersten Reihe der Integratoren zu Null gesetzt, um zu verhindern, daß ein Vorspannungswert hinzugefügt wird.
Wie In Fig. 4 gezeigt, wird dIe Integration der Signale A, B und C in eIner zusammengesetzten gleichzeitigen Berechnung ausgeführt. Die Integration erfolgt bei der überabgetasteten Frequenz. Die Schalterspalte 156 dezimiert oder reduziert die Frequenz, Indem die Abtastfrequenz N-mal durch eine Ganzzahl geteilt wird. Die Additionsschaltung 175 jedes Differenzierers der Spalten 160-163 subtrahiert In der Tat die an die Summeneingänge davon angelegten zwei Signale. Die Subtraktion wird durch eine herkömmliche Zweierkomplement-Addition erreicht. Deshalb wird eine binäre logische Eins an jeden der ersten Summenbitanschlüsse der Differenzierer der rangtiefsten Reihe der Spalten 160-163 angelegt. In Fig. 4 sollte beachtet werden, daß nicht alle Differenzierer der ranghöchsten Spalte 163 ein Ausgangsbit liefern können. Die Zahl der in paralleler Form bereitgestellten umgewandelten Ausgangsbits hängt von der Bitauflösung, der Zahl der Reihen von Integratoren und Differenzlerern und von der Dezimierungsrate des Filters 77 ab.
Fig. 7 zeigt eine abgewandelte Version des Umsetzers 76 und des Filters 77 von Fig. 3. Zur Vereinfachung der Korrelation sind Komponenten, die Fig. 7 und Fig. 3 gemeinsam sind, ähnlich numeriert, außer daß sie mit Apostroph versehen sind. Die Filter 77 und 77' sind in Funktion und Aufbau gleich. Der Umsetzer 76' unterscheidet sich jedoch im Aufbau von Umsetzer 76. Der Unterschied resultiert aus der Verwendung von weniger Schaltkreisen In dem Umsetzer 76'. Insbesondere benötigt der Umsetzer 76' keine Subraktionsschaltungen 88 und 96 und Verstärkungsschaltungen 89 und 97, die von dem Umsetzer 76 verwendet werden. Stattdessen ist eine Verzögerungsschaltung 150 zwischen der Verzögerungsschaltung 106' und der Additionsschaltung 115' des Filter 77' eingefügt. Ein Eingang der Verzögerungsschaltung 150 ist mit einem Ausgang der Verzögerungsschaltung 106' verbunden. Ein Ausgang der Verzögerungsschaltung 150 ist mit dem Eingang der Additionsschaltung 115' verbunden. Weiter ist eine Verzögerungsschaltung 151 zwischen der Verzögerungsschaltung 107' und der Verstärkungsschaltung 117' eingefügt worden. Ein Eingang der Verzögerungsschaltung 151 ist mit dem Ausgang der Verzögerungsschaltung 107' verbunden, und ein Ausgang der Verzögerungsschaltung 151 ist mit dem Eingang der Verstärkungsschaltung 117' verbunden. Als Folge der in dem Umsetzer 76' vorgenommenen Aufbauänderungen müssen in den Integratoren 83', 91' und 99' einzelne Verstärkungen K1, K2 und K3, die anders als Eins sind, verwendet werden. Wie in Fig. 7 gezeigt, müssen die Verstärkungen K1 und K2 des Umsetzers 76' kleiner oder gleich 1/2 sein. Bei Verstärkungen außerhalb dieses Bereichs würde der Ausgang der Integratoren 83' und 91' die nachfolgende Quantisierungsschleife saturieren oder übersteuern.
Eine mathematische Analyse wird zeigen, warum in dem Umsetzer 76' weniger Schaltkreise benötigt werden. Für Signale, die mit dem Umsetzer 76 korreliert werden können, werden in Fig. 7 ähnliche Signalbezeichnungen verwendet. Das Eingangssignal X&sub1; und das Ausgangssignal Y&sub1; sind wiederum In der Quantisierungsschleife 79' vorhanden. Es ist leicht zu sehen, daß Y&sub1; dargestellt werden kann durch:
Y1 = X1 + e1(1-D) (21)
wo die Verstärkung K1 des Integrators 83' und die Verstärkung des Quantisierers 84' reziprok gemacht werden können und daher in der Gleichung 15 nicht erscheinen. Das Signal X&sub2; kann dargestellt werden durch:
X&sub2; = (Y&sub1; - e1)K1D. (22)
Einsetzen des Ausdrucks Y&sub1; von Gleichung 21 in Gleichung 22 ergibt:
X&sub2; = (X&sub1; - e1D)K1D. (23)
In der Quantisierungsschleife 80' kann Y&sub2; dargestellt werden durch:
Y&sub2; = X&sub2; + e2(1-D) (24)
worin die Verstärkung K2 des Integrators 91' durch den Quantisierer 92' aufgehoben werden kann. Durch Einsetzen des Glieds X&sub2; von Gleichung 23 in Gleichung 24 wird Gleichung 24:
Y&sub2; = (X&sub1; - e1D)K1D + e2(1-D). (25)
Das Signal X&sub3; kann dargestellt werden durch:
X&sub3; = (Y&sub2; - e2)K2D. (26)
Einsetzen des Ausdrucks Y&sub2; von Gleichung 25 in Gleichung 26 ergibt:
X&sub3; = (X&sub2; - e2D)K2D. (27)
In der Quantisierungsschleife 81' kann Y&sub3; dargestellt werden durch:
Y&sub3; = X&sub3; + e3(1-D) (28)
worin die Verstärkung K3 des Integrators 99' durch den Quantisierer 100' aufgehoben werden kann. Durch Einsetzen des Glieds X&sub3; der Glei-27 in Gleichung 28 wird Gleichung 28:
Y&sub3; = (X&sub2; - e20)K2D + e3(1-D). (29)
Durch Einsetzen des Glieds X&sub2; der Gleichung 23 in Gleichung 29 wird Gleichung 29:
Y&sub3; = [(X&sub1; - e1D)K1D - e2D]K2D + e3(1-D). (30)
Aus Fig. 7 ist ersichtlich, daß das Signal YI gleich ist:
YI =[(Y1D³)/(1-D)&sup4;+[(Y&sub2;D²G&sub1;)/(1-D)³+[(Y&sub3;G&sub2;)/(1-D)²]. (31)
Die Gleichung 31 kann in die folgende Gleichung vereinfacht werden:
YI =X&sub1;D²)/(1-D)&sup4;+e3G&sub2;)/(1-D) (32)
wo die Verstärkung G1 gleich (1/K1) und die Verstärkung G2 gleich (1/K1K2) ist. Es sollte beachtet werden, daß, wenn die Verstärkungen der Integratoren 83' und 91' kleiner oder gleich 1/2 sind, die Verstärkung der Verstärkungsstufen 117' und 118' größer oder gleich zwei sein muß. Dies kann unerwünscht sein, da die Verstärkungsstufen 117' und 118' Fehlerglieder verstärken würden, die in das Ausgangssignal gekoppelt werden. Die In Fig. 3 beschriebene Ausführung der vorliegenden Erfindung ist daher typischerweise wünschenswerter als die Ausführung von Fig. 7. Jedoch kann es einige Entwurfsanwendungen geben, bei denen die Verwendung einer Verstärkung von Eins bei den Integratoren 83, 91 und 99 sehr unvorteilhaft ist.
Nunmehr sollte erkennbar sein, daß ein Mehrfachausgang-Überabtastungs- Umsetzer bereitgestellt worden ist, bei dem jeder Ausgang Daten und Rauschen enthält. Die Mehrfachausgänge werden dann mit einem Filter gefiltert, das mehrfache Eingänge empfangen kann. Die Konstruktion des Umsetzers erlaubt die Implementierung der Sigma-Delta-Modulation mit einem Minimum an Schaltkreisen. Weiter ist das Mehrfacheingangsfilter mit dem Gedanken einer Schaltungseinheitlichkeit entworfen, die eine wirtschaftliche Herstellbarbeit großer Mengen ermöglicht.

Claims

1. A/D Umsetzer mit Überabtastung (76), um ein analoges Eingangssignal zu empfangen und bei einer vorbestimmten Abtastfrequenz zu arbeiten, wobei der A/D Umsetzer eine Mehrzahl von Quantisierungsschleifen (79, 80, 81) besitzt, wobei jede Quantisierungsschleife (79) umfaßt:

einen Integrator (83), um eine Differenz zwischen einem Eingangsanschlußsignal und einem Rückkopplungssignal zu integrieren;

einen Quantisierer (84), um einen Ausgang von dem Integrator zu quantisieren und um ein quantisiertes Signal mit einem vorbestimmten Betrag von Daten und Rauschen bereitzustellen; und

eine Einrichtung (86), um das quantisierte Signal von dem Quantisierer in das Rückkopplungssignal umzuwandeln;

ein Ausgangssignal (Y1, Y2, Y3), das das quantisierte Signal der Quantisierungsschleife ist;

wobei die ranghöchste Quantisierungsschleife (79) das analoge Eingangssignal als das Eingangsanschlußsignal empfängt und die übrigen Quantisierungsschleifen (80, 81) das Eingangsanschlußsignal von einer unmittelbar ranghöheren Quantisierungsschleife empfangen, wobei alle Schleifen außer der rangniedrigsten Schleife weiter Kopplungseinrichtungen (88, 89, 96, 97) umfassen, um der unmittelbar rangniedrigeren Schleife das Eingangsanschlußsignal zu liefern,

worin der A/D Umsetzer weiter gekennzeichnet ist durch:

eine Filtereinrichtung (77) mit einer Mehrzahl von Eingangsanschlüssen (A, B, C), wobei jeder der Eingangsanschlüsse mit einem vorbestimmten der Ausgangssignale (Y1, Y2, Y3) der Quantisierungsschleifen (79, 80, 81) verbunden ist, und mit einem Ausgangsanschluß, um ein digitales Äquivalent des analogen Eingangssignals zu liefern, wobei die Filtereinrichtung eine Mehrzahl in Reihenfolge angeordneter Integratoren (110, 111, 112) besitzt wobei ein erster Integrator (110) ein Ausgangssignal von der rangnöchsten Quantisierungsschleife (79) und jeder nachfolgende Integrator den Ausgang des vorangehenden Integrators empfängt, und wobei jeder Ausgang aller übrigen Quantisierunngsschleifen jeweils mit einem vorbestimmten nachfolgenden Integrator der Filtereinrichtung verbunden ist, um zu dem Ausgang von einem vorangehenden Integrator addiert zu werden, wobei die Filtereinrichtung (77) die Daten von jedem der Ausgangssignale der Quantisierungsschleifen (79, 80, 81) verwendet und das Rauschen in jedem Ausgangssignal minimiert.

2. A/D Umsetzer mit Überabtastung nach Anspruch 1, worin die Mehrzahl der Quantisierungsschleifen zwei und die Mehrzahl der Ausgangsanschlüsse zwei umfaßt.

3. A/D Umsetzer mit Überabtastung nach Ansprucn 1, worin die Mehrzahl der Quantisierungsschleifen drei und die Mehrzahl der Ausgangsanschlüsse drei umfaßt.

4. A/D Umsetzer mit Überabtastung nach Anspruch 1, woran die Filtereinrichtung (77) weiter umfaßt:

eine Mehrzahl von Spalten (148, 150, 152, 153) digitaler Integratoren, wobei jede Spalte eine Mehrzahl digitaler Integratoren besitzt und jedes der Ausgangssignale mit einer vorbestimmten der Spalten digitaler Integratoren verbunden ist; und

eine Mehrzahl von Spalten (160 - 163) digitaler Differenzierer, die mit den Spalten der digitalen Integratoren verbunden sind, wobei jede Spalte der Differenzierer eine Mehrzahl digitaler Differenzierer besitzt, wobei die Mehrzahl in der Zahl mindestens gleich der Mehrzahl der Spalten digitaler Integratoren ist, wobei die Differenzierer das digitale ÄquIvalent des analogen Eingangssignals liefern.

5. Verfahren zur Datenumwandlung in einem A/D Umsetzer mit Überabtastung, der eine analoges Eingangssignal empfängt und umwandelt und bei einer vorbestimmten Abtastfrequenz arbeitet, wobei der A/D Umsetzer eine Mehrzahl nach Rang geordneter Quantisierungsschleifen (79, 80, 81) besitzt wobei jede Quantisierungsschleife (79) die Schritte ausführt:

Integrieren einer Differenz zwischen einem Eingangsanschlußsignal und einem Rückkopplungssignal;

Quantisieren eines Ausgangs von der Integration und Bereitstellen eines quantisierten Signals mit einem vorbestimmten Betrag von Daten Rauschen;

Umwandeln des quantisierten Signals in das Rückkopplungssignal;

Bereitstellen eines Ausgangssignals (Y1, Y2, Y3), das das quantisierte Signal der Quantisierungsschleife ist;

Bereitstellen des analogen Eingangssignals an die ranghöchste Quantisierungsschleife (79) als das Eingangsanschlußsignal, wobei die übrigen Quantisierungsschleifen das Eingangsanschlußsignal von einer unmittelbar ranghöheren Schleife empfangen; und

Versehen aller Quantisierungsschleifen außer der rangniedrigsten Quantisierungsschleife mit einer Kopplungseinrichtung (88, 89, 96, 97), um den unmittelbar rangniedrigeren Quantisierungsschleifen das Eingangsanschlußsignal zu liefern,

wobei das Verfahren weiter gekennzeichnet ist durch die Schritte:

Bereitstellen einer Filtereinrichtung, um ein digitales Äquivalent des analogen Eingangssignals zu liefern, mit einer Mehrzahl in Reihenfolge angeordneter Integratoren (110, 111, 112), wobei jeder Integrator einen Eingangsanschluß (A, B, C) besitzt;

jeweiliges Verbinden des Ausgangssignals (Y1) von der ranghöchsten Quantisierungsschleife (79) mit dem Eingangsanschluß (A) eines ersten Integrators (110) und des Ausgangs eines Integrators mit dem Eingangsanschluß des nachfolgenden Integrators;

jeweiliges Verbinden jedes übrigen Ausgangssignals (Y2, Y3) von den Quantisierungsschleifen (80, 81) mit einem Eingangsanschluß eines vorbestimmten nachfolgenden Integrators der Filtereinrichtung, um zu einem Ausgang von einem vorangehenden Integrator addiert zu werden; und

Filtern der Daten jedes der von den Quantisierungsschleifen (79, 80, 81) empfangenen Ausgangssignals, während das Rauschen in jedem empfangenen Ausgangssignal minimiert wird.

6. Verfahren nach Anspruch 5, worin die Filtereinrichtung die Ausgänge der Quantisierungsschleifen mit einer vorbestimmten Bitauflösung digital integriert und differenziert.