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Die vorliegende Erfindung betrifft einen
Halbleiterspeicher, der aus einem Synchron-RAM (Direktzugriffsspeicher)
besteht, der in einem Haibleiterspeicher benutzt wird, der aus
einem Synchron-RAM besteht und insbesondere fähig ist,
gleichzeitig einen Schreibzugriff derselben Daten an einer beliebigen
Adresse und einen Lesezugriff von mehreren Daten durchzuführen.
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Fig. 4 ist ein Blockschaltbild, das einen Hauptbestandteil
eines herkömmlichen Halbleiterspeichers zeigt, der aus einem
Synchron-RAM besteht.
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Der herkömmliche Halbleiterspeicher weist auf: ein Ein-
Port-RAM 49, einen Selektor 48 zum selektivem Eingeben einer
Adresse, einen Seriell-Parallel-Umsetzer 50 zur
Seriell-Parallel-Umsetzung einer Ausgabe des RAMs 49, einen
Dateneingabeanschluß 41 zum Eingeben von Eingabedaten DI, einen
Schreib-/Lese-Anschluß 42 zum Eingeben eines R/W- (Schreib-/Lese-)
Steuersignals R/W, einen Taktanschluß 43 zum Eingeben eines
Taktsignals CLK, einen Leseadreßanschluß 44 zum Eingeben einer
Leseadresse RADD(N), wobei N eine positive ganze Zahl von 2 oder
mehr ist, einen Leseadreßanschluß 45 zum Eingeben einer
Leseadresse RADD(N-1), einen Schreibadreßanschluß 46 zum Eingeben
einer Schreibadresse WADD, einen Adreßauswahlanschluß 47 zum
Eingeben eines Adreßauswahlsignals SEL, einen
Datenausgabeanschluß (N) 51 zum Ausgeben von Ausgabedaten DO(N), eine
Datenausgabeanschluß (N-1) 52 zum Ausgeben von Ausgabedaten DO(N-1),
und einen Datenausgabeanschluß (N-2) 53 zum Ausgeben von Aus
gabedaten DO(N-2).
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Eine Operation des herkömmlichen Halbleiterspeichers wird
unter Bezugnahme auf die in den Figuren 5A bis 5G gezeigten
Operationszeitdiagramme gezeigt. Man beachte, daß zur
Vereinfachung der Beschreibung die Figuren 5A bis 5G einen Fall zeigen,
in dem eine Bedingung N = 2 erfüllt ist.
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Wie in Fig. 4 gezeigt, wird, wenn Daten an N verschiedenen
Adressen gleichzeitig durch ein Ein-Port-RAM innerhalb eines
Zeitabschnitts abgefragt werden sollen, die folgenden Operation
ausgeführt. Das heißt, wie in Fig. 5D gezeigt, wird ein
Taktsignal CLK, das eine (N+1)-fache Frequenz aufweist, dem Ein-
Port-RAM 49 innerhalb eines Zeitabschnitts von Eingabedaten in
Fig. 5A eingegeben, und geradzahlige Perioden des Taktsignals
CLK werden einem Lesesteuersignal wie in Fig. 5B gezeigt
zugewiesen. Wie in Fig. 5C gezeigt, werden N durch den Selektor 48
vermittelte Mehrfachadressen abgefragt, Daten, die ausgegeben
und wie in Fig. 5E gezeigt in einer Abfolge gesteuert [Lese (N),
Lese (N-1),..., Schreibe] werden, werden durch den
Seriell-Parallel-Umsetzer 50 seriell-parallel-umgesetzt, und wie in den
Figuren 5F und 5G gezeigt, werden Ausgabedaten DO(N), DO(N-
1),... im einzelnen ausgegeben. Die in Fig. 5A gezeigten
Eingabedaten A und B werden bei der Periode des letzten Taktsignals
CLK innerhalb eines Zeitabschnitts entsprechend dem
Steuersignal der Fig. 5B geschrieben.
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Wie oben beschrieben, muß ein Taktsignal, das eine Frequenz
des (N+1)-fachen aufweist, dem Ein-Port-RAM innerhalb eines
Zeitabschnitts eingegeben werden, wenn eine Anordnung das in
Fig. 4 gezeigte herkömmliche Ein-Port-RAM verwendet und Daten
an N verschiedenen Adressen innerhalb eines Zeitabschnitts
gleichzeitig abgefragt werden sollen. Wenn die Frequenz des
Taktsignals gesteigert wird, kann das RAM nicht betrieben
werden, oder es ist ein Hochleistungs-RAM erforderlich. Daher wird
die Ausnutzung von LSIs unvorteilhaft vermindert.
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EP-A-O 374 829 betrifft einen
Doppelport-Schreib-/Lese-Registerdateispeicher. Der Registerdateispeicher ist aus einem
oder mehreren adressierbaren Mehrbitspeichergruppen aufgebaut,
um ein Doppelleseport-Einzelschreibport-RAM zu bilden.
Zusätzlich weist die Registerdatei mehrere getaktete Eingaberegister
auf, die in Paaren angeordnet sind, um Befehls-, Adreß- und
Datensignale für zwei Schreibports zu speichern. Die
verschiedenen Registerpaare sind als Eingänge zu einem ersten Satz von
Multiplexerschaltungen geschaltet, deren Ausgänge mit den
Schreibsteuersignal-, Adreß- und Dateneingängen des
Einzelschreibports verbunden sind. Der Einzelschreibport des
Registerdateispeichers ist befähigt, zweimal während jedes Zyklus
zu schreiben. Dies gestattet es, daß Daten, die in die
Eingaberegister während des vorhergehenden Zyklus getaktet werden,
aufeinanderfolgend in die Registerdateispeicherorte
geschrieben werden.
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Es ist eine Aufgabe der vorliegenden Erfindung, eine
Halbleitervorrichtung bereitzustellen, die fähig ist, gleichzeitig
einen Schreibzugriff von Daten an einer beliebigen
Speicheradresse und einen Lesezugriff von mehreren Daten ohne jede
Erhöhung der Taktfrequenz durchzuführen.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung,
einen Halbleiterspeicher bereitzustellen, der kein Hochleistungs-
RAM benötigt.
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Um die obigen Aufgaben zu lsen, wird erfindungsgemäß ein
Halbleiterspeicher bereitgestellt, der die Merkmale des
Patentanspruchs 1 aufweist.
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Eine Ausführungsform der vorliegenden Erfindung wird unten
unter Bezugnahme auf die begleitenden Zeichnungen beschrieben:
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Fig. 1 ist ein Blockschaltbild, das einen Halbleiterspeicher
gemäß einer Ausführungsform der vorliegenden Erfindung
zeigt;
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Fig. 2 ist ein Blockschaltbild, das einen Fall zeigt, in dem
eine Bedingung N = M = 2 in Fig. 1 befriedigt wird;
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Figuren 3A bis 3G sind Zeitdiagramme zum Erläutern einer
Operation in Fig. 2;
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Fig. 4 ist ein Blockschaltbild, das einen herkömmlichen
Halbleiterspeicher zeigt; und
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Figuren 5A bis 5G sind Zeitdiagramme zum Erläutern einer
Operation in Fig. 4.
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Fig. 1 zeigt einen Hauptbestandteil der Ausführungsform der
vorliegenden Erfindung und eine grundlegende Anordnung der
vorliegenden Erfindung.
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Ein Halbleiterspeicher weist auf: ein M-Port-Synchron-
RAM(N) 8 (wobei M und N jeweils eine positive ganze Zahl von 2
oder mehr sind), ein M-Port-Synchron-RAM(N-1) 9, ein M-Port-
Synchron-RAM(N-2) 10, und ein M-Port-Synchron-RAM(N-3) 11, die
in Synchronisation mit einem Taktsignal betrieben werden. Ein
Eingabeanschluß IN von jedem M-Port-RAM(N-1) 8, RAM(N-2) 9,
RAM(N-2) 10, und RAM(N-3) 11 ist mit einem Dateneingabeanschluß
1 zum Eingeben von Eingabedaten DI verbunden, und erste
Portadreßanschlüsse P&sub1; des RAMs(N), des RAMs(N-1), des RAMs(N-2) und
des RAMs(N-3) 8, 9, 10 und 11 sind jeweils mit einem
Leseadreßanschluß (N) 2 zum Eingeben einer Leseadresse RADD(N), einem
Leseadreßanschluß (N-1) 3 zum Eingeben einer Leseadresse
RADD(N-1), einer Leseadreßanschluß (N-2) 4 zum Eingeben einer
Leseadresse RADD(N-2) und einem Leseadreßanschluß (N-3) 5 zum
Eingeben einer Leseadresse RADD(N-3) verbunden. Jeder Mte
Portadreßanschluß PM ist mit einem Schreibadreßanschluß 6 zum
Eingeben einer Schreibadresse WADD angeschlossen, und jeder
Taktanschluß CLK ist mit einem Taktanschluß 7 zum Aufnehmen eines
Taktsignal CLK verbunden. Ausgabeanschlüsse OUT der RAMs 8, 9,
10, und 11 sind jeweils mit einem Datenausgabeanschluß (N) 12
zum Ausgeben von Ausgabedaten DO (N), einem Datenausgabeanschluß
(N-1) 13 zum Ausgeben von Ausgabedaten DO(N1), einem
Datenausgabeanschluß (N-2) 14 zum Ausgeben von Ausgabedaten DO(N-2) und
einem Datenausgabeanschluß (N-3) 15 zum Ausgeben von
Ausgabedaten DO(N-3) verbunden.
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Fig. 2 zeigt einen Fall, in dem eine Bedingung N = M = 2 in
Fig. 1 befriedigt ist.
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In dieser Ausführungsform weist ein Halbleiterspeicher ein
Zwei-Port-RAM(2) 28 und ein Zwei-Port-RAM(1) 29 auf.
Eingabeanschlüsse IN des Zwei-Port-RAMs(2) 28 und des RAMs(1) 29 sind
gemeinsam mit einem Dateneingabeanschluß 21 zum Aufnehmen von
Eingabedaten DI verbunden, und erste Portadreßanschlüsse P1 des
RAMs(2) 28 und des RAMs(1) 29 sind jeweils mit einem
Leseadreßanschluß (2) 22 zum Aufnehmen einer Leseadresse PADD(2) und
einem Leseadreßanschluß (1) 23 zum Aufnehmen einer Leseadresse
RADD(1) verbunden. Zweite Portadreßanschlüsse P2 des RAMs(2) 28
und des RAMs(1) 29 sind gemeinsam mit einem
Schreibadreßanschluß 26 zum Aufnehmen einer Schreibadresse WADD verbunden,
jeder Taktanschluß OUT ist mit einem Taktanschluß 27 zum
Aufnehmen eines Taktsignal CLK verbunden, und Ausgabeanschlüsse
OUT des RAMs(2) 28 und des RAMs(1) 29 sind jeweils mit einem
Datenausgabeanschluß (2) 32 zum Ausgeben von Ausgabedaten DO(2)
und einem Datenausgabeanschluß (1) 33 zum Ausgeben von
Ausgabedaten DO(1) verbunden.
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Eine Operation dieser Ausführungsform wird unten unter
Bezugnahme auf in den Figuren 3A to 3G gezeigte Zeitdiagramme
beschrieben.
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Beim Schreibzugriff von Daten wird die Schreibadresse WADD
vom Schreibadreßanschluß 26 in das RAM(2) 28 und das RAM(1) 29
mit zwei Ports wie in Fig. 3D eingegeben, und die gleichen Daten
DI, die als A und B in Fig. 3A dargestellt werden, werden
gleichzeitig vom Dateneingabeanschluß 21 an dieselbe Adresse
geschrieben.
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In Lesezugriff von Daten wird die Leseadresse RADD(2) vom
Leseadreßanschluß (2) 22 dem Zwei-Port-RAM(2) 28 wie in Fig. 3B
gezeigt eingegeben und die von der Leseadresse RADD(2)
verschiedene Leseadresse RADD(1) wird vom Leseadreßanschluß (1) 23
dem Zwei-Port-RAM(1) 29 wie in Fig. 3C gezeigt eingegeben. Aus
diesem Grund werden die Ausgabedaten DO(2) vom Zwei-Port-RAM(2)
28 an den Datenausgabeanschluß (2) 23 wie in Fig. 3F gezeigt
ausgegeben, und die von den Ausgabedaten DO(2) verschiedenen
Ausgabedaten DO(1) werden vom Zwei-Port-RAM(1) 29 an den
Datenausgabeanschluß (1) 33 wie in Fig. 3G gezeigt ausgegeben.
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Das heißt, daß gemäß dieser Ausführungsform, wie in Fig. 3E
gezeigt, verschiedene Daten zu einer Taktzeit innerhalb eines
Zeitabschnitts gelesen werden können. In diesem Fall ist die
Anzahl der Daten, die zu einer Taktzeit gelesen werden können,
in einer in Fig. 1 gezeigten allgemeinen Anordnung als N x (M1)
gegeben.
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Zusätzlich können, wenn eine Bedingung N = M = 2 in Fig. 1
befriedigt ist, da ein Zwei-Port-RAM verwendet wird, ein
Schreibzugriff und ein Lesezugriff gleichzeitig ausgeführt
werden.
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Zusätzlich zu der obigen Ausführungsform ist eine
Anordnung, in der drei oder mehr Zwei-Port-RAMs verwendet werden,
effektiv, um gleichzeitig eine große Anzahl von Daten
auszugeben.
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Wie oben beschrieben sind N x (M-1) Leseadreßanschlüsse und
Datenausgabeanschlüsse, die unabhängig angeordnet sind, mit dem
ersten bis (M-1)ten Portadreßanschlüssen und den
Ausgabeanschlüssen der gelesenen Daten der N M-Port-RAMs verbunden, die
in Synchronisation mit einem Taktgeber betrieben werden, und
ein Schreibadreßanschluß und ein Dateneingabeanschluß sind
gemeinsam mit jeweils dem Mten Portadreßanschluß und dem Mten
Dateneingabeanschluß verbunden. Mit der obigen Anordnung kann der
folgende Vorteil erzielt werden. N x (M-1) Daten können zu einer
Taktzeit innerhalb eines Zeitabschnitts gelesen werden, und zur
selben Zeit können dieselben Daten an eine beliebige Adresse
geschrieben werden.
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Gemäß der vorliegende Erfindung wird kein Hochleistungs-RAM
benötigt und die Ausnutzung von LSIs kann gesteigert werden.