DE69500074T2

DE69500074T2 - Modulo-adressierter Pufferspeicher

Info

Publication number: DE69500074T2
Application number: DE69500074T
Authority: DE
Inventors: Marc Riou
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1994-03-31
Filing date: 1995-03-23
Publication date: 1997-03-13
Anticipated expiration: 2015-03-24
Also published as: US5692190A; DE69500074D1; EP0676689B1; US5649146A; FR2718262A1; EP0676689A1; FR2718262B1

Description

Die vorliegende Erfindung betrifft Adressierungsschaltkreise zum Steuern des Zugriffs auf Speicherplätze in einer Speichervorrichtung, insbesondere Adressierungsschaltkreise zum Erzeugen von Zugriffsadressen für Zirkularzwischenspeicher.
Bei vielen elektronischen Schaltkreisen muß auf bestimmte aufeinanderfolgende Speicherplätze periodisch zyklisch zugegriffen werden oder müssen diese adressiert werden. Dadurch wird das seguentielle Ausführen einer unbegrenzten Anzahl von Lese- oder Schreiboperationen möglich, indem nur ein kleiner Teil des verfügbaren Speichers ausgenutzt wird. Ein Speicherplatz wird adressiert, dann der folgende usw. bis das Ende einer vordefinierten Speicherzone - der Pufferspeicher erreicht wird. Die Adressierung springt dann an den Platz am anderen Ende des Pufferspeichers zurück. Typischerweise beginnt die Adressierung an der niedrigsten verfügbaren Adresse und wächst bis zu einer oberen Grenze, dann springt der Speicherzugriff in zyklischem Übergang auf die niedrigste verfügbare Adresse zurück. Selbstverständlich könnte man genausogut die Adressierung bei der obersten verfügbaren Adresse beginnen lassen und sie kleiner werden lassen, bis eine untere Grenze erreicht ist, und dann den Speicherzugriff auf die höchste verfügbare Adresse im zyklischen Übergang springen lassen. Dies ist bekannt unter dem Namen Zirkularadressierung oder Moduloadressierung, und der Zwischenspeicher ist unter dem Namen Zirkularadressierungs- oder Moduloadressierungs-Zwischenspeicher bekannt.
Die Adressierungsberechnung für den Zugriff auf Speicherplätze in einem solchen Zirkularzwischenspeicher kann mit einer Software erfolgen, die sich in einem dazugehörigen Mikroprozessor befindet. Diese Softwaretechniken erfordern jedoch mehrere Maschinenzyklen zum Ausführen der Berechnung und sind viel zu langsam für gewisse Anwendungen wie z.B. numerische Filterung, Matrixberechnung und viele andere Routinen zur numerischen Signalverarbeitung. Man bevorzugt daher oft Adressierungsverfahren physikalischer Art aufgrund ihrer Arbeitsgeschwindigkeit. Eine solche Moduloadressierung kann physikalisch mit einem Schaltkreis erfolgen, wie er in der internationalen Patentanmeldung PCT/US91/08102 mit der veröffentlichungsnummer SO 92/08186 von Analog Devices Inc. beschrieben ist.
Fig. 1 der vorliegenden Anmeldung stellt den typischen Aufbau eines einfachen Zirkularzwischenspeichers nach Stand der Technik dar. Eine Gruppe von Speicherplätzen ist als Zwischenspeicher reserviert. Diese Plätze umfassen den Platz 3 als untersten Platz und den Platz 4 als obersten Platz. Andere Speicherplätze, z.B. 6, 8 befinden sich an Plätzen mit dazwischenliegenden Adressen. Die Adresse des Speicherplatzes 14 gerade oberhalb der oberen Grenze des Zwischenspeichers wird in dem zyklischen Programm verwendet. Ein Steuerschaltkreis ermöglicht den Zugriff auf Speicherplätze des Zwischenspeichers, indem er die laufende absolute Adresse von jedem Speicherplatz erzeugt und an ein Zeigerregister ausgibt. Die Funktion dieses Steuerschaltkreises wird durch den Distanzzeiger 16 dargestellt.
Wenn man annimmt, daß der Speicherplatz 6 gerade ausgelesen werden soll, so zeigt der Zeiger 16 auf diesen Platz. Einmal ausgeführt, wird die Zeigeradresse 16 inkrementiert mit Eins, und der Speicherplatz 8 wird beim Lesen oder beim Schreiben im Verlauf des nächsten Zyklus angezeigt. Dieses läuft identisch so ab, bis der letzte Speicherplatz 4 des Zwischenspeichers gelesen ist. Die an den Zeiger 16 ausgegebene Adresse wird mit Eins inkrementiert und wird zur Adresse des Speicherplatzes 14, wobei die obere Grenze des Zwischenspeichers überschritten wird. Der Steuerschaltkreis erkennt das Anliegen der Adresse des Platzes 14 im Register, das die Eingangsadresse des Zeigers enthält, der Steuerschaltkreis setzt den Inhalt dieses Registers auf Null zurück, und es wird auf den Speicherplatz 3 mit der niedrigsten Adresse gezeigt, die der nächste Platz ist, auf den man zugreift. In diesem Zwischenspeicher greift man sequentiell auf einen Speicherplatz nach dem anderen zu. Der Steuerschaltkreis erkennt, daß das Ende des Zwischenspeichers erreicht ist, wenn die Adresse des Speicherplatz 14 grade oberhalb der Obergrenze des Zwischenspeichers an den Zeiger ausgegeben wird.
Der Steuerschaltkreis eines solchen Zwischenspeichers kann in der Weise ausgeführt sein, daß ein Register mit M-1 geladen wird, wobei M die Zahl der Plätze im Zwischenspeicher ist, der Inhalt dieses Registers bei jedem Lese- oder Schreibzyklus dekrementiert wird und das Register auf den Wert M-1 zurückgesetzt wird, wenn der Inhalt des Registers 0 erreicht. Der Inhalt des Registers wird der Adresse des niedrigsten Platzes im Zwischenspeicher hinzugefügt. Es gibt keine Beschränkung in bezug auf die Größe des Zwischenspeichers und auch nicht in bezug auf die Startadresse des Zwischenspeichers. Er kann eine beliebige Größe haben. Dieser Zwischenspeicher funktioniert nicht, wenn die Adresse pro Schritt um zwei Speicherplätze oder mehr inkrementiert wird, da man den Speicherplatz 14 überspringen kann.
Fig. 2 stellt einen anderen Zirkularzwischenspeicher nach Stand der Technik dar. Ein solcher Zirkularzwischenspeicher wird z.B. in US-A-4 800 524 beschrieben. Eine Gruppe von Speicherplätzen bildet einen Teil des Zwischenspeichers. Der Zwischenspeicher umfaßt den Platz 23 als Platz mit der niedrigsten Adresse und den Platz 24 als Platz mit der höchsten Adresse. Die Speicherplätze 25, 27, 31, 32 befinden sich zwischen diesen zwei Grenzen. Ein Steuerschaltkreis ermöglicht den Zugriff auf die Speicherplätze des Zwischenspeichers, indem die Absolutadresse jedes Speicherplatzes erzeugt und ausgegeben wird. Dies wird durch einen Distanzzeiger 33 dargestellt.
Dieser Zwischenspeicher ermöglicht den Zugriff auf den Speicher mit Schritten, die größer als eine Einheit sind. In diesem Fall muß der Zwischenspeicher eine Anzahl an Speicherplätzen umfassen, die eine ganze Potenz von 2 ist. Wenn der Zwischenspeicher 2 Plätze umfaßt, müssen bei der niedrigsten Adresse 23 des Zwischenspeichers unter anderem alle n Bit niedrigsten Wertes 0 sein. Bei der höchsten Adresse des Zwischenspeichers werden also deren n Bit niedrigsten Wertes 1 sein. Wenn man als Beispiel den Fall mit n = 8 annimmt, so umfaßt der Zwischenspeicher 2&sup8; = 256 Speicherplätze Der Zeiger zeigt momentan den Platz 27 an, der die 12-Bit-Adresse 110010101000 haben kann. Es wird angenommen, daß der Steuerschaltkreis des Zwischenspeichers die Adressen um vier inkrementiert. Der nächste Platz, auf den er zeigen wird, wird der Platz 31 mit der Adresse 110010101100 sein. Dies wird sich wiederholen, bis das Ende des Zwischenspeichers fast erreicht ist. Nach Adressierung des Platzes 32 mit - zum Beispiel - der Adresse 110011111110 wird die Adresse um vier auf den Wert 110100000010 inkrementiert. Diese liegt außerhalb des Zwischenspeichers und wird durch den Steuerschaltkreis durch Änderung von Bit 8 erkannt. Das Bit 8 wird also auf Null zurückgesetzt und die neue Adresse ist 110000000010, Platz 25, nahe dem Ende mit der niedrigsten Adresse des Zwischenspeichers. Der Steuerschaltkreis für diesen Zwischenspeicher ist viel komplexer als der, der für den Zwischenspeicher in Fig. 1 notwendig ist. Der einfachste Schaltkreis ist derjenige, der sich ergibt, wenn der Zwischenspeicher mit allen vorher genannten Einschränkungen verwendet wird; das bedeutet, daß der Zwischenspeicher eine Länge von 2n haben muß und an einem Platz starten muß, dessen Adresse ein ganzzahliges Vielfaches von 2 ist, wobei deren n Bit mit niedrigstem Wert gleich Null sind. Aber dies stellt eine Einschränkung dar.
Unter Verwendung eines zusätzlichen Schaltkreises ist ein Zirkularzwischenspeicher zulässig, dessen Länge nicht eine Potenz von zwei ist. Zum Beispiel kann ein Zirkularzwischenspeicher mit 120 Plätzen dadurch möglich werden, daß man eine Änderung im achten Bit am Ausgang eines Addierers erfaßt, der dazu dient, 8 zu der Adresse des Zeigers hinzuzuzählen. Aber dieses ist noch komplizierter.
Es wird außerdem vorgeschlagen, die Zugriffsadresse um irgendeine Zahl an Plätzen zu dekrementieren und einen Zwischenspeicher beliebiger Länge zu verwenden, die nicht unbedingt ein Vielfaches von 2n sein muß.
Die vorgeschlagene Funktion eines Zirkularzwischenspeichers besteht darin, das Überschreiten der oberen Grenze der Adresse zu erfassen und den Zeiger für den Fall der positiven Inkrementierung auf die korrekte Anzahl der Plätze oberhalb der unteren Grenze zurückzusetzen, wobei diese Zahl gleich der Überschreitungslänge über die Adresse der oberen Grenze hinaus ist.
Unter Verwendung der Symbole Addr für die laufende Adresse, Nadr für die folgende Adresse, Inc für das Inkrement, Ladd für die Grenze der untersten Adresse und Hadd für die Grenze der obersten Adresse wird die nächste Adresse Nadr:
Addr + Inc,
wenigstens solange dies nicht größer als Hadd ist, in welchem Fall die nächste Adresse sein wird:
Nadr = Addr + Inc - Hadd + Ladd - 1.
Zum Beispiel gilt bei einem Zwischenspeicher mit einer oberen Grenzadresse von 120, einer unteren Grenzadresse von 10, einer laufenden Adresse von 117 und einem Inkrement von 4
Nadr = 117 + 4 - 120 + 10 - 1 = 10.
Wenn man umgekehrt eine negative Inkrementierung verwendet, so besteht die vorgeschlagene Funktion bei einem Zirkularzwischenspeicher darin, das Überschreiten der unteren Grenzadresse zu erfassen und den Zeiger auf die korrekte Zahl an Plätzen unterhalb der Obergrenze zurückzusetzen, wobei für den Fall mit negativem Inkrement die korrekte Zahl gleich der Überschreitungslänge unter die Adresse der unteren Grenze hinaus ist.
Unter Verwendung der gleichen Symbole und des gleichen Beispiels aber mit einem Inkrement von 4 wird die neue Adresse sein:
Addr + Inc,
wobei Inc eine mit Vorzeichen behaftete ganze Zahl ist. Wenn dieser Wert niedriger als die untere Grenzadresse ist, wird die nächste Adresse sein:
Nadr = Addr + Inc - Hadd + Ladd - 1.
Unter der Annahme, daß die laufende Adresse 12 ist, wird die nächste Adresse sein:
Nadr = 12 - 4 + 120 - 10 + 1 = 119.
Die obengenannte Patentanmeldung versucht die Probleme aufgrund der Beschränkungen, die durch die vorher beschriebenen Zwischenspeicher entstehen, zu lösen, indem zum Ausführen dieser Operationen vier Register mit N Bit eingerichtet werden, die enthalten: die erste Grenzadresse im Zwischenspeicher; die nächste Adresse, auf die zugegriffen wird; den Wert des Inkrements und die Länge des Zwischenspeichers. Man kann entweder das erste Grenzadressenregister oder das Längenregister durch ein Register ersetzen, das eine zweite Grenzadresse des Registers enthält. Die Inkrementierung und der Adressierungszyklus werden so ausgeführt, daß der Zwischenspeicher eine beliebige Länge haben kann und an beliebiger Stelle im Speicher angeordnet sein kann. Die Inhalte des Inkrementregisters werden den Inhalten des Registers mit der laufenden Adresse hinzugefügt, und wenn die Grenze des Zwischenspeichers überschritten wird, wird eine alternative Adresse ausgewählt, wobei diese alternative Adresse oben beschrieben ist. Dieser Schaltkreis führt jedoch zu einigen Problemen.
Zunächst ist der Schaltkreis aufwendig, da wenigstens vier unterschiedliche Schaltkreisblöcke verwendet werden, nämlich ein Multiplexer, ein Addierer, ein Addierer/Subtrahierer und ein Vergleicher. Dieses macht die Optimierung des Schaltkreises zur Einstellung der optimalen Leistung bei jedem Herstellungsverfahren schwierig, da jeder Block individuell optimiert werden muß, wonach die Effekte eines Blocks auf die mit ihm verbundenen Blöcke überprüft werden müssen. Es ist daher wahrscheinlich, daß der Schaltkreis mit nicht optimaler Geschwindigkeit arbeitet und daß jede Modifizierung beim Herstellungsverfahren einen beträchtlichen Optimierungsaufwand nach sich zieht.
Zweitens wird durch den Schaltkreis die unter den zwei möglichen folgenden Adressen zu verwendende erst vollständig am Ende der Verarbeitung bestimmt. Zwei Adressen werden berechnet, dann wird die erste temporäre nächste Adresse mit einer festen Grenzadresse oder der Länge des Zwischenspeichers verglichen, um festzustellen, welche die nächste provisorische zu verwendende Adresse ist. Die Verwendung eines Bit-für-Bit-Vergleichers führt zu Verzögerungen aufgrund der Komplexität eines solchen Schaltkreises, und die Aufnahme in den kritischen Pfad bei der Berechnung der nächsten Adresse bedeutet, daß eine zusätzliche Verzögerung entsteht, nachdem die beiden nächsten Adressen berechnet worden sind.
Die Aufgabe der vorliegenden Erfindung, wie sie in Anspruch 1 beansprucht wird, besteht darin, als Ausgleich einen einfachen, schnellen Adressierungsschaltkreis für ein Zirkularregister anzugeben, der physikalisch so aufgebaut ist, daß eine Adressierung vom Typ Modulo eines Zwischenspeichers beliebiger Größe möglich wird, der sich an beliebiger Adresse im Speicher befindet und in dem man den Zeiger bei jeder Adressierungsoperation in beliebiger Größe bis zur Größe des Zwischenspeichers inkrementieren oder dekrementieren kann. Im übrigen zielt die Erfindung darauf, einen solchen Schaltkreis mit einem reduzierten kritischen Pfad zur Sicherstellung höchster Geschwindigkeit mit einem einfachen Schaltkreis zur Vereinfachung der Funktionsoptimierung und zur Vereinfachung der Anpassung an die Herstellungsverfahren anzugeben. Die Erfindung zielt außerdem darauf ab, einen Schaltkreis anzugeben, den man leicht auf die Größe des Zwischenspeichers skalieren kann und wo man die gesamte Adressierungslänge ausnutzen kann.
Besondere Ausführungsformen der Erfindung werden in den dazugehörigen abhängigen Ansprüchen beansprucht.
Insbesondere ist erfindungsgemäß ein Schaltkreis beschrieben, um die laufende Zugriffsadresse eines Zirkularzwischenspeichers in einem elektronischen Speicher mit einem Inkrement zu inkrementieren, um die nächste Adresse zu erzeugen. Dieser Schaltkreis umfaßt einen Additionsschaltkreis, um die laufende Adresse dem Inkrement hinzuzufügen und um einen ersten temporären Wert der nächsten Adresse zu erzeugen, und einen Schaltkreis, der die nächste Adresse auf eine Basisadresse plus Überschreitung zurücksetzt, wenn die inkrementierte Adresse eine Grenzadresse um eine Zahl gleich der Überschreitung überschreitet. Um die nächste Adresse zu berechnen , wird ein Additionsschaltkreis angegeben, der nur drei Addierer zum Empfang der laufenden Adresse, des Inkrements und der Grenzadresse und zur Erzeugung eines ersten und eines zweiten temporären Wertes für die nächste Adresse und der Differenz zwischen dem ersten temporären Wert der nächsten Adresse und der Grenzadresse sowie einen Selektionsschaltkreis zur Auswahl einer der zwei temporären Werte der nächsten Adresse als nächste Adresse umfaßt, wobei die Auswahl aufgrund der Polarität der Differenz zwischen dem ersten temporären Wert der nächsten Adresse und der Grenzadresse erfolgt.
Das Inkrement kann positives oder negatives Vorzeichen haben, das Vorzeichen, das im Verlauf der Arbeit des Schaltkreises ausgewählt werden muß. Desgleichen können die Größe des Inkrements und die Grenzadressen des Zwischenspeichers gewählt werden, während der Schaltkreis arbeitet.
Ein solcher Schaltkreis kann einen ersten Addierer umfassen, der die laufende Adresse und das Inkrement zusammenzählt, um einen ersten temporären Wert der nächsten Adresse zu erzeugen, sowie einen zweiten Addierer, der je nach Vorzeichen des Inkrements den ersten temporären Wert der nächsten Adresse und die Grenzadresse addiert oder subtrahiert, um den Wert der Differenz und ein Signal zu bilden, das das Überschreiten der Grenzadresse durch den ersten temporären Wert der Adresse anzeigt; sowie einen dritten Addierer, der je nach Polarität des Inkrements den Wert der Differenz und die Basisadresse addiert oder subtrahiert, um einen zweiten temporären Wert der nächsten Adresse zu erzeugen.
Der zweite und der dritte Addierer kann ein Übertragssignal am Eingang empfangen, das die Polarität des Inkrements angibt.
In den möglichen bevorzugten Ausführungsformen wird davon ausgegangen, daß einer der Eingänge jedes der beiden Addierer zwei und drei mit dem Ausgang des ersten bzw. zweiten Inverters verbunden ist oder daß einer der Eingänge des zweiten Addierers mit dem Ausgang des dritten Inverters verbunden ist.
Insbesondere kann der Schaltkreis umfassen: einen ersten Addierer mit zwei Eingängen, dessen Ausgang mit einem Eingang eines ersten Multiplexers mit zwei Eingängen verbunden ist und nachfolgend mit dem ersten Eingang eines zweiten Addierers mit zwei Eingängen verbunden ist; wobei der Ausgang des zweiten Addierers mit zwei Eingängen mit dem ersten Eingang eines dritten Addierers verbunden ist; wobei der Ausgang des dritten Addierers mit zwei Eingängen mit einem zweiten Eingang des ersten Multiplexers verbunden ist; wobei der Ausgang des ersten Multiplexers mit einem ersten Eingang des ersten Addierers mit zwei Eingängen verbunden ist; u.a. eine Verbindung zwischen einem Übertragungsausgang des zweiten Addierers mit zwei Eingängen und eine Verbindung zur Steuerung des ersten Multiplexers umfassend.
Der Schaltkreis kann u.a. einen zweiten und einen dritten Multiplexer umfassen, deren Ausgänge mit den zweiten Eingängen des zweiten bzw. des dritten Multiplexers verbunden sind und wobei der erste Eingang, zweite Eingang und Steuereingang jeweils miteinander verbunden sind.
Bei den bevorzugten möglichen Ausführungsformen wird davon ausgegangen, daß man einen ersten Inverter zwischen Ausgang des ersten Addierers und den ersten Eingang des zweiten Addierers einfügt und man einen zweiten Inverter zwischen Ausgang des zweiten Addierers und den ersten Eingang des dritten Addierers einfügt; daß ein dritter Inverter geschaltet ist zwischen Ausgang des zweiten Multiplexers und zweitem Eingang des zweiten Addierers.
Der Schaltkreis wird außerdem vorzugsweise eine Verbindung zwischen dem Steuereingang des zweiten Multiplexers und dem Übertragungseingang des dritten Addierers in der ersten Ausführungsform umfassen sowie eine Verbindung zwischen dem Steuereingang des zweiten Multiplexers und den Übertragungseingängen des zweiten und des dritten Addierers in der zweiten Ausführungsform umfassen.
Die Vorschläge der vorliegenden Erfindung lassen sich wie unten mit Bezug auf die speziellen Ausführungsformen beschrieben realisieren, wobei Bezug genommen wird auf die schematischen Darstellungen in Fig. 3 und 4, wobei:
Fig. 1, wie bereits beschrieben, einen Zirkularzwischenspeicher nach früherer Technik schematisch darstellt;
Fig. 2, wie bereits beschrieben, einen anderen Zirkularzwischenspeicher nach früherer Technik schematisch darstellt;
Fig. 3 ein Blockdiagramm einer Ausführungsform eines Steuerschaltkreises eines Zirkularzwischenspeichers gemäß der vorliegenden Erfindung ist;
Fig. 4 ein Blockdiagramm einer anderen Ausführungsform eines Steuerschaltkreises eines Zwischenspeichers gemäß der vorliegenden Erfindung ist.
Fig. 3 stellt einen Inkrementierungsschaltkreis 36 gemäß einer ersten Ausführungsform der Erfindung dar, der die Inkrementierung der laufenden Adresse eines Zirkularzwischenspeichers eines elektronischen Speichers zur Erzeugung der folgenden Adresse ermöglicht. Der Schaltkreis umfaßt: einen Additionsschaltkreis 40 zum Zusammenzählen der laufenden Adresse Addr und des Inkrements Inc und zum Erzeugen eines ersten temporären Wertes der nächsten Adresse Nadr1; einen Schaltkreis 51, 56, 63, der die nächste Adresse auf die Basisadresse Ladd/Hadd plus Überschreitung zurücksetzt, wenn die inkrementierte Adresse eine Grenzadresse Hadd/Ladd um eine Zahl überschreitet, die gleich der Überschreitung ist. In dem Schaltkreis 36 für die Berechnung der neuen Adresse ist ein Additionsschaltkreis vorgesehen, der drei Addierer 40, 56, 63 umfaßt, die die laufende Adresse Addr, das Inkrement Inc und die Grenzadresse Hadd/Ladd lesen und einen ersten und einen zweiten temporären Wert der nächsten Adresse Nadr1, Nadr2 und die Differenz zwischen dem ersten temporären Wert Nadr1 für die nächste Adresse und der Grenzadresse angeben, wobei der Inkrementierungsschaltkreis einen Auswahlschaltkreis zum Auswählen eines der zwei temporärer Werte der nächsten Adresse umfaßt, wobei die Auswahl nach dem Vorzeichen der Differenz zwischen dem ersten temporären Wert für die nächste Adresse und der Grenzadresse erfolgt. Die meisten Schaltkreise arbeiten mit vieladrigen Datenbussen. In dem vorliegenden Beispiel geht man von einer Adressenlänge von 16 Bit aus. Die Adressenlänge kann jedoch auch eine beliebige Bitzahl sein.
Der erste Addierer 40 hat zwei Eingänge 41, 42 und einen Ausgang 43. Der Ausgang 43 dieses Addierers 40 ist mit einem Eingang eines ersten Inverters 45 und einem Eingang (b) 47 eines ersten Multiplexers 49 mit zwei Eingängen verbunden. Ein zweiter Multiplexer 51 mit zwei Eingängen empfängt die höchste Adresse Hadd und die niedrigste Adresse Ladd des Zwischenspeichers über seine Eingänge (b) bzw. (a). Ein dritter Multiplexer 53 mit zwei Eingängen empfängt die niedrigste Adresse Ladd und die höchste Adresse Hadd des Zwischenspeichers über seine Eingänge (b) bzw. (a). Die Auswahleingänge 54, 55 des zweiten und dritten Multiplexers sind zusammengeschaltet und empfangen ein Signal inc-sign. Der Ausgang des ersten Inverters 45 ist mit dem ersten Eingang eines zweiten Addierers mit zwei Eingängen 56 verbunden. Der Ausgang des zweiten Multiplexers 51 ist mit dem zweiten Eingang des zweiten Addierers 56 verbunden, dessen Übertragungseingang 57 über einen Inverter 73 das negierte inc-sign-Signal empfängt und dessen Übertragsausgang 59 mit einem Auswahleingang 60 des ersten Multiplexers 49 verbunden ist. Der Ausgang des Addierers 56 ist mit einem Eingang eines zweiten Inverters 61 verbunden, dessen Ausgang mit einem ersten Eingang 62 eines dritten Addierers mit zwei Eingängen 63 verbunden ist. Dieser Addierer 63 hat einen zweiten Eingang 64, der mit dem Ausgang 65 des dritten Multiplexers 53, einem Übertragseingang 66, der das inc-sign- Signal empfängt, und einem Ausgang 67 verbunden ist, der mit dem Eingang (a) 68 des ersten Multiplexers 49 verbunden ist. Der Ausgang 71 des ersten Multiplexers 49 ist der Schaltkreisausgang, er ist auch mit dem ersten Eingang 41 des ersten Addierers 40 verbunden. Die Signale Inc und inc- sign werden vqn einem Schaltkreis 72 ausgegeben, der die Modifizierung der Polarität des inc-sign und die Größe des Inkrements Inc im Verlauf des Programms ermöglicht.
Jeder der Addierer, Multiplexer und Invertierer besteht aus einer gewissen Anzahl, 16 in diesem Fall, an Schaltkreisen für ein Bit, die identisch sind und geeignet miteinander verbunden sind.
Die Multiplexer 49, 51, 53 übertragen die Daten von ihrem Eingang (b) zu ihrem Ausgang, wenn die jeweiligen Auswahleingänge im Zustand LOW bleiben, und übertragen die an ihrem Eingang (a) anliegenden Daten an ihren Ausgang, wenn die jeweiligen Auswahleingänge auf dem Zustand HIGH bleiben.
Das Signal inc-sign gibt an, daß die laufende Adresse inkrementiert oder dekrementiert werden muß. Es ist im zustand LOW bei einem positiven Inkrement und im Zustand HIGH bei einem negativen Inkrement (Dekrement).
Wenn man als Beispiel den Fall mit positivem Inkrement heranzieht, ist das Signal inc-sign im Zustand LOW. Dieses Signal, das an den Auswahleingängen des zweiten und dritten Multiplexers 51, 53 anliegt, veranlaßt, daß die Daten an den Eingängen (b) jedes Multiplexers an deren jeweilige Ausgänge weitergeleitet werden. Die maximale Adresse des Zwischenspeichers Hadd wird so an den zweiten Ausgang des Addierers 56 ausgegeben, und die minimale Adresse des Zwischenspeichers Ladd wird an den zweiten Eingang 64 des Addierers 63 ausgegeben. Das gesamte Inc mit Vorzeichen, das den notwendigen Schritt zwischen laufender Adresse Addr und der nächsten Adresse Nadr darstellt, wird durch einen Auswahlschaltkreis 72 ausgegeben, und zwar jeweils an den zweiten Eingang 42 des ersten Addierers 40 und den Auswahleingang des Multiplexers 51 und 53: der Schaltkreis 72 trennt in dem Inkrement-Signal den Absolutwert und das Vorzeichen. Die laufende Adresse Addr wird an den ersten Eingang 41 ausgegeben. Der Ausgang 43 gibt danach einen ersten temporären Wert der nächsten Adresse Nadr1 aus, der die laufende Adresse Addr plus Inkrement Inc am Eingang (b) 47 des ersten Multiplexers 49 ist. Also
Nadr1 = Addr + Inc.
Der zweite Addierer 56 empfängt über seinen ersten Eingang das Inverse des ersten temporären Wertes der nächsten Adresse not (Nadr1) vom ersten Inverter 45 und die maximale Adresse Hadd des Zwischenspeichers über seinen zweiten Eingang. Der Übertragseingang 57 des zweiten Addierers 56 wird durch das Signal not(inc-sign) auf HIGH gehalten, und daher wird ein Übertragsbit dem Ausgang hinzugefügt. Das Hinzufügen von diesem entspricht dem Abziehen des ersten temporären Wertes der nächsten Adresse Nadr1 von der Maximaladresse Hadd des Zwischenspeichers:
not(Hadr1) + Hadd + 1 = (-Nadr1 -1) + 1 + Hadd
= Hadd - Nadr1 - 1 + 1
= Hadd - Nadr1.
Tatsächlich folgt aus Binärarithmetik mit einer festen Anzahl an Bits: not(x) + 1 = -x.
Der Ausgang dieses zweiten Addierers 56 wird an den zweiten Inverter 61 und dann als invertierter Ausgang des zweiten Addierers an den ersten Eingang 62 des dritten Addierers 63 ausgegeben, über dessen zweiten Eingang 64 die niedrigste Adresse Ladd des Zwischenspeichers eingelesen wird. Diese werden hinzugefügt, ohne Übertragsbit, da sein Eingang 66 das Signal inc-sign im Zustand LOW einliest. Das am Ausgang des dritten Addierers 63 verfügbare Ergebnis ist der zweite temporäre Wert für die nächste Adresse Nadr2, der am Eingang (a) des Multiplexers 49 anliegt. Das Ergebnis dieser Addition ist das folgende:
Nadr2 = not(Hadd - Nadr1) + Ladd;
Nadr2 = -(Hadd - Nadr1) - 1 + Ladd;
Nadr2 = - Hadd + Nadr1 - 1 + Ladd;
Nadr2 = Nadr1 - Hadd + Ladd - 1;
Nadr2 = Addr + Inc - Hadd + Ladd - 1.
Die zwei möglichen nächsten Adressen werden jetzt ausgegeben. Der erste temporäre Wert der nächsten Adresse Nadr1 muß verwendet werden, wenn sich das Inkrement ergibt, ohne den höchsten Adressenwert des Zwischenspeichers zu überschreiten, der zweite temporäre Wert der nächsten Adresse wird verwendet, wenn das Inkrement den ersten temporären Wert der nächsten Adresse den oberen Adressengrenzwert des Zwischenspeichers übersteigen läßt.
Die Wahl des temporären Wertes der nächsten zu verwendenden Adresse erfolgt über den Auswahleingang 60 des ersten Multiplexers 49. Er empfängt ein Signal vom Übertragsausgang 59 des zweiten Addierers 56. Wenn der erste temporäre Wert der nächsten Adresse Nadr1 niedriger als die maximale Adresse des Zwischenspeichers Hadd ist, so wird dieser Übertragsausgang in niedrigem Zustand sein. Das wird dazu führen, daß der erste Multiplexer 49 die verfügbaren Daten an seinem Eingang (b) nämlich den ersten temporären Wert der nächsten Adresse Nadr1, an seinen Ausgang 71, sowie zum Zeiger und zum ersten Addierer 40 übertragen wird. Wenn jedoch der erste temporäre Wert der nächsten Adresse Nadr1 größer als die maximale Adresse Hadd des Zwischenspeichers ist, wird der Übertragsausgang 59 im Zustand HIGH sein, da sich eine negative Zahl aus der Addition ergeben wird. Dieses wird dazu führen, daß der erste Multiplexer 49 die an seinem Eingang (a) anliegenden Daten, nämlich den zweiten temporären Wert der nächsten Adresse Nadr2 über seinen Ausgang an den Zeiger und an den ersten Addierer 40 ausgeben wird.
So wird die erforderliche Spezifizierung erfüllt, indem die Adresse auf den unteren Grenzwert plus Überschreitung zurückgesetzt wird, wenn die an dem Zeiger übertragene nächste Adresse die obere Grenze Hadd überschreitet.
Desgleichen wird für den Fall, daß negative Inkremente verwendet werden, das Signal inc-sign im Zustand HIGH sein. Dieses Signal, das an den Auswahleingängen des zweiten und dritten Multiplexers 51, 53 anliegt, läßt die Daten an den Eingängen (a) jedes Multiplexers zu deren jeweiligen Ausgängen durch. Die minimale Adresse des Zwischenspeichers Ladd wird so an den zweiten Eingang des Addierers 56 ausgegeben, und die maximale Adresse des Zwischenspeichers Hadd wird an den zweiten Eingang 64 des Addierers 63 ausgegeben. Das gesamte Inc mit Vorzeichen, das den notwendigen Übergang zwischen laufender Adresse Addr und der nächsten Adresse Nadr darstellt, wird an den zweiten Eingang 42 des ersten Addierers 40 ausgegeben. Die laufende Adresse Addr wird an den ersten Eingang 41 ausgegeben. Der Ausgang 43 gibt in der Folge einen ersten temporären Wert der nächsten Adresse Nadr1 aus, der die laufende Adresse Addr plus Inkrement Inc am Eingang (b) 47 des ersten Multiplexers 49 ist. Also:
Nadr1 = Addr + Inc.
Der zweite Addierer 56 empfängt über seinen ersten Eingang das Inverse des ersten temporären Wertes der nächsten Adresse not(Nadr1) vom ersten Inverter 45 und die minimale Adresse Ladd des Zwischenspeichers über seinen zweiten Eingang. Der Übertragseingang 57 des zweiten Addierers 56 wird durch das Signal not(inc-sign) auf LOW gehalten, und daher wird kein Übertragsbit dem Ausgang zugefügt. Das Zufügen dieses entspricht dem Abziehen des ersten temporären Wertes der nächsten Adresse Nadr1 von der minimalen Adresse Ladd des Zwischenspeichers weniger 1:
not(Nadr1) + Ladd = (- Nadr1 - 1) + Ladd
= Ladd - Nadr1 - 1.
Der Ausgang dieses zweiten Addierers 56 liegt am zweiten Inverter 61 und dann als invertierter Ausgang des zweiten Addierers am ersten Eingang 62 des dritten Addierers 63 an, dessen zweiter Eingang 64 die höchste Adresse Hadd des Zwischenspeichers empfängt. Diese werden zusammengefügt, mit einem Übertragsbit, da der Eingang 66 das Signal inc-sign im Zustand HIGH empfängt, und das Ergebnis ist der zweite temporäre Wert der nächsten Adresse Nadr2, der an den Eingang (a) des Multiplexers 49 ausgegeben wird. Das Ergebnis dieser Addition ist das folgende:
Nadr2 = not(Ladd - Nadr1 -1) + Hadd + 1;
Nadr2 = -Ladd + Nadr1 + 1 - 1 + Hadd + 1;
Nadr2 = Nadr1 - Ladd + Hadd + 1;
Nadr2 = Addr + Inc + Hadd + Ladd + 1.
Die zwei nächsten möglichen Adressen werden jetzt ausgegeben. Der erste temporäre Wert der nächsten Adresse Nadr1 muß verwendet werden, wenn sich das Dekrement ergeben kann, ohne den niedrigsten Grenzwert der Adresse des Zwischenspeichers zu überschreiten, der zweite temporäre Wert der nächsten Adresse wird verwendet, wenn das Dekrement den ersten temporären Wert der nächsten Adresse die untere Grenzadresse des Zwischenspeichers unterschreiten läßt.
Die Wahl des temporären Wertes der zu verwendenden nächsten Adresse erfolgt über den Auswahleingang 60 des ersten Multiplexers 49. Er empfängt ein Signal vom Übertragsausgang 59 des zweiten Addierers 56. Wenn der erste temporäre Wert der nächsten Adresse Nadr1 größer als der untere Grenzwert für die Adresse Ladd des Zwischenspeichers ist, wird der Übertragsausgang im niedrigen Zustand sein. Dies wird dazu führen, daß der erste Multiplexer 49 den ersten temporären Wert der nächsten Adresse Nadr1, der an seinem Eingang (b) anliegt, an seinen Ausgang übertragen wird, sowie an den Zeiger und an den ersten Addierer 40. Wenn jedoch der erste temporäre Wert der nächsten Adresse Nadr1 kleiner als die minimale Adresse Ladd des Zwischenspeichers ist, wird der Übetragsausgang 59 im Zustand HIGH sein, da sich eine negative Zahl aus der Addition ergeben wird. Dies wird dazu führen, daß der erste Multiplexer 49 den zweiten temporären Wert der nächsten Adresse Nadr2 an seinem Eingang (a) zum Zeiger und zum ersten Addierer 40 übertragen wird.
Somit wird gleichermaßen die erforderliche Spezifikation erfüllt, indem die Adresse auf den oberen Grenzwert minus überschreitung zurückgesetzt wird, wenn die an den Zeiger übertragene nächste Adresse kleiner als der untere Grenzwert Ladd ist.
Bei dieser Ausführungsform kann die Geschwindigkeit der Bearbeitung durch Verzögerung auf dem kritischen Pfad beschränkt sein. Der kritische Pfad ist der Pfad der Daten, der der letzte bei der Bestimmung des erforderlichen Ergebnisses für die Ausgabe der nächsten Adresse an den Zeiger ist. Für den Schaltkreis in Fig. 3 durchläuft der kritische Pfad den ersten Addierer 40, den ersten Inverter 45, den zweiten Addierer 56, den zweiten Inverter 61, den dritten Addierer 63 und den ersten Multiplexer 49.
Bei der Überprüfung der Ableitung des Ausgangs des dritten Addierers 63 kann man zu einem vereinfachten Schaltkreis mit einem reduzierten kritischen Pfad gelangen. Der Ausgang des dritten Addierers 63 für den Fall der positiven Inkrementierung muß sein:
Nadr2 = Nadr1 - Hadd + Ladd - 1, was ergibt:
Nadr2 = Nadr1 + not(Hadd) + Ladd.
In dem Fall der negativen Inkrementierung muß dieser Ausgang sein:
Nadr2 = Nadr1 - Ladd + Hadd + 1, was ergibt:
Nadr2 = Nadr1 + Hadd + not(Ladd) + 2.
Fig. 4 zeigt einen Schaltkreis, der diese Gleichungen wiedergibt, mit einem anderen Schaltkreis, um den zweiten temporären Wert für die nächste Adresse Nadr2 zu erhalten. Dieser Schaltkreis ist im wesentlichen identisch mit dem in Fig. 3, und die identischen Funktionen haben identische Bezugszeichen. Der erste und der zweite Inverter 45, 61 sind fortgefallen, ein dritter Inverter 81 ist zwischen dem Ausgang des zweiten Multiplexers 51 und dem zweiten Eingang des zweiten Addierers 56 eingefügt. Die Übertragseingänge 57, 66 des zweiten und dritten Addierers 56, 63 sind jeweils mit dem inc-sign-Signal verbunden. Die Eingänge (a) und (b) am ersten Multiplexer 49 sind invertiert.
Für den Fall der positiven Inkrementierung und wenn das inc-sign-Signal auf LOW liegt, fügt der zweite Addierer 56 den ersten temporären Wert der nächsten Adresse Nadr1 vom Ausgang 43 des ersten Addierers 40 zu dem Inversen der höchsten Adresse des Zwischenspeichers not (Hadd) hinzu, wobei das inc-sign-Signal im Zustand LOW am Übertragseingang das Hinzufügen eines Übertragsbits verhindert. Der Ausgang dieses zweiten Addierers ist daher:
Nadr1 + not(Hadd) = Nadr1 - Hadd - 1.
Der dritte Addierer 63 fügt das Ergebnis dieser Addition zu der niedrigsten Adresse Ladd des Zwischenspeichers hinzu. Das inc-sign-Signal im Zustand LOW am Übertragseingang sorgt dafür, daß kein Übertragsbit hinzugefügt wird, und der Ausgang des dritten Addierers 63 ist daher:
Nadr2 = (Nadr1 - Hadd - 1) + Ladd;
Nadr2 = Nadr1 - Hadd + Ladd - 1,
was identisch mit dem entsprechenden Ergebnis des Schaltkreises in Fig. 3 ist.
Für den Fall der negativen Inkrementierung und wenn das inc-sign-Signal auf HIGH liegt, fügt der zweite Addierer 56 dem ersten temporären Wert der nächsten Adresse Nadr1 von dem Ausgang 43 des ersten Addierers 40 das Inverse der niedrigsten Adresse des Zwischenspeichers not (Ladd) hinzu, wobei das inc-sign-Signal im Zustand HIGH am Übertragseingang dem Ausgang Eins hinzufügt. Der Ausgang des zweiten Addierers ist daher:
Nadr1 + not (Ladd);
Nadr1 - Ladd.
Der dritte Addierer 63 fügt dem Ergebnis dieser Addition die höchste Adresse Hadd des Zwischenspeichers hinzu. Das inc-sign-Signal im Zustand HIGH am Übertragseingang veranlaßt, daß ein Übertragsbit hinzugefügt wird, und der Ausgang des dritten Addierers 63 ist also:
Nadr2 = (Nadr1 - Ladd) + Hadd + 1;
Nadr2 = Nadr1 - Ladd + Hadd + 1,
was identisch dem entsprechenden Ergebnis des Schaltkreises in Fig. 3 ist.
Jedoch ändert sich in diesem Fall die Funktion des ersten Multiplexers. Wenn der erste temporäre Wert der Adresse den oberenadressengrenzwert Hadd nicht überschreitet, so ist das Ergebnis der durch den zweiten Inverter ausgeführten Addition negativ, was dazu führt, daß ein Übertragsausgangssignal 59 mit hohem Pegel am Steuereingang des Multiplexers 49 anliegt. Wenn der erste temporäre Wert der Adresse den oberen Adressengrenzwert überschreitet, ist das Ergebnis der Addition positiv, und der Übertragsausgang 59 ist in niedrigem Zustand. Dies ist das Gegenteil von der Situation, wie sie mit Bezug auf Fig. 3 beschrieben wurde. Das rührt daher, daß die Eingänge des dritten Inverters 49 invertiert sind: der erste temporäre Wert der nächsten Adresse in Nadr1 wird an den Eingang (a) angelegt, und der zweite temporäre Wert der nächsten Adresse Nadr2 wird an den Eingang (b) angelegt.
In dem Schaltkreis ist wenigstens ein Inverter notwendig, und die Länge des kritischen Pfades wird reduziert. Der Eingang und der Ausgang des Inverters 81 sind tatsächlich konstant, sie werden nur geändert, wenn sich die Richtung der Inkrementierung ändert, was angezeigt wird durch die Änderung des Vorzeichens des inc-sign-Signals, oder für den Fall daß eine der Grenzadressen Ladd, Hadd während des Betriebs des Schaltkreises geändert wird. Der kritische Pfad ist um zwei Verzögerungen durch Inverter verkürzt. Dieses stellt einen großen Zeitgewinn dar, da die Verwendung von Adressengeneratoren bei Zwischenspeicherentwicklungen mit Schaltkreisen zunächst darauf abzielt, die Arbeitsgeschwindigkeit gegenüber Software-Installationen zu verbessern.
Die Erfindung erfüllt daher die Aufgaben, einen Adressierungsschaltkreis anzugeben, der mit einfachem Material entwickelt wurde und schnell ist, der sich fur einen Zirkularzwischenspeicher eignet, ohne Einschränkungen in bezug auf die Anfangs- und End-Adressen oder die Größe des Zwischenspeichers oder die Größe oder das Vorzeichen der Inkremente zwischen den aufeinanderfolgenden Adressen zur Folge zu haben. Alle verwendeten Parameter - obere und untere Adressengrenzwerte, Größe und Vorzeichen des Inkrements - können während des Betriebs des Schaltkreises beliebig geändert werden. Die Arbeitsgeschwindigkeit wird optimiert durch Verwendung von einfachen Funktionsblöcken, indem Inverter auf dem kritischen Pfad herausgenommen werden, indem entschieden wird, welcher von zwei temporären Werten der nächsten Adresse verwendet wird, bevor der temporäre Wert der nächsten Adresse berechnet wird, und weil die Konfiguration bei positiver Inkrementierung oder negativer Inkrementierung mittels zweitem und drittem Multiplexer erfolgt, hier noch außerhalb des kritischen Pf ades. Der Schaltkreis verwendet nur zwei Funktionsblöcke unterschiedlichen Typs - einen Addierer mit zwei Eingängen und einen Multiplexer mit zwei Eingängen plus einer Gruppe von Invertern. Dieses vereinfacht die Optimierung des Schaltkreises, weil es nur notwendig ist, zwei einfache Funktionsblöcke zu optimieren, was es erlaubt, höchste Arbeitsgeschwindigkeiten zu erzielen und die Anpassung des Schaltkreises an Modifizierungen des Verlaufs des Herstellungsprozesses zu vereinfachen. Die Erweiterung oder die Reduzierung des Schaltkreises, um ihn an eine beliebige Adressenlänge anzupassen, ist einfach, indem elementare Ein-Bit-Addierer, Multiplexer und parallel dazu Inverter hinzugefügt oder weggenommen werden.
Obgleich die Erfindung beschrieben wurde mit Bezug auf zwei spezielle Ausführungsformen, sind zahlreiche Ausführungsformen möglich. Zum Beispiel die Verwendung von anderen Adressenlängen als 16, das Fortlassen des zweiten und dritten Multiplexers, wenn ein einziges positives oder negatives Inkrementierungsvorzeichen ausreicht; und die Integration anderer Multiplexer, um den Steuerschaltkreis für zwei Zirkularzwischenspeicher oder mehr auszulegen.

Claims

1. Schaltkreis zur Inkrementierung mit einem Inkrement (Inc) einer laufenden Adresse (Addr) eines Pufferumlaufspeichers in einem elektronischen Speicher, wobei diese laufende Adresse sich zwischen einer unteren Grenzadresse und einer oberen Grenzadresse (Ladd, Hadd) befindet, wobei das Inkrement (Inc) es ermöglicht, die nächste Adresse zu bilden, welcher Schaltkreis umfaßt:

- einen Additionssöhaltkreis (40), um die laufende Adresse dem Inkrement hinzuzufügen und um einen ersten temporären Wert der nächsten Adresse (Nadr1) zu erzeugen;

gekennzeichnet durch

- einen Schaltkreis (45, 56, 61, 49), der als zweiten temporären Wert der nächsten Adresse (Nadr2) eine erste Grenzadresse (Ladd) ausgibt, die beim Überschreiten, wenn der erste temporäre Wert der nächsten Adresse (Nadr1) die andere Grenzadresse (Hadd) überschreitet, um eine der besagten Überschreitung gleiche Zahl modifiziert ist, wobei diese Schaltung umfaßt:

- einen zweiten Addierer (56), der den ersten temporären Wert der nächsten Adresse und eine erste Grenzadresse einliest und einen Wert (62) erzeugt, der die Differenz zwischen dem ersten temporären Wert der nächsten Adresse und der ersten Grenzadresse angibt, und

- einen dritten Addierer (63), der die zweite Grenzadresse und den Wert, der die Differenz zwischen dem ersten temporären Wert der nächsten Adresse und der ersten Grenzadresse darstellt, einliest, und der den zweiten temporären Wert der nächsten Adresse erzeugt,

- einen ersten Multiplexer (49), der den ersten und zweiten temporären Wert der Adresse über zwei Eingänge einliest, und

- einen Selektionsschaltkreis (59), der mit einem Befehlseingang des ersten Multiplexers verbunden ist und es erlaubt, als nächste Adresse einen der beiden temporären Werte der nächsten Adresse einzulesen, wobei die Funktion des Überschreitens der besagten anderen Grenzadresse durch den besagten zweiten Addierer (56) erkannt wird.

2. Schaltkreis nach Anspruch 1, in welchem Vorrichtungen (72) vorgesehen sind, um das Vorzeichen und die Größe des Inkrements sowie die Grenzadressen während des Betriebs des Schaltkreises auszuwählen.

3. Schaltkreis nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die Auswahl der nächsten Adresse entsprechend dem Vorzeichen des Wertes erfolgt, der die Differenz zwischen dem ersten temporären Wert der nächsten Adresse und der ersten Grenzadresse darstellt.

4. Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der zweite und dritte Addierer ein Signal über einen Übertragungseingang unter Angabe des Vorzeichens der Inkrementierung einlesen.

5. Schaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß einer der Eingänge des zweiten Addierers mit dem Ausgang eines Inverters verbunden ist.

6. Schaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß einer der Eingänge des zweiten Addierers und einer der Eingänge des dritten Addierers jeweils mit dem Ausgang eines ersten und eines zweiten Inverters verbunden sind.

7. Schaltkreis nach einem der Ansprüche 1 bis 6, in welchem ein Inverter (45) zwischen Ausgang (43) des ersten Addierers (40) und dem ersten Eingang des zweiten Addierers (56) eingesetzt ist, und in welchem ein zweiter Inverter (61) zwischen dem Ausgang des zweiten Addierers und dem ersten Eingang des dritten Addierers (63) eingesetzt ist.

8. Schaltkreis nach einem der Ansprüche 1 bis 7, der außerdem einen zweiten (51) und einen dritten (53) Multiplexer umfaßt, deren Ausgänge verbunden sind mit den zweiten Eingängen des zweiten (56) und des dritten (63) Addierers, und deren erster, zweiter Eingang und Befehlseingang jeweils zusammengeschaltet sind.

9. Schaltkreis nach einem der Ansprüche 7 oder 8, der unter anderem einen dritten Inverter (81) umfaßt, der zwischen den Ausgang des zweiten Multiplexers und dem zweiten Eingang des zweiten Addierers geschaltet ist.

10. Schaltkreis nach Anspruch 9, der außerdem eine Verbindung zwischen dem Befehlseingang (54) des zweiten Multiplexers und dem Übertragungseingang (66) des dritten Addierers (63) umfaßt.

11. Schaltkreis nach Anspruch 8, soweit sich dieser auf Anspruch 7 bezieht, der außerdem eine Verbindung zwischen dem Befehlseingang (54) des zweiten Multiplexers (51) und den Übertragungseingängen (57, 66) des zweiten und dritten Addierers umfaßt.