DE69629068T2 - Halbleiterspeicheranordnung - Google Patents

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Description

  • Diese Erfindung bezieht sich auf eine dynamische Halbleiter-Speichervorrichtung und insbesondere auf eine dynamische Halbleiter-Speichervorrichtung, die ausgestaltet ist, um ein verbessertes Leseverstärkersystem bereitzustellen.
  • In den letzten Jahren haben es die Entwicklungen in den Technologien einer ultrafeinen Bearbeitung (ultrafine machining) und die Verbesserungen in der Speicherzellenstruktur unter anderem möglich gemacht, sehr hochintegrierte dynamische Halbleiter-Speichervorrichtungen mit einer Eintransistor-/Einkondensator-Speicherzellenstruktur (hier nachstehend als "DRAM's" bezeichnet) herzustellen, so dass weniger strenge Anforderungen an die Anordnungen von Bitleitungen und Wortleitungen und die Ausgestaltung der Transistoren gelegt werden können. Gegenwärtig wird eine offene Bitleitungskonfiguration (hier nachstehend als eine "offene BL-Konfiguration" bezeichnet) für Speichervorrichtungen bis zu 16 Kbit verwendet, wohingegen eine gefaltete Bitleitungskonfiguration (hier nachstehend als eine "gefaltete BL-Konfiguration" bezeichnet) für Vorrichtungen zwischen 16 Kbit und 64 Mbit verwendet wird, was das Kapazitätsniveau von Speichervorrichtungen der aktuellen Generation darstellt.
  • 1A und 1B zeigen jeweils schematische Darstellungen herkömmlicher offener BL- und gefalteter BL-Konfigurationen mit Leseverstärkern SA, Wortleitungen WL, Bitleitungen BL und Speicherzellen MC. In 1A und 1B bezeichnet das Bezugssymbol CBB die Kopplungskapazität einer Bitleitung BL.
  • Die offene BL-Konfiguration ist dadurch vorteilhaft, dass sie die Fläche verringern kann, die von dem Speicherzellenabschnitt einer Speichervorrichtung belegt wird, da alle Schnittpunkte der Bitleitungen und der Wortleitungen verwendet werden können, um eine Speicherzelle anzuordnen, obwohl sie von einem schwierigen Problem des Anordnens eines jeden Leseverstärkers innerhalb der Breite einer Bitleitung begleitet wird, da sich jede Bitleitung auf zwei Zellenarrays erstreckt. Die offene BL-Konfiguration weist ein zusätzliches Problem rigoroser Ausgestaltungseinschränkungen (design limitations) auf, die dem Leseverstärkerabschnitt aufgrund der Tatsache auferlegt werden, dass jedes Paar von Bitleitungen einen Leseverstärker benötigt, sogar wenn der Leseverstärker abwechselnd zwischen den Zellenarrays angeordnet ist, wie es in 1A gezeigt ist (entspannte offene BL-Konfiguration).
  • Andererseits kann bei einer Halbleiter-Speichervorrichtung der gefalteten BL-Konfiguration, die von der Generation der 64-KBit-DRAMs bis heute „Mainstream" ist, weil Speicherzellen nur bei der Hälfte der Schnittpunkte der Bitleitungen und der Wortleitungen angeordnet werden können und ein Bitleitungspaar in einem einzigen Zellenarray gebildet wird, ein Leseverstärker für jeweils vier Bitleitungen verwendet werden, wenn die Leseverstärker abwechselnd an den entgegengesetzt angeordneten Enden der Zellenarrays angeordnet sind, wie es in 1B gezeigt ist (eine doppelt gefaltete BL-Konfiguration). Somit kann die gefaltete BL-Konfiguration den Abstand der Anordnung von Leseverstärkern stark verringern, und der Leseverstärkerabschnitt, dessen Ausgestaltungsrichtlinie (design rule) streng ist, kann leicht angeordnet werden, wodurch die gefaltete BL-Konfiguration für DRAMs häufig verwendet wird.
  • Die gefaltete BL-Konfiguration weist jedoch einen Nachteil auf, dass Speicherzellen nur bei der Hälfte der Schnittpunkte der Wortleitungen und der Bitleitungen angeordnet werden können, so dass der Speicherzellenabschnitt der Vorrichtung unvermeidbarerweise eine große Fläche als ganzes beansprucht, so dass sich die Abmessungen des Endprodukts oder des Chips erhöhen. Insbesondere ist es extrem schwierig, den Speicherzellenabschnitt einer dynamischen Halbleiter-Speichervorrichtung mit einer gefalteten BL-Konfiguration aufgrund der auferlegten rigorosen Ausgestaltungsanforderungen zu verkleinern, wenn die Vorrichtung von einem 64-Mbit-Typ oder von einem obigen 256-Mbit-Typ ist.
  • Kurz gesagt haben bekannte DRAMs das Problem einer Leseverstärkeranordnung aufgrund der rigorosen Anforderungen für die Ausgestaltungsrichtlinie von Leseverstärkern in einer offnen BL-Konfiguration, wohingegen sie in einer gefalteten BL-Konfiguration das Problem einer großen Speicherzellenfläche und somit einer großen Chipgröße haben, obwohl die Ausgestaltungsrichtlinie des Leseverstärkers extrem erleichtert werden kann.
  • Die US-5.396.450 beschreibt eine dynamische Direktzugriffsspeichervorrichtung, die eine beschreibt, die der in 2 gezeigten dahingehend ähnlich ist, dass sie einen Leseverstärkerabschnitt mit ersten und zweiten Leseverstärkerschaltungen umfasst. Benachbarte Bitleitungspaare der Bitleitungen umfassen ein erstes Bitleitungspaar und ein zweites Bitleitungspaar, von denen eines eine gefaltete Bitleitungsanordnung und das andere eine offene Bitleitungsanordnung aufweist.
  • Die EP-A-0.240.155 beschreibt eine Halbleiter-Speichervorrichtung, die Dummy-Zellenkondensatoren aufweist, die zwischen Bitleitungen und Dummy-Wortleitungen verbunden sind, die auf ein Potential zwischen den Hoch- und Niederspannungsversorgungen eingestellt sind, um die Potentialdifferenz zwischen Paaren von Bitleitungen zu verringern.
  • Die Erfinder der Erfindung haben bereits eine dynamische Halbleiter-Speichervorrichtung vorgeschlagen, die verglichen mit einer Vorrichtung mit einer gefalteten BL-Konfiguration eine verringerte, von einem Speicherzellenabschnitt belegte Fläche hat, und die zur gleichen Zeit verglichen mit einer Vorrichtung mit der offenen BL-Konfiguration weniger strengen Anforderungen für die Ausgestaltung eines Leseverstärkers unterworfen wird. Mit anderen Worten wird die vorgeschlagene dynamische Halbleiter-Speichervorrichtung durch optimales Kombinieren der offenen BL-Konfiguration und der gefalteten BL-Konfiguration verwirklicht.
  • Beispielsweise werden bei einer bevorzugten Ausführungsform einer dynamischen Halbleiter-Speichervorrichtung der vorher vorgeschlagenen Erfindung mit einer Mehrzahl von Zellenarrays die Speicherzellen selektiv an den Schnittpunkte der Wortleitungen und Bitleitungen angeordnet, wobei ein Teil der Bitleitungen eines ersten Zellenarrays eine Mehrzahl von Bitleitungsarrays bildet und ist mit einem ersten Leseverstärker an einem Ende eines ersten Zellenarrays verbunden, um eine gefaltete BL-Konfiguration zu verwirklichen. Die verbleibenden Bitleitungen des ersten Zellenarrays bilden Paare mit entsprechenden Bitleitungen eines zweiten Zellenarrays, das benachbart dem ersten Zellenarray angeordnet ist, mit einem dazwischen angeordneten Leseverstärker, um eine offene BL-Konfiguration zu verwirklichen. 2 und 3A bis 3C veranschaulichen die Konfiguration der obigen Anordnung und ihren Betrieb.
  • Bei einer weiteren vorher vorgeschlagenen Erfindung umfasst die dynamische Halbleiter-Speichervorrichtung eine Mehrzahl von Zellenarrays, wobei die Speicherzellen selektiv an den Schnittpunkte von Wortleitungen und Bitleitungen angeordnet sind, wobei ein Teil der Bitleitungen eines ersten Zellenarrays eine Mehrzahl von Bitleitungsarrays bilden und mit einem ersten Leseverstärker an einem Ende eines ersten Zellenarrays verbunden sind, um eine gefaltete BL-Konfiguration zu verwirklichen. Die verbleibenden Bitleitungen des ersten Zellenarrays bilden Paare mit entsprechenden Bitleitungen auf der Bezugsseite der Bitleitungspaare der gefalteten BL-Konfiguration, um eine gefaltete BL-Konfiguration zu bilden, bevor der Leseverstärker beginnt zu arbeiten, wohingegen sie mit entsprechenden Bitleitungen eines zweiten Zellenarrays Paare bilden, die benachbart dem ersten Zellenarray mit einem dazwischen angeordneten Leseverstärker angeordnet sind, um eine offene BL-Konfiguration bei einem Wiederherstellungsvorgang des Neuschreibens von Daten in die Speicherzelle nach dem Start des Betriebs des Leseverstärkers zu verwirklichen. 4 und 5A bis 5C veranschaulichen die Konfiguration der obigen Anordnung und ihren Betrieb.
  • In 2 wird beispielsweise angenommen, dass die Wortleitung WA0 ausgewählt ist. Dann werden die dazugehörigen Speicherdaten auf BL0 und BL1 ausgelesen, so dass die Daten auf BL0 auf den Leseverstärker SA0 ausgelesen werden, wenn P01 auf den Pegel "H" gesetzt ist, und wobei SA0 die Daten auf B2 in einer gefalteten BL-Konfiguration liest, wobei als Referenzbitleitung BL2 verwendet wird, auf der keine Zellendaten ausgelesen werden. Die Daten auf der BL1 werden auf SA1 ausgelesen, weil P01 auf dem Pegel "H" ist, und SA1 liest die Daten auf BL1 in der offenen BL-Konfiguration mit benachbart angeordneten BL4 als Bezugsbitleitung.
  • Wenn die Wortleitung WA1 ausgewählt ist, dann ist die gefaltete BL-Konfiguration auf BL0 und BL3 zum Lesen anwendbar, wohingegen BL1 und BL4 in Übereinstimmung mit der offenen BL-Konfiguration gelesen werden. Wenn jedoch die Wortleitung WA2 ausgewählt wird, dann wird P2 auf den Pegel "H" gebracht, um Daten auf BL1 zu lesen, und die Leseverstärker-/Zellenarrayverbindung wird auf eine Art und Weise geändert, wie es in 3A bis 3C dargestellt ist, zum Lesen mit sowohl der gefalteten BL-Konfiguration als auch der offenen BL-Konfiguration.
  • In 4 unter der erneuten Annahme, dass die Wortleitung WA0 ausgewählt ist, werden die dazugehörigen Zelldaten auf BL1 und BL2 ausgelesen, und die Daten auf BL1 und BL2 werden an SA0 bzw. SA1 ausgelesen, wenn ΦDE, ΦDO2, ΦCO und ΦCE auf dem Pegel "H" sind. Dann wird BL0 eine Bezugsbitleitung, die von SA0 und SA1 gemeinsam genutzt wird, um alle ΦDE, ΦDO2, ΦCO und ΦCE auf den Pegel "L" zu bringen, so dass die Daten durch SA0 und SA1 zwischengespeichert werden, die dann gemäß der gefalteten BL-Konfiguration gelesen werden. Die Daten auf der SA0-Seite werden dann auf BL1 und BLD0 gemäß der gefalteten BL-Konfiguration wiederhergestellt, wenn ΦDE und ΦDO2 auf den Pegel "H" zurückgebracht werden.
  • Da die Daten auf der SA1-Seite nicht verwendet werden können, solange wie die Daten auf der Seite von SA0 wiederhergestellt werden, werden sie nun gemäß der offenen BL-Konfiguration durch die Bitleitung BL3 des benachbart BL2 angeordneten Zellenarrays wiederhergestellt. Wenn WA1 und WA2 ausgewählt werden, dann wird die Leseverstärker-/Zellenarrayverbindung auf eine Art und Weise, wie es in 5A bis 5C dargestellt ist, aufgrund der Differenz der Zellenanordnung geändert.
  • Die Anordnung von 2 und 4 wird jedoch von den folgenden Problemen begleitet. D. h., sowohl die offene BL-Konfiguration als auch die gefaltete BL-Konfiguration werden zum Lesen von Daten mit der Ausführungsform von 2 verwendet, wohingegen sowohl die offene BL-Konfiguration als auch die gefaltete BL-Konfiguration für das Neuschreiben von Daten mit der Ausführungsform von 4 verwendet werden.
  • Es ist bekannt, dass die offene BL-Konfiguration und die gefaltete BL-Konfiguration Array-Rauschen mit unterschiedliche Pegeln erzeugen und unterschiedliche Kombinationsmuster von Zelldaten "0" oder "1", die den schlimmsten Array-Rauschpegel bestimmen, unterschiedliche Leseverstärkerstellen und unterschiedliche Mengen und Konfigurationen der Schaltungen für Schalter aufweisen.
  • Mit der herkömmlichen gefalteten BL-Konfiguration wird der Unterschied zwischen der zum Lesen von "0" und der zum Lesen von "1" erforderliche Schreibspannung durch eine Technik eines Verwendens von Dummy-Wortleitungen zum Koppeln kompensiert. Mit den Schaltungsanordnungen von 2 und 4 müssen jedoch nicht nur die zum Lesen von "0" und die zum Lesen von "1" erforderlichen Spannungen kompensiert werden, sondern es entsteht ebenfalls, wie es oben beschrieben ist, ein Unterschied zwischen der zum Lesen von "0" erforderlichen Schreibspannung und der zum Lesen von "1" erforderlichen Schreibspannung auf der offenen BL-Konfigurationsseite und ebenfalls zwischen der zum Lesen von "0" erforderlichen Spannung und der zum Lesen von "1" erforderlichen Spannung auf der Seite der der gefalteten BLs. Somit wird die Leistung bzw. das Verhalten der Arrays durch die schlechtere Leistung des Lesens von "0" und die des Lesens von "1" bestimmt.
  • Die oben beschriebenen Unterschiede können ebenfalls auftreten, wenn einige der Schalter verwendet werden. Außerdem können derartige Unterschiede beispielsweise ebenfalls auftreten, wenn P2 in 3 nahe der Leseverstärkerseite bezüglich der P01 angeordnet ist. Des weiteren können Sie ebenfalls auftreten, wenn die Bitleitungspaare in 5A bis 5C durch benachbart angeordnete Leitungen oder durch solche gebildet werden, die eine weitere dazwischen angeordnt 3 Bitleitung aufweisen, als Ergebnis eines Auswählens von WL0, WL1 oder WL2.
  • Andererseits kann mit der Schaltungskonfiguration von 4, während die Anzahl von Speicherzellen kleiner als diejenige ist, die von einer offenen BL-Konfiguration erhalten werden kann, die Zellenfläche verglichen mit derjenigen stark verringert werden, die von einer herkömmlichen gefalteten BL-Konfiguration erhalten werden kann. Außerdem können Leseverstärker entlang einer Richtung senkrecht zu den Bitleitungen mit einem stark verringerten Abstand angeordnet sein, gegenüber dem Abstand, bei dem sie mit der offenen BL-Konfiguration angeordnet sind, wobei nur ein einziger Leseverstärker für je zwei Bitleitungen angeordnet sein darf, obwohl er größer als der Abstand ist, bei dem sie mit der gefalteter BL-Konfiguration angeordnet sind, wobei nur ein Leseverstärker für je vier Bitleitungen angeordnet sein kann. Kurz gesagt wird eine dynamische Halbleiter-Speichervorrichtung gemäß der obigen Erfindung Ausgestaltungseinschränkungen unterworfen, die strenger als diejenigen sind, die auf die gefaltete BL-Konfiguration auferlegt werden, jedoch bei weitem weniger streng sind, als diejenigen, die auf die offene BL-Konfiguration angewendet werden.
  • 6A bis 6C veranschaulichen Treibersignale, die für eine dynamische Halbleiter-Speichervorrichtung gemäß den obigen angegebenen vorher offenbarten Erfindungen verwendet werden können. Da eine gefaltete BL-Konfiguration auf die Vorrichtung zum Lesen von Daten angewendet wird, ist sie frei von Rauschen, das von der Wortleitungen kommt und für die offene BL-Konfiguration typisch ist, und Rauschen, das von unausgewähltern Wortleitungen kommt, kann eliminiert werden, um den Gesamt-Rauschpegel wie in dem Fall der gefalteten BL-Konfiguration zu verringern.
  • Zwischenbitleitungs-Rauschen (hier nachstehend als Zwischen-BL-BL-Rauschen bezeichnet), das mit dem Anstieg in der Zwischenbitleitungskapazität entsteht, wurden mit dem Anstieg bei dem Ausmaß der Integration von DRAMs hervorgehoben.
  • Zwischen-BL-BL-Rauschen wird nun mit Bezug auf 4 erläutert. 7 stellt schematisch eine gefaltete BL-Konfiguration dar, die für den Datenlesevorgang der Anordnung von 4 zu verwenden ist.
  • Es sei der Leseverstärker SA0 betrachtet, wenn die Zwischen-BL-BL-Kapazität CBB und das Lesesignal VS ist, wird BL1 einem Rauschen mit einem Pegel +CBBVS unterworfen, das von BL0 kommt, während BL2 einem Rauschen von –2CBBVS unterworfen wird, das von sowohl BL1 als auch BL9 kommt, so dass das gesamte maximale empfangene Rauschen gleich einem Pegel von 3CBBVS wird. Im Gegensatz dazu ist das maximale Zwischen-BL-BL-Rauschen einer herkömmlichen Vorrichtung mit einer gefalteten BL-Vorrichtung oder einer entspannten offenen BL-Vorrichtung gleich einem Pegel von 2CBBVS, wie es aus 1A und 1B ersichtlich ist.
  • Mit der Konfiguration von 4 wird der Rauschpegel, der durch die Wortleitungen, die Platte und das Substrat der Vorrichtung kommt und für die offene BL-Konfiguration typisch ist, verringert, da eine gefaltete BL-Konfiguration zum Lesen von Daten angenommen wird, wobei jedoch der Pegel des Zwischen-BL-BL-Rauschens anderthalbmal größer als derjenige des Zwischen-BL-BL-Rauschens einer herkömmlichen Vorrichtung mit einer offenen BL-Konfiguration ist. Schlimmer ist, dass, da die Bezugsbitleitungen positionsmäßig abhängig von den Positionen der Wortleitungen WL der Vorrichtung verschoben werden können und ein Satz von Leitungen aller drei Bitleitungen gebildet wird, die Technik des Verringerns von Rauschen durch Teilen der Bitleitungen durch 2n (n = natürliche Zahl) und des Verdrehens (twisting) der Bitleitung, wie es in 7 gezeigt ist, nicht darauf angewendet werden kann.
  • Hinsichtlich der oben identifizierten Probleme haben die Erfinder der Erfindung ebenfalls ein Verfahren zur Rausch-Verringerung beim Twisting von zwei der drei Bitleitungen jedes Satzes von Leitungen vorgeschlagen, die an einer Position von 1/(3n) angeordnet sind. Während Rauschen durch Bilden von 3n Verdrillungen (twists) in Zellenarrays mit dem vorgeschlagenen Verfahren verringert werden kann, nehmen die Verdrillungen einen zusätzlichen Bereich ein, um folglich die Größe des schließlich erzeugten Speicherchips zu erhöhen.
  • Außerdem werden mit einer offenen/gefalteten Hybrid-BL-Konfiguration, die durch Kombinieren einer offenen BL-Konfiguration und einer gefalteten BL-Konfiguration auf eine Art und Weise verwirklicht wird, wie es oben beschrieben ist, die Bitleitungen der Zellenarrays und der Leseverstärker in unterschiedlichen Weisen abhängig von den Adressen der Wortleitungen verbunden. Genauer gesagt ändert sich die Verbindung periodisch für jeweils drei Wortleitungen, wie es in 8 dargestellt ist.
  • Wenn nun beispielsweise angenommen wird, dass die Wortleitung WL0 ausgewählt wird, dann geht das Steuersignal Φ0,1 auf "H", um das durch Φ0,1 gesteuerte Gate zu schließen. Andererseits geht Φ2 auf "L", um das durch das Φ2 gesteuerte Gate zu öffnen. Als Ergebnis werden die Bitleitungen, die Speicherzellen und die Leseverstärker auf eine Art und Weise verbunden, wie es in 9A dargestellt ist, so dass die Daten in der Speicherzelle M1 auf den gefalteten Leseverstärker A und die Daten in der Speicherzelle M2 auf den offenen B gelesen werden.
  • Wenn andererseits die Wortleitung WL1 ausgewählt wird, dann wird das durch Φ0,1 gesteuerte Gate geschlossen und das durch Φ2 gesteuerte Gate geöffnet, wie es in 9B gezeigt ist, so dass als Ergebnis die Daten in den Speicherzellen M3 und M4 aus dem gefalteten Leseverstärker A bzw. dem offenen Leseverstärker B ausgelesen werden. Wenn die Wortleitung WL2 ausgewählt wird, dann wird das durch Φ2 gesteuerte Gate geschlossen, und das durch Φ0,1 gesteuerte Gate wird geöffnet, wie es in 9C gezeigt ist, so dass als Ergebnis die Daten in den Speicherzellen M5 und M6 auf den gefalteten Leseverstärker A bzw. den offenen Leseverstärker B ausgelesen werden.
  • Tatsächlich sind die Wortleitungen der drei unterschiedlichen Arten zyklisch angeordnet, so dass sich das Steuersignal Φ für die verbindenden Gates der Bitleitungen und der Leseverstärker zyklisch je alle drei Adressen der Wortleitungen ändert. Somit wird ein 3-Phasen-Adressensystem zum Steuern des Steuersignals Φ benötigt.
  • Andererseits werden Adressen, die bei einer dynamischen Halbleiter-Speichervorrichtung verwendet werden, typischerweise in binären Ziffern von "0" und "1" ausgedrückt. Daher muss eine Wortleitungsadresse, die zum Steuern von Φ0,1 und Φ2 ausgewählt und in binären Ziffern ausgedrückt wird, in eine 3-Phasen-Adresse umgewandelt werden, die eine der drei unterschiedlichen Wortleitungen darstellt. Wenn die Wortleitungen WL0 und WL1 ausgewählt werden, wird das Gate von Φ0,1 geschlossen (um eine Bitleitung und einen Leseverstärker zu verbinden), und das Gate von Φ2 wird geöffnet (um sie zu trennen). Mit anderen Worten wird eine Schaltung benötigt, die den Rest bestimmt, der nach Teilen der Adresse einer Wortleitung durch drei erzeugt wird.
  • 10 stellt bekannte Schaltungen schematisch dar, die die oben beschriebene Umwandlung ausführen können. Die Schaltung A wandelt eine binäre Zahl mit zwei Ziffern in eine ternäre Zahl mit einer Ziffer um, wohingegen die Schaltung B eine ternäre Zahl gleich der Ziffer der niedrigsten Ordnung einer ternären Zahl erzeugt, die durch Addieren von zwei ternären Zahlen erhalten wird.
  • Adresseneingänge Ai und /Ai (i = 1 bis 7) sind komplementäre Eingangsadressen. Wenn beispielsweise Ai = "O" ist, dann ist /Ai = "1". Wenn eine Wortleitung durch die Adresse Ai ausgewählt wird, erzeugt die Schaltung Ausgaben Z0, Z1 und Z2 als Reste. Wenn beispielsweise A0 = A1 = ... = A7 = "0" (/A0 = A1 = ... = /A7 = "1") ist, dann werden die Ausgaben Z0 = "1", Z1 = "0", Z2 = "0" und so weiter sein. Die nachstehende Tabelle 1 stellt die Korrespondenz der Eingaben und Ausgaben dar.
  • Tabelle 1
    Figure 00120001
  • Wie es aus der obigen Tabelle ersichtlich ist, wenn der durch Teilen einer Adresse durch drei erhaltene Rest gleich 0 ist, dann ist Z0 = 1, wohingegen Z1 bzw. Z2 gleich 1 sind, wenn der Rest gleich 1 bzw. 2 ist.
  • Andererseits werden die internen Adressen einer dynamischen Halbleiter-Speichervorrichtung normalerweise ohne Rücksicht auf den Zustand der externen Adressen unverändert gehalten, wenn die Vorrichtung in einem Standby-Zustand ist. Somit erzeugt, wenn die internen Adressen Ai = /Ai = "0" sind, die Schaltung A Ausgaben B00 = "0", B01 = "1" und B02 = "1", und die letzten Ausgaben Z0, Z1 und Z2 von Z0 = Z1 = Z2 = "1".
  • Es sei hier bemerkt, dass Zi "1" (i = 0, 1 oder 2) darstellt, dass der Rest nach Teilen der Adresse durch drei gleich i ist, und Z0 = Z1 = Z2 = "1" eine Mehrfachauswahl darstellt. Somit existiert die Gefahr einer Mehrfachauswahl bei der Auswahl des Gates pi und der Dummy-Wortleitung DWLi mittels einer Überschussadresse Zi während einer Verzögerungszeit, nachdem die binären Adressen Ai, /Ai unzweideutig definiert sind und bevor die Überschussadresse Zi unzweideutig definiert ist, wenn sich die Vorrichtung von einem Standby-Zustand in einen Betriebszustand bewegt.
  • 11 veranschaulicht diese Gefahr. Wenn sich die Vorrichtung von einem Standby-Zustand in einen Betriebszustand bewegt, tritt eine Verzögerungszeit auf, nachdem eine Adresse unzweideutig definiert und von der Überschussschaltung decodiert wird, um unzweideutig einen Rest zu definieren, oder zwischen einem Eingabevorgang und einem entsprechendem Ausgabevorgang der Überschussschaltung. Das an die Vorrichtung angelegte Steuersignal kann inaktiviert sein, um zu verhindern, dass eine Mehrfachauswahl stattfindet, bevor eine Überschussadresse definiert ist, wobei jedoch die Anordnung für eine derartige Konfiguration zur Inaktivierung die Schaltung kompliziert machen kann, und der gesamte Vorgang kann so viel zeitraubender werden, da eine derartige Konfiguration unvermeidbarerweise einen Sicherheitsfaktor für die Betriebszeit beinhaltet.
  • Wenn somit ein Speicherzellenarray mehr als einen Unterschied in der minimalen Schreibspannung zeigt, die zum Lesen von "0" und "1" bei einem herkömmlichen DRAM erforderlich ist, wird die Betriebsgeschwindigkeit des Speicherzellenarrays durch die schlechteste Leistung zum Lesen von "0" und der schlechtesten Leistung zum Lesen von "1" dominiert.
  • Wenn ein Satz von Leitungen je alle drei Bitleitungen zusätzlich gebildet wird, kann die Technik des Verdrillens der Bitleitungen, um Störrauschen bzw. Übersprechen unter den Bitleitungen zu verringern, nicht darauf angewendet werden. Außerdem nehmen, wenn zwei der drei Bitleitungen jedes Satzes an einer Position von 1/3n gedreht sind, derartige Verdrillungen einen zusätzlichen Bereich ein, um folglich die Größe des schließlich erzeugten Speicherchips zu erhöhen, obwohl Störrauschen unter den Bitleitungen verringert werden kann.
  • Wenn die internen Adressen mittels einer Überschussschaltung in einer dynamischen Halbleiter-Speichervorrichtung decodiert werden, existiert eine Gefahr einer Mehrfachauswahl für die die Leseverstärker und Bitleitungen verbindenden Gates und für die Dummy-Wortleitungen, wenn sich die Vorrichtung von einem Standby-Zustand in einen Betriebszustand bewegt.
  • Daher ist es eine Aufgabe der Erfindung, eine dynamische Halbleiter-Speichervorrichtung bereitzustellen, die einen verbesserten Sicherheitsbereich für die Betriebszeit aufweist, wenn ein Speicherzellenarray mehr als einen Unterschied in der zum Lesen von "0" und "1" erforderlichen minimalen Schreibspannung zeigt.
  • Es ist eine weitere Aufgabe der Erfindung, einen DRAM bereitzustellen, der gegenüber einer Vergleichsvorrichtung mit einer gefalteten BL-Konfiguration einen verringerten Speicherzellenbereich aufweist und der gegenüber einer Vorrichtung mit einer offenen BL-Konfiguration einer weniger strengen Anforderung an die Ausgestaltung von Leseverstärkern unterworfen ist, so dass der DRAM die Nachfrage nach einem verringerten Speicherzellenbereich und zur gleichen Zeit die Nachfrage nach weniger strengen Anforderungen hinsichtlich der Ausgestaltung der Leseverstärker und eines verringerten Rauschpegels bei den Bitleitungen erfüllen kann.
  • Es ist noch eine weitere Aufgabe der Erfindung, einen DRAM bereitzustellen, der mit einer Überschussschaltung ausgestattet ist, die frei von der Gefahr einer Mehrfachauswahl für die die Leseverstärker und Bitleitungen verbindenden Gates und für die Dummy-Wortleitungen ist.
  • Gemäß einem ersten Aspekt der Erfindung wird eine dynamische Halbleiterspeichervorrichtung bereitgestellt mit: zumindest ersten und zweiten Speicherzellenarrays mit einer Mehrzahl Speicherzellen, die an jeweiligen Schnittpunkten einer Mehrzahl Wortleitungen und einer Mehrzahl Bitleitungen angeordnet sind; einem ersten Verstärkerabschnitt, der an einem Ende des ersten Speicherzellenarrays mit einer Mehrzahl erster Bitleitungspaare verbunden ist, die aus einem Teil der Mehrzahl Bitleitungen des ersten Speicherzellenarrays gebildet sind, wobei die Mehrzahl erster Bitleitungspaare eine gefaltete Bitleitungskonfiguration aufweist; und einem zweiten Leseverstärkerabschnitt, der mit einer Mehrzahl zweiter Bitleitungspaare verbunden ist, von denen jedes durch eine Bitleitung der verbleibenden Bitleitungen des ersten Zellenarrays und einer Bitleitung eines Teils der Mehrzahl Bitleitungen des zweiten Zellenarrays gebildet ist, wobei die Mehrzahl zweiter Bitleitungspaare eine offene Bitleitungskonfiguration aufweist; dadurch gekennzeichnet, dass die Speichervorrichtung des weiteren ein Verschiebemittel umfasst, das angepasst ist, um ein Ungleichgewicht zwischen den Lesespannungen der Bitleitungspaare in einem Array auszugleichen, wobei das Verschiebemittel umfasst: eine Mehrzahl Steuersignalleitungen und eine Mehrzahl Kondensatoren, wobei jeder der Mehrzahl Kondensatoren einer jeweiligen Bitleitung der Mehrzahl Bitleitungen zugeordnet ist, wobei jeder der Mehrzahl Kondensatoren einen mit seiner zugeordneten Bitleitung verbunden Anschluss und einen weiteren, mit einer der Mehrzahl Steuersignalleitungen verbunden Anschluss aufweist; wobei das Verschiebemittel die Lesespannung an Bitleitungen, an denen binäre Daten ausgelesen werden, oder an Bezugsbitleitungen verschiebt.
  • Die Erfindung stellt ebenfalls eine dynamische Halbleiterspeichervorrichtung bereit mit: zumindest ersten und zweiten Speicherzellenarrays mit einer Mehrzahl Speicherzellen, die an jeweiligen Schnittpunkten einer Mehrzahl Wortleitungen und einer Mehrzahl Bitleitungen angeordnet sind; und einem Leseverstärkerabschnitt, der an einem Ende des ersten Speicherzellenarrays mit einer Mehrzahl Bitleitungspaare verbunden ist, die aus einem Teil der Mehrzahl Bitleitungen des ersten Zellenarrays gebildet sind, wobei die Mehrzahl Bitleitungspaare eine gefaltete Bitleitungskonfiguration aufweist; und die verbleibenden Bitleitungen des ersten Zellenarrays jeweils mit den Referenzbitleitungen der Bitleitungspaare mit einer gefalteten Bitleitungskonfiguration Bitleitungspaare bilden, um eine gefaltete Bitleitungskonfiguration zu zeigen, bis die Leseverstärker mit dem Betrieb beginnen, und dann Bitleitungspaare mit offener Bitleitungskonfiguration jeweils mit einem Teil der Mehrzahl Bitleitungen eines zweiten Zellenarrays bilden, die benachbart dem ersten Zellenarray angeordnet sind, wobei ein Leseverstärkerabschnitt zwischen den ersten und zweiten Speicherzellenarrays während eines darauf folgenden Wiederherstellungsbetriebs angeordnet ist, der Daten in die Speicherzellen nach dem Betrieb der Leseverstärker neu schreibt, dadurch gekennzeichnet, dass die Speichervorrichtung des weiteren umfasst: ein Verschiebemittel, das angepasst ist, um ein Ungleichgewicht zwischen den Lesespannungen der Bitleitungspaare in einem Array zu korrigieren, wobei das Verschiebemittel umfasst: eine Mehrzahl Steuersignalleitungen und eine Mehrzahl Kondensatoren, wobei jeder der Mehrzahl Kondensatoren einer jeweiligen Bitleitung der Mehrzahl Bitleitungen zugeordnet ist, wobei jeder der Kondensatoren einen Anschluss, der mit der zugeordneten Bitleitung verbunden ist, und einen weiteren Anschluss, der mit einer der Mehrzahl Steuersignalleitungen verbunden ist, aufweist; wobei das Verschiebemittel die Lesespannungen an Bitleitungen, an denen binäre Daten ausgelesen werden, oder an Bezugsbitleitungen verschiebt.
  • Bevorzugte Arten gemäß dem ersten Aspekt der Erfindung sind wie folgt:
    • (1) Die Korrekturschaltung führt mindestens entweder einen Kondensatorkopplungsvorgang oder einen elektrischen Ladungsverteilungsvorgang für entweder die Bitleitung oder die Bezugsbitleitung einer Speicherzelle durch, die zum Lesen von Daten daraus ausgewählt wurde.
    • (2) Die Korrekturschaltung weist zwei oder mehr als zwei Pegel zum einfachen Lesen von Daten auf.
    • (3) Korrekturbeträge, die von der Korrekturschaltung korrigiert werden, unterscheiden sich zwischen einer offenen Bitleitungsstruktur und einer gefalteten Bitleitungsstruktur.
    • (4) Korrekturbeträge, die von der Korrekturschaltung korrigiert werden, unterscheiden sich in den Arten der ausgewählten Wortleitungen.
    • (5) Zwei Drittel der Schnittpunkte der Mehrzahl von Wortleitungen und der Mehrzahl von Bitleitungen tragen jeweilige Speicherzellen.
    • (6) Die Bitleitungen mit der gefalteten Bitleitungskonfiguration und solche, die die offene Bitleitungskonfiguration aufweisen, ändern die Positionen abhängig von den Positionen der ausgewählten Wortleitungen.
    • (7) Zwei Drittel der Bitleitungen weisen eine gefaltete Bitleitungskonfiguration auf, und das verbleibende Drittel weist eine offene Bitleitungskonfiguration auf.
    • (8) Eine Bitleitung mit einer offenen BL-Konfiguration wird zwischen jedem Bitleitungspaar mit einer gefalteten BL-Konfiguration angeordnet.
    • (9) Ein Satz von Leitungen wird jeweils alle drei Bitleitungen gebildet, wobei zwei derselben ein Bitleitungspaar mit einer gefalteten Bitleitungskonfiguration bilden, und die verbleibende Bitleitung ein offenes Bitleitungspaar mit einer Bitleitung eines benachbarten Zellenarrays bildet.
  • Eine dynamische Halbleiter-Speichervorrichtung gemäß einem ersten Aspekt der Erfindung wird mit einer Korrekturschaltung zum Korrigieren jedes Spannungsunterschieds zwischen dem Pegel zum Lesen von Daten "1", der für eine Zellschreibspannung erforderlich ist, und dem Pegel zum Lesen der Daten "0", der für eine Zellschreibspannung erforderlich ist, wenn es mehr als einen derartigen Unterschied gibt. Durch Ändern eines Korrekturbetrags einer Spannung mittels der Korrekturschaltung für die obigen unterschiedlichen Arten, kann der Unterschied des Korrekturbetrages zwischen "0"-Lesen und "1"-Lesen eliminiert werden.
  • Somit kann die von den Speicherzellen einer dynamischen Halbleiter-Speichervorrichtung gemäß dem ersten Aspekt der Erfindung belegte Fläche verringert werden, im Gegensatz zu einer herkömmlichen Vorrichtung mit einer gefalteten BL-Konfiguration, da die Vorrichtung der Erfindung eine offene BL-Konfiguration zum Anordnen von Speicherzellen an allen Schnittpunkten der Bitleitungen und der Wortleitungen und eine gefaltete BL-Konfiguration zum Anordnen von Speicherzellen an der Hälfte der Schnittpunkte der Bitleitungen und der Wortleitungen kombiniert. Außerdem können Leseverstärker entlang einer Richtung quer zu den Bitleitungen mit einem Abstand angeordnet werden, der verglichen mit dem Abstand einer Leseverstärkeranordnung der offenen BL-Konfiguration weit verbessert ist, der es ermöglicht, dass höchstens ein Leseverstärker alle zwei Bitleitungen angeordnet ist, obwohl er verglichen mit der offenen BL-Konfiguration, bei der ein Leseverstärker höchstens jeweils alle vier Bitleitungen angeordnet sein kann, weniger vorteilhaft ist.
  • Die sogenannte entspannte offene BL-Konfiguration, mit der ein Leseverstärker jeweils alle zwei Bitleitungen angeordnet ist, wird von einem Nachteil begleitet, dass verglichen mit der passenden offenen BL-Konfiguration eine große Anzahl von Zellenarrays beteiligt sind, mit der ein Leseverstärker für jede Bitleitung angeordnet ist, um den Abstand der Leseverstärkeranordnung enger zu machen. Eine erfindungsgemäße dynamische Halbleiter-Speichervorrichtung ermöglicht jedoch einen Abstand der Leseverstärkeranordnung, die weniger eng als derjenige der entspannten offenen BL-Konfiguration ist. Kurz gesagt zieht die Erfindung die bedeutendsten Vorteile aus der herkömmlichen offenen BL-Konfigurationen und solche aus der herkömmlichen gefalteten BL-Konfiguration, wobei die bedeutendsten Nachteile dieser Formate überwunden werden.
  • Wie es oben beschrieben ist, wird erfindungsgemäß durch Kombinieren der offenen BL-Konfiguration und der gefalteten BL-Konfiguration ein DRAM mit einem verringerten Speicherzellenbereich verglichen mit einer vergleichbaren Vorrichtung mit einer gefalteten BL-Vorrichtung bereitgestellt und weniger strengen Anforderungen für die Ausgestaltung von Leseverstärkern, verglichen mit einer Vorrichtung mit einer offenen BL-Konfiguration, unterworfen, so dass der DRAM die Nachfrage nach einem verringerten Speicherzellenbereich und zur gleichen Zeit die Nachfrage nach weniger strengen Anforderungen auf die Ausgestaltung der Leseverstärker und nach einem verringerten Rauschpegel bei den Bitleitungen erfüllen kann. Eine derartige Vorrichtung weist die folgenden zusätzlichen Vorteile auf.
    • (1) Durch Anordnen einer Korrekturschaltung zum Korrigieren des Unterschieds zwischen der Zellenschreibspannung, die zum Lesen einer "0", und der Zellenschreibspannung, die zum Lesen einer "1" erforderlich ist, können zwei oder mehr als zwei Spannungsunterschiede, die zu dem Lesen einer "1" und dem Lesen einer "0" in einem Zellenarray existieren können, korrigiert werden, um den Sicherheitsfaktor des Lesens von Daten von dem Chip zu verbessern.
    • (2) Durch Anordnung einer Schalterschaltung zum Umschalten der Verbindung zwischen den Bitleitungen in der Speicherzelle und dem Leseverstärker, um die zum Lesen einer Speicherzelle ausgewählten Bitleitung zwischen einem Bitleitungspaar ohne Rücksicht auf die Position der ausgewählten Wortleitung ohne Zurückgreifen auf Techniken, wie beispielsweise verdrillter Bitleitungen, die zu einer größeren Chipfläche führen, anzuordnen, kann der Pegel des Störrauschens zwischen Bitleitungen verringert werden. Außerdem kann durch Anordnen einer Schaltung zum Verschieben des Potentials der Bitleitung nach oben und nach unten durch Koppeln von zwei oder mehr als zwei Pegeln der Leichtigkeit des Lesens von "1" und "0" jede unausgeglichene Leichtigkeit des Lesens von "1" und "0", die zwischen Bitpaaren existieren kann, korrigiert werden.
    • (3) Durch Bereitstellen einer dynamischen Halbleiter-Speichervorrichtung mit einer offenen/gefalteten hybriden BL-Konfiguration mit einer Überschussschaltung zum Steuern des Vorgangs des Auswählens von Gates, die die Leseverstärker und die Bitleitungen und die Dummy-Wortleitungen auf der Grundlage der Zyklizität der Adressen der drei Wortleitungen oder durch Bereitstellen einer Schaltung zum Halten der Ausgaben der Überschussschaltungen auf jeweilige vorbestimmte feste Potentialpegel ohne Rücksicht des Zustands der ersten Eingangssignale, wenn die Speicherzellenarrays in dem Standby-Zustand sind, kann die mögliche Gefährdung der Steuerschaltung, wenn der Chip aktiviert wird, wirksam vermieden und ein stabiler Betrieb für die Vorrichtung sichergestellt werden.
  • Diese Erfindung kann vollständiger aus der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen verstanden werden, in denen zeigen:
  • 1A und 1B schematische Diagramme, die jeweils eine herkömmliche offene BL-Konfiguration und eine herkömmliche gefaltete BL-Konfiguration zeigen;
  • 2 ein schematisches Diagramm eines herkömmlichen DRAMs, der durch Kombinieren einer offenen BL-Konfiguration und einer gefalteten BL-Konfiguration verwirklicht wird;
  • 3A bis 3C schematische Diagramme, die den Betrieb des DRAMs von 2 darstellen;
  • 4 ist ein schematisches Diagramm eines weiteren herkömmlichen DRAMs, der durch Kombinieren einer offenen BL-Konfiguration und einer gefalteten BL-Konfiguration verwirklicht wird;
  • 5A bis 5C schematische Diagramme, die den Betrieb des DRAMs von 4 darstellen;
  • 6A bis 6C Timing-Diagramme zum Ansteuern des DRAMs von 4;
  • 7A und 7B schematische Diagramme eines herkömmlichen DRAMs, die darstellen, wie Zwischenbitleitungs-Rauschen erzeugt werden;
  • 8 ein schematisches Schaltbild eines herkömmlichen DRAMs mit einer offenen/gefalteten hybriden BL-Konfiguration;
  • 9A bis 9C Diagramme, die unterschiedliche Verbindungen von Bitleitungen, Speicherzellen und Leseverstärkern zeigen;
  • 10 ist ein schematisches Schaltbild der für einen herkömmlichen DRAM verwendeten Überschussschaltung;
  • 11 eine graphische Darstellung von Signalverläufen, die den Betrieb einer herkömmlichen Überschussschaltung zeigen;
  • 12 ein Schaltbild einer ersten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 13A und 13B Timing-Diagramme zum Ansteuern der ersten Ausführungsform;
  • 14 ein Schaltbild einer zweiten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 15 ein Schaltbild einer dritten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 16A und 16B Timing-Diagramme zum Ansteuern der dritten Ausführungsform;
  • 17A bis 17D Schaltbilder beispielhafter Treiberschaltungen zum Erzeugen von Steuersignalen Φ0 bis Φ4, die für die Schaltung von 15 zu verwenden sind;
  • 18A bis 18D Schaltdiagramme weiterer beispielhafter Treiberschaltungen zum Erzeugen von Steuersignalen Φ0 bis Φ4, die für die Schaltung von 15 zu verwenden sind;
  • 19 ist ein Schaltbild einer noch weiteren beispielhaften Treiberschaltung zum Erzeugen von Steuersignalen Φ0 bis Φ4, die für die Schaltung von 15 zu verwenden sind;
  • 20 ein Schaltbild einer vierten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 21 ein Timing-Diagramm zum Ansteuern der vierten Ausführungsform;
  • 22 ein Schaltbild einer fünften Ausführungsform eines erfindungsgemäßen DRAMs;
  • 23 ein Schaltbild einer sechsten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 24 ein Timing-Diagramm zum Ansteuern der sechsten Ausführungsform;
  • 25 ein Schaltbild einer beispielhaften Treiberschaltung zum Erzeugen von Steuersignalen Φ0 bis Φ4, die für die Schaltung von 23 zu verwenden ist;
  • 26A und 26B Schaltbilder einer siebten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 27 ein Schaltbild einer achten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 28 ein Schaltbild einer neunten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 29 ein Schaltbild einer zehnten Ausführungsform eines erfindungsgemäßen DRAMs;
  • 30 ein Schaltbild eines elften Bezugsbeispiels eines DRAMs;
  • 31 ein Timing-Diagramm zum Ansteuern des elften Bezugsbeispiels;
  • 32 ein Schaltbild des elften Bezugsbeispiels, das zeigt, wie die Verbindungen der Bitleitungen umgeschaltet werden;
  • 33 ein weiteres Schaltbild des elften Bezugsbeispiels, das ebenfalls zeigt, wie die Verbindungen der Bitleitungen umgeschaltet werden;
  • 34 ein noch weiteres Schaltbild des elften Bezugsbeispiels, das ebenfalls zeigt, wie die Verbindungen der Bitleitungen umgeschaltet werden;
  • 35 ein noch weiteres Schaltbild des elften Bezugsbeispiels, das ebenfalls zeigt, wie die Verbindungen der Bitleitungen umgeschaltet werden;
  • 36 ein noch weiteres Schaltbild des elften Bezugsbeispiels, das ebenfalls zeigt, wie die Verbindungen der Bitleitungen umgeschaltet werden;
  • 37 ein noch weiteres Schaltbild des elften Bezugsbeispiels, das ebenfalls zeigt, wie die Verbindungen der Bitleitungen umgeschaltet werden;
  • 38 ein Schaltbild eines zwölften Bezugsbeispiels eines DRAMs;
  • 39 ein Schaltbild eines dreizehnten Bezugsbeispiels eines DRAMs;
  • 40 ein Timing-Diagramm zum Ansteuern des dreizehnten Bezugsbeispiels;
  • 41A bis 41D Schaltbilder beispielhafter Treiberschaltungen zum Erzeugen von Steuersignalen Φ0 bis Φ4, die für das dreizehnte Bezugsbeispiel zu verwenden sind;
  • 42 ist ein Schaltbild einer weiteren beispielhaften Treiberschaltung zum Erzeugen von Steuersignalen Φ0 bis Φ4, die für das dreizehnte Bezugsbeispiel zu verwenden sind;
  • 43 ist ein Schaltbild eines vierzehnten Bezugsbeispiels eines DRAMs;
  • 44 ist ein schematisches Schaltbild der Überschussschaltung, die für das vierzehnte Bezugsbeispiel verwendet wird;
  • 45A und 45B sind Schaltbilder der Schaltung A und der Schaltung B, die für die Überschussschaltung von 44 verwendet werden;
  • 46 eine graphische Darstellung von Signalverläufen, die den Betrieb des vierzehnten Bezugsbeispiels zeigen;
  • 47 ein schematisches Schaltbild der für ein fünfzehntes Bezugsbeispiel verwendeten Überschussschaltung;
  • 48A bis 48S Schaltbilder beispielhafter Schaltungen, die für die Schaltung C der Überschussschaltung von 47 verwendet werden können;
  • 49 ein Schaltbild eines sechzehnten Bezugsbeispiels eines DRAMs;
  • 50 ein schematisches Schaltbild der für das sechzehnte Bezugsbeispiel verwendeten Überschussschaltung;
  • 51 ein Schaltbild eines siebzehnten Bezugsbeispiels eines DRAMs;
  • 52 ein schematisches Schaltbild der für das siebzehnte Bezugsbeispiel verwendeten Überschussschaltung;
  • 53 ein schematisches Schaltbild der für ein achtzehntes Bezugsbeispiel verwendeten Überschussschaltung;
  • 54A bis 54C Schaltbilder beispielhafter Barrel-Schiebeeinrichtungen, die für die Überschussschaltung des achtzehnten Bezugsbeispiels verwendet werden können;
  • 55 ist ein schematisches Schaltbild der für ein neunzehntes Bezugsbeispiel verwendeten Überschussschaltung;
  • 56A bis 56D Schaltbilder beispielhafter Barrel-Schiebeeinrichtungen, die für die Überschussschaltung des neunzehnten Bezugsbeispiels verwendet werden können;
  • 57 ein schematisches Schaltbild der für ein zwanzigstes Bezugsbeispiel verwendeten Überschussschaltung;
  • 58 ist ein schematisches Schaltbild der für ein einundzwanzigstes Bezugsbeispiel verwendeten Überschussschaltung; und
  • 59A und 59B Schaltbilder beispielhafter Barrel-Schiebeeinrichtungen, die für die Über schussschaltung des einundzwanzigsten Bezugsbeispiels verwendet werden können.
  • Die Erfindung wird ausführlicher mit Bezug auf die begleitenden Zeichnungen beschrieben, die bevorzugte Ausführungsformen der Erfindung darstellen. (Ausführungsform 1)
  • 12 ist ein Schaltbild einer ersten Ausführungsform des erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt. 13A und 13B sind Timing-Diagramme zum Ansteuern der Ausführungsform.
  • Diese Ausführungsform liefert tatsächlich eine Verbesserung für den in 2 dargestellten DRAM. Die Ausführungsform unterscheidet sich von dem DRAM von 2 dadurch, dass sie zusätzlich Steuertakte Φ0, Φ1, Φ2, Φ3, Φ4 und Φ5 umfasst, von denen Φ0 mit der Bitleitung/BLA eines entsprechenden Leseverstärkerabschnitts mittels Kondensatoren C1 und Φ1 mit der Bitleitung BLB eines entsprechenden Leseverstärkerabschnitts mittels Kondensatoren C1 verbunden ist. Auf ähnliche Weise sind Φ2 und Φ3 jeweils mit Bitleitungen /BLB und BLB eines entsprechenden Leseverstärkerabschnitts mittels Kondensatoren C2 verbunden, wohingegen Φ4 und Φ5 jeweils mit Bitleitungen /BLC und BLC eines entsprechenden Leseverstärkerabschnitts mittels Kondensatoren C1 verbunden sind, wobei die Kapazitäten C1 und C2 unterschiedliche Werte aufweisen (C1 ist nicht gleich C2).
  • Somit werden, unter der Annahme, dass WA0 ausgewählt wird, um Speicherzellendaten auf BL0 und BL1 auszulesen, die Daten auf BL0 an /BLA transferiert und von SA0 gelesen, wobei BL2 als eine Bezugsbitleitung verwendet wird, da P01 auf dem Pegel "H" ist. Wenn das Potential von BL0 aufgrund der Kopplung von WA0 und BL0 angehoben wird, die als ein Ergebnis des Anhebens von WA0 zusätzlich zu den Zellendaten auftritt, liest SA0 "1" mit Leichtigkeit, jedoch "0" mit Schwierigkeiten.
  • Bei dieser Ausführungsform wird jedoch, da Φ1 angehoben wird, wie es in 13A gezeigt ist, Kapazität von C1 mit der Seite von BLA gekoppelt, um das Potential von BLA anzuheben. Folglich wird die Situation, bei der "1" mit Leichtigkeit und "0" mit Schwierigkeiten gelesen wird, kompensiert, um einen gleichen Pegel der Leichtigkeit des Lesens von sowohl "1" als auch "0" bereitzustellen.
  • Auf ähnliche Weise werden die Daten auf BL1 an BLB transferiert und von SA0 gelesen, wobei BL5 als eine Bezugsbitleitung verwendet wird. Wenn das Potential von BL1 aufgrund der Kopplung von WA0 und BL1 angehoben wird, die als ein Ergebnis des Anhebens von WA0 zusätzlich zu den Zellendaten auftritt, liest SA1 "1" mit Leichtigkeit, jedoch "0" mit Schwierigkeiten. Da jedoch Φ2 angehoben wird, wie es in 13A gezeigt ist, wird die Kapazität von C2 mit der Seite von /BLA gekoppelt, um das Potential von /BLB anzuheben. Folglich wird die Situation, bei der "1" mit Leichtigkeit und "0" mit Schwierigkeit gelesen wird, ausgeglichen, um einen gleichen Pegel der Leichtigkeit des Lesens von sowohl "1" als auch "0" bereitzustellen.
  • Es sei bemerkt, dass der Pegel der Leichtigkeit, mit der SA0 "1" liest, sich von dem Pegel unterscheidet, mit dem SA1 "1" liest. Auf ähnliche Weise unterscheidet sich der Pegel der Schwierigkeit, mit dem SA0 "0" liest, von dem Pegel, mit dem SA1 "0" liest. Beispielsweise verursachen sowohl WA0 als auch BL1 eine kleine Kopplung, wenn WA0 angehoben wird (aufgrund einer parasitären Kapazität, die an dem Schnittpunkt von BL0 und WA0 existiert, obwohl keine Speicherzelle dort angeordnet ist), so dass der Pegel der Leichtigkeit für SA0, um "1" zu lesen, niedriger als der Pegel der Leichtigkeit für SA1, um "1" zu lesen. Dies beruht auf der Tatsache, dass die Bezugsbitleitung BL2 für SA0 aufgrund der oben beschriebenen Kopplung geringfügig angehoben wird. Dieser Unterschied kann durch Unterscheiden des Kapazitätswerts C1 von demjenigen von C2 oder durch Auswählen eines Kapazitätswerts für C2, der kleiner als derjenige von C1 ist, eliminiert werden.
  • Außerdem kann es einen Unterschied in dem Pegel der Leichtigkeit des Lesens von "1" und dem Pegel der Schwierigkeit des Lesens von "0" zwischen SA0 für gefaltetes Lesen und SA1 für offenes Lesen geben, der auf das Ausgesetztsein gegen Array-Rauschen und dem Unterschied in dem schlechtesten Lesemuster zurückgeführt werden kann, und ein derartiger Unterschied kann ebenfalls durch Auswählen von Werten für C1 und C2 korrigiert werden, die C1 = /C2 erfüllen.
  • 13B zeigt ein Timing-Diagramm, mit dem die Bezugsbitleitung nicht durch eine Kopplungsaktion sondern umgekehrt durch Absenken der Kopplung der Bitleitung, von der die Daten in der entsprechenden Speicherzelle gelesen werden, um den Pegel der Leichtigkeit zu korrigieren, mit der "1" gelesen wird, und den Pegel der Schwierigkeit, mit der "0" gelesen wird. In diesem Fall kann ein Unterschied ebenfalls durch Auswählen von Werten für C1 und C2 korrigiert werden, die C1 = /C2 erfüllen.
  • (Ausführungsform 2)
  • 14 ist ein Schaltbild einer zweiten Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt.
  • Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass C1, C2, C3, C4, C5 und C6 in den Leseverstärkerabschnitten unterschiedliche Kapazitätswerte aufweisen. Wie es oben beschrieben ist, wird der Pegel der Leichtigkeit, mit der "1" gelesen und derjenige der Schwierigkeit, mit der "0" von der gleichen SA0 für gefaltetes Lesen gelesen wird, abhängig davon variieren kann, welche der Wortleitungen WA0, WA1 und WA2 ausgewählt wird. Dieses Situation kann durch Auswählen von Kapazitätswerten, die C1 = /C2, C4 = /C4 und C5 = /C6 erfüllen, angemessen korrigiert werden.
  • (Ausführungsform 3)
  • 15 ist ein Schaltbild einer dritten Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt. 16A und 16B sind Timing-Diagramme zum Ansteuern der Ausführungsform.
  • Mit dieser Ausführungsform können die Unterschiede, die zwischen dem offenen Lesen und dem gefalteten Lesen und durch die Auswahl einer der WA0 bis WA2 entstehen, durch Verändern der Amplituden der Steuersignale Φ0 bis Φ5 korrigiert werden, die die Kopplungskapazität C1 der Leseverstärkerabschnitte halten.
  • Beispielsweise verändert sich der Unterschied zwischen dem Lesen von "1" und dem von "0" für alle Kombinationen von WA0 bis WA2 der offenen BL-Konfiguration und der gefalteten BL-Konfiguration, wobei diese Situation durch Auswählen von Werten korrigiert werden kann, die VFA0 = /VFA1 = /VFA2 = /VOA0 = /VOA1 = /VOA2 erfüllen. Wie in dem Fall von 13A und 13B unterscheidet sich die Anordnung von 16A von derjenigen von 16B dadurch, dass der Unterschied durch Anheben der Bezugsseite in dem vorherigen korrigiert wird, während es durch Absenken der Zellenleseseite korrigiert wird.
  • 17A bis 18D sind Schaltbilder beispielhafter Treiberschaltungen zum Erzeugen von Steuersignalen Φ0 bis Φ3, die für die Schaltung von 15 zu verwenden sind.
  • Mit Bezug auf 17A bis 17D geht ΦFa0 auf den Pegel "L", und das Potential von Φ0 wird von VSS auf VFA0 verschoben, wenn WA0 ausgewählt wird. ΦFA1 geht auf den Pegel "L", und das Potential von Φ0 wird von VSS auf VRa1 verschoben, wenn WA1 ausgewählt wird. Auf diese Art und Weise kann der Betrieb der Ausführungsform durch Anordnen von Bezugspotentialen VFA0 bis VFA2 und VOA0 bis VOA2 gesteuert werden.
  • 18A bis 18D veranschaulichen Anordnungen, um eine Situation zu handhaben, bei der sich der Pegel der Leichtigkeit des Lesens von "1" und derjenige des Lesens von "0" nur an der offenen BL-Seite und der gefalteten BL-Seite unterscheiden. Nur zwei Bezugspotentiale VFA und VOA sind erforderlich.
  • 19 veranschaulicht eine Schaltungsanordnung, die kein Bezugspotential erfordert. Mit dieser Schaltungsanordnung wird ΦPRE auf "L" gebracht, und Kapazitäten CX2 und CX2 werden im Standby-Zustand auf VCC vorgeladen. Wenn beispielsweise WA1 ausgewählt wird, wird ΦVA1 auf "L" gebracht, um den Transistor Q1 anzuschalten. Wenn die Kapazität des Steuersignals gleich CY unter diesem Zustand gemacht wird, verschiebt sich das Potential von Φ0 von VSS auf CX2/(CY+CX2)·VCC. Wie in dem Fall von 17A bis 17D und 18A bis 18D können die Amplituden der Steuersignale durch Auswählen von CX2 = CX2 frei verändert werden. Es sei bemerkt, dass ähnliche Schaltungen für Φ0, Φ2 und Φ3 angeordnet werden können.
  • Bei einer vorläufigen Betriebsstufe kann ΦPRE einfach gleich VCC gemacht werden, und die Diskrepanz zwischen dem Pegel der Leichtigkeit des Lesens von "1" und desjenigen des Lesens von "0" kann durch externes Anlegen einer Bezugsspannung an X2, X2 bestimmt werden, um die Werte von CX2 und CX2 durch diese Diskrepanz zu unterscheiden, so dass die Vorrichtung ohne externe Eingaben für X2 und X2 arbeiten kann.
  • (Ausführungsform 4)
  • 20 ist ein Schaltbild einer vierten Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt. 21A ist ein Timing-Diagramm zum Ansteuern der Ausführungsform.
  • Diese Ausführungsform sieht tatsächlich eine Verbesserung bei dem in 4 dargestellten DRAM vor. Wie in dem Fall der ersten Ausführungsform unterscheidet sich diese Ausführungsform von dem DRAM von 4 dadurch, dass sie zusätzliche Steuertakte Φ1, Φ2, Φ3, Φ4 und Φ5 umfasst, die mit den jeweiligen Bitleitungen eines entsprechenden Leseverstärkerabschnitts mittels Kondensatoren C1 und C2 verbunden sind.
  • Wie in dem Fall von 12 können die jeweiligen Unterschiede des Pegels der Leichtigkeit des Lesens von "1" und desjenigen des Lesens von "0" für die SA0-Seite (gefaltetes Lesen und gefaltetes Neuschreiben) und desjenigen für die SA1-Seite (gefaltetes Lesen und offenes Neuschreiben) durch Wählen von C1 = C2 korrigiert werden.
  • 21 zeigt eine Anordnung zum geringfügigen Absenken der ausgelesenen Seite durch Koppeln des Leseverstärkerabschnitts.
  • (Ausführungsform 5)
  • 22 ist ein Schaltbild einer fünften Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt.
  • Wenn sich die Pegel der Leichtigkeit des Lesens von "1" und "0" für WA0, WA1 und WA2 voneinander unterscheiden, können sie durch Auswählen von C1 = /C2, C3 = /C4 und C5 = /C6 wie in dem Fall von 14 korrigiert werden.
  • (Ausführungsform 6)
  • 23 ist ein Schaltbild einer sechsten Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt. 24 ist ein Timing-Diagramm zum Ansteuern der Ausführungsform.
  • Wie in dem Fall der Ausführungsform von 15 können Korrekturen für diese Ausführungsform durch Verändern der Amplituden von Steuersignalen Φ0 bis Φ5 durchgeführt werden.
  • 25 ist ein Schaltbild einer beispielhaften Treiberschaltung zum Erzeugen von Steuersignalen Φ0 bis Φ5 für die Schaltung von 23. Es sei bemerkt, dass kein Bezugspotential zum Verändern der Amplituden, wie in dem Fall von 19, benutzt wird. Das Potential von Φ0 dieser Ausführungsform wird mittels einer Ladungsverteilung von VCC abgesenkt. Es sei ebenfalls bemerkt, dass die Schaltung von 25 ebenfalls für den Ansteuervorgang von 16B verwendet werden kann.
  • (Ausführungsform 7)
  • 26A und 26B sind Schaltbilder einer siebten Ausführungsform eines erfindungsgemäßen DRAMs, die zwei Zellenarrays (A, B) als Beispiele zeigen.
  • Mit dieser Ausführungsform kann der Pegel der Leichtigkeit des Lesens von "1" und "0" durch Anordnen von Dummy-Zellen in den Zellenarrays und Auswählen von zwei oder mehr als zwei Werten zum Absenken jeweils von /DWA0 bis /DWA2 und /DWB0 bis /DWB2 oder durch Auswählen von drei Werten zum bsenken eines von /DWA0 bis /DWA2 korrigiert werden.
  • Es sei beispielsweise angenommen, dass BL0 mehr als BL2 um VX als Ergebnis von verschiedenen Kopplungsoperationen angehoben wird, wenn WA0 ausgewählt wird.
  • Wenn BL0 und BL1 um VY abgesenkt werden, wenn die Dummy-Wortleitung /DWA0 von VCC auf VSS abgesenkt wird, dann werden BL1 und BL2 um VY abgesenkt, wenn /DWA1 von VCC auf VSS abgesenkt wird. BL0 und BL2 werden ebenfalls um VY abgesenkt, wenn /DWA2 von VCC auf VSS abgesenkt wird. Somit wird, wenn /DWA0 bis /DWA2 um Spannungen VA0/VCC, VA1/VCC und VA2/VCC abgesenkt werden, der Unterschied zwischen BL0 und BL2 nach der Korrektur des Bewegens der Dummy-Wortleitungen durch die nachstehende Gleichung ausgedrückt. BL0 – BL2 = (VA0 × VY + VA2 × VY) – (VA1 × VY + VA2 × VY) = (VA1 – VA1)VY
  • Auf der offenen SA1-Seite gilt die folgende Gleichung. BL1 – BL4 = (VA0 + VA1)VY
  • Somit können Korrekturen durch Auswählen eines geeigneten Werts für VA0 + VA1 ausgeführt werden.
  • (Ausführungsform 8)
  • 27 ist ein Schaltbild einer achten Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt.
  • Mit dieser Ausführungsform kann erneut der Pegel der Leichtigkeit des Lesens von "1" und "0" durch Anordnen von Dummy-Zellen in der Zellenarrays und Auswählen von zwei oder mehr als zwei Werten zum Absenken von jeweils /DWA0 bis /DWA2 und /DWB0 bis /DWB2 oder Auswählen von drei Werten zum Absenken eines von /DWA0 bis /DWA2 korrigiert werden.
  • Diese Ausführungsform arbeitet im wesentlichen auf die gleiche Art und Weise wie die obige Ausführungsform 7. Wenn WA0 ausgewählt wird, gelten die folgenden Gleichungen. BL0 – BL1 = (VA0' + VA1')VY – (VA1' + VA2')VY = (VA0' – VA2')VY BL0 – BL2 = (VA0' + VA2')VY – (VA1' + VA2')VY = (VA0' – VA1')VY
  • Somit kann der Pegel der Leichtigkeit des Lesens von "1" und derjenige des Lesens von "0" geeignet korrigiert werden.
  • (Ausführungsform 9)
  • 28 ist ein Schaltbild einer neunten Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt.
  • Obwohl Kondensatoren mit den Bitleitungen bei der Ausführungsform von 12 verbunden sind, wird die gleiche Wirkung bei dieser Ausführungsform durch Modifizieren der Gatelänge und der Gatebreite der zwischen den Zellenarrays und der Leseverstärker angeordneten Schalter für den Betrieb der Vorrichtung erreicht. Da die Schalter angeordnet sind, um "H" und "L" für ausgewählte Zellen umzuschalten, kann die Wirkung des Kondensators einfach durch Verändern des Grads der Kopplung ohne Verwenden zusätzlicher Takte erreicht werden.
  • (Ausführungsform 10)
  • 29 ist ein Schaltbild einer zehnten Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt.
  • Obwohl Kondensatoren mit den Bitleitungen bei der Ausführungsform von 20 verbunden sind, wird die gleiche Wirkung bei dieser Ausführungsform durch Modifizieren der Länge und der Breite der Gates der zwischen den Zellenarrays und den Leseverstärkern angeordneten Schaltern für den Betrieb der Vorrichtung erreicht.
  • (Bezugsbeispiel 11)
  • 30 ist ein Schaltbild eines elften Bezugsbeispiels eines DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt. 31 zeigt Timing-Diagramme zum Ansteuern der Schaltung.
  • Mit Bezug auf 30 werden Leseverstärker SA0 bis SAS, Wortleitungen WA0 bis WA2 und W B0 bis WB2, Bitleitungen BL0 bis BL15, die in Zellenarrays angeordnet sind, und Bitleitungen /BLA0, BLA0, /BLA1, BLA1, /BLB0, BLB0, /BLB1, BLB1, /BLC0, BLC0 /BLC1, BLC1, die in Leseverstärkerabschnitten angeordnet sind, gezeigt. Es werden ebenfalls Steuersignale PA0, PA12, PA11, PB1, PB020, PB022, PC11, PC1, PC020, PC022, PD0 und PD12 für Schalter gezeigt, die ausgestaltet sind, um die Verbindungen der Bitleitungen von Speicherzellen und der Bitleitungspaare der Leseverstärker umzuschalten.
  • Leseverstärker (SA) mit einer gefalteten BL-Konfiguration werden an dem rechten Ende des Zellenarrays B und an dem linken Ende des Zellenarrays A angeordnet. Die SA an dem rechten Ende des Zellenarrays B werden von dem zur Rechten des Zellenarrays B positionierten Zellenarray gemeinsam genutzt, um dort ein gemeinsames SA-System zu bilden. Auf ähnliche Weise werden die SA an dem linken Ende des Zellenarrays A von dem an der Linken des Zellenarrays B positionierten Zellenarray gemeinsam genutzt, um dort ein gemeinsam genutztes SA-System ebenfalls zu bilden.
  • Hinsichtlich der Wortleitungen des Zellenarrays A sei nun angenommen, das WA0 ausgewählt wird. Dann wird aus SA0, SA2 und SA3, SA0 ein Paar von Bitleitungen mit einer der drei Bitleitungen, die eine Speicherzelle aufweist, beispielsweise BL1, und einem der Bitleitungspaare BL3 und BL5 von SA3 mit einer gefalteten BL-Konfiguration, beispielsweise BL3, die an der Bezugsseite positioniert ist, als gefaltete BLs gebildet, um die SA zu betreiben. Auf ähnliche Weise bildet SA2 ein Paar von Bitleitungen von BL2 und BL0 als gefaltete BLs, um den SA zu betreiben, und SA3 bildet ein Paar von Bitleitungen von BL5 und BL3 als gefaltete BLs, um den SA zu betreiben. BL3 wird als eine Bezugsbitleitung verwendet, die gemeinsam für SA0 und SA3 zu verwenden ist.
  • Zum Neuschreiben von Daten i eine Speicherzelle wird der gemeinsam genutzte Zustand der Bezugsbitleitung suspendiert, und das Bitleitungspaar BL1, BL3, das mit dem Leseverstärker SA0 verbunden ist, wird als gefaltete BLs verwendet, um den Neuschreibvorgang auszuführen, während eine der drei Bitleitungen des Arrays B, die angrenzend an die BL2 des Arrays A positioniert ist, beispielsweise BL8, als eine Bezugsbitleitung verwendet wird, um als ein Bitleitungspaar mit einer offenen BL-Konfiguration verwendet zu werden und mit dem Leseverstärker SA2 verbunden zu sein. Auf ähnliche Weise wird eine der drei Bitleitungen des Arrays B, die benachbart zu BL5 des Arrays A angeordnet sind, beispielsweise BL11, als eine Bezugsbitleitung verwendet, die für ein Bitleitungspaar mit einer offenen BL-Konfiguration zu verwenden ist und mit dem Leseverstärker SA3 verbunden ist.
  • Mit der obigen Anordnung wird kein Rauschen, das für offene BLs spezifisch ist, mittels Wortleitungen während Lesevorgängen erzeugt, um die Wirkung zu erzeugen, dass die gefaltete BL-Konfiguration Rauschen löscht, die mittels unausgewählter Wortleitungen erzeugt werden, um folglich den Gesamtrauschpegel zu verringern.
  • Da außerdem die offene BL-Konfiguration und die gefaltete BL-Konfiguration zum Neuschreiben von Daten kombiniert werden, wird ermöglicht, dass gewöhnliche Neuschreibvorgänge und die Entzerrung von Bitleitungen stattfindet. Auf ähnliche Weise wird, wenn eine Wortleitung des Arrays B ausgewählt wird, eine Bitleitung des Arrays als ein gemeinsamer Bezug für den Lesevorgang verwendet, um eine gefaltete BL-Konfiguration zu bewirken. Für einen Neuschreibvorgang wird andererseits eines der Bitleitungspaare verwendet, um eine gefaltete BL-Konfiguration zu bewirken, während die Verwendung des anderen Bitleitungspaars als gemeinsam genutzte Bezugs-BLs suspendiert wird, und die Bitleitung des Arrays B, durch die die Speicherzellendaten ausgelesen werden, und die Bitleitung (Bezugs-BL) des Arrays A, die benachbart dazu angeordnet sind, werden verwendet, um ein Paar einer offenen BL-Konfiguration für einen Neuschreibvorgang zu bilden.
  • Die Zellenarrays weisen Speicherzellen an zwei Dritteln der Schnittpunkte ihrer Wortleitungen und Bitleitungen auf, so dass, während das Verhältnis der Anzahl von Speicherzellen zu derjenigen von Schnittpunkte niedriger als dasjenige von Zellenarrays einer offenen BL-Konfiguration ist, ist es höher als dasjenige von Zellenarrays einer gefalteten BL-Konfiguration, an der Speicherzellen nur an einer Hälfte der Schnittpunkte der Wortleitungen und der Bitleitungen angeordnet sind. Folglich kann eine erfindungsgemäße Speichervorrichtung die Fläche der Speicherzellen verglichen mit einer vergleichbaren Speichervorrichtung mit einer gefalteten BL-Konfiguration verringern. Außerdem wird ein Leseverstärker (SA) jeweils für drei Bitleitungen (BL) angeordnet, um die Ausgestaltungsanforderungen für SAs zu abzumildern, verglichen mit einer Vorrichtung mit einer offenen BL-Konfiguration.
  • Wenn ein bestimmtes Bitleitungspaar der Anordnung von 30, die eine Zellenarrayanordnung aufweist, wie es oben beschrieben ist, betrachtet wird, wenn sie zum Lesen von Daten mit der gefalteten BL-Konfiguration verwendet wird, ist ersichtlich, dass die Bitleitung, durch die die Daten in einer Speicherzelle gelesen werden, zwischen dem Bitleitungspaar platziert wird, um die Verbindung zwischen der Bitleitung der Speicherzelle und der Bitleitung des entsprechenden Leseverstärkers ohne Rücksicht auf die Position der ausgewählten Wortleitung umzuschalten.
  • Wenn beispielsweise angenommen wird, dass die Wortleitung WA0 ausgewählt wird, wird sie angehoben, nachdem PA12, PB11 und PB1 auf den Pegel "L" gebracht und PA0, PB020 und PB022 auf dem Pegel "H" gehalten werden, wie es in 31 gezeigt ist. Dann werden die Speicherzellendaten auf BL1, BL2, BL3, und BL4 gelesen. Dann werden die Daten in SA0 mittels BL1, durch die die entsprechenden Zellendaten ausgelesen werden, und der Bezugsbitleitung BL3 als ein gefaltetes BL-Paar gebracht, da PA0, PB020 und PB022 auf "H" gehalten werden.
  • Auf ähnliche Weise werden Daten in SA1 durch Verwenden von BL4, durch die die entsprechenden Zellendaten ausgelesen werden, und der Bezugsbitleitung BL6 als ein gefaltetes BL-Paar, und ebenfalls in SA1 durch Verwenden von BL5, durch die Zellendaten ausgelesen, und die Bezugsbitleitung BL3 als ein gefaltetes BL-Paar gebracht. Es sei bemerkt, dass die Bezugsbitleitung BL3 von den Bitleitungspaaren von SA0 und SA3 gemeinsam genutzt werden.
  • Während nur vier Spalten und somit nur eine gemeinsam genutzte Bezugsbitleitung in 30 gezeigt sind, ist es ersichtlich, dass eine gemeinsam genutzte Bezugsbitleitung für jeweils drei Bitleitungen erscheint. Diese Anordnung unterscheidet sich offensichtlich von derjenigen von 4, da bei dieser Anordnung die Bitleitung BL2, durch die die Zellendaten von SA2 ausgelesen werden, zwischen dem Bitleitungspaar BL1, BL3 von SA0 platziert wird, und die Bitleitung BL5, durch die die Zellendaten von SA3 gelesen werden, zwischen dem Bitleitungspaar BL4, BL6 von SA3 platziert wird, während die Bitleitung BL1, durch die die Zellendaten von SA0 ausgelesen werden, zwischen dem Bitleitungspaar BL0, BL2 von SA2 platziert werden, und die Bitleitung BL9, durch die die Zellendaten von SA1 ausgelesen werden, zwischen dem Bitleitungspaar BL3, BL5 platziert wird.
  • Der oben beschriebene Datenlesevorgang, der stattfindet, wenn die Wortleitung WA0 ausgewählt wird, kann klarer mit Bezug auf die deutlich durchgezogenen fetten Linien von 32 verstanden werden. Wenn BL2, durch die die Speicherzellendaten, die in SA2 gebracht werden, ausgelesen werden, einer Änderung gleich dem Volumen des Lesesignals unterworfen wird, wird ein Rauschen verursacht, das an die benachbarten Bitleitungen mittels der Kopplungskapazität CBB zwischen den Bitleitungen angelegt wird (32). Da das Bitleitungspaar BL1 und BL3 von SA0 an beiden Seiten von BL2 angeordnet sind, werden sie nun einem gleichen Rauschbetrag mit einer gleichen Phase unterworfen. Wenn von SA0 aus betrachtet, die Potentialdifferenz zwischen BL1 und BL3, die ein Bitleitungspaar bilden, ändert sich nicht, und die Wirkung des Array-Rauschens von BL2 wird gelöscht.
  • Somit ist das Nettorauschen, dem das Bitleitungspaar von BL1, BL3 ausgesetzt ist, das Zwischenbitleitungs-Rauschen von CBBVS (VS stellt das Volumen des Lesesignals von BL4 dar), das durch BL4 erzeugt wird, durch die die Speicherzellendaten für SA1 ausgelesen werden. Mit anderen Worten kann das Nettorauschen auf ein Drittel des Zwischenbitleitungs-Rauschens von 3CBBVS von 4 verringert werden, und, da der Rauschpegel ohne Verwenden von verdrillten Bitleitungen abgesenkt werden kann, kann die Gesamtchipgröße bedeutend verringert werden.
  • Aus dem gleichen Grund kann das Zwischenbitleitungs-Rauschen, das auf die von den Bitleitungen ausgelesenen Signale zurückzuführen ist, die zwischen den Bitleitungspaaren von SA1, SA2 platziert sind, gelöscht werden, so dass das Zwischenbitleitungs-Rauschen von CBBVS auf jeder der Bitleitungen auf ein Drittel des Zwischenbitleitungs-Rauschens von 3CBBVS von 4 verringert werden kann.
  • Nachdem das Datenelement einer Speicherzelle auf einen entsprechenden Leseverstärker ausgelesen wird, werden PA0, PB020 und PB022 auf den Pegel "L" gebracht, wie es in 31 gezeigt ist, um den Leseverstärker zu aktivieren, um ein winziges Signal zu verstärken.
  • Nun sei der Betrieb des Zurückbringens oder Neuschreibens der Daten auf die ursprüngliche Speicherzelle betrachtet. PA0 wird auf den Pegel "H" für SA0 und SA1 gebracht, und Daten werden in die entsprechenden Speicherzellen durch Verwenden von BL1 und BL3 und BL4 und BL6 als Bitleitungspaare mit einer gefalteten BL-Konfiguration neu geschrieben.
  • Gemäß diesem Zustand wird, da BL3 für SA0 verwendet wird und für den Neuschreibvorgang von SA3 nicht verwendet werden kann, PB020 auf den Pegel "H" zurückgebracht, PB022 auf dem Pegel "L" gehalten, und PC022, die mit dem benachbarten Array B verbunden ist, auf den Pegel "H" für den Neuschreibvorgang auf SA2 und SA3 gebracht. Mit anderen Worten verwendet SA2 BL2 und BL8 für ein Bitleitungspaar mit einer offenen BL-Konfiguration, und SA3 verwendet BL5 und BL11 für ein Bitleitungspaar ebenfalls mit einer offenen BL-Konfiguration.
  • Auf ähnliche Weise werden, wenn Wortleitungen WA1 und WAZ ausgewählt werden, die Steuersignale PA0, PA12, PB1, PB11, PB020 PB022, PC11, PC1, PC020 und PC022 geeignet gesteuert, wie es in 31 gezeigt ist, so dass, wenn WA1 ausgewählt wird, die Verbindung zwischen der Bitleitung zum Lesen der Daten der Speicherzelle und der Bitleitung des entsprechenden Leseverstärkers auf diejenige von 34 umgeschaltet wird, während sie auf diejenige von 35 für einen Neuschreibvorgang umgeschaltet wird.
  • Auf ähnliche Weise wird, wenn WA2 ausgewählt wird, die Verbindung zwischen der Bitleitung zum Lesen der Daten der Speicherzelle und der Bitleitung des entsprechenden Leseverstärkers auf diejenige von 36 umgeschaltet, während sie auf diejenige von 35 für einen Neuschreibvorgang umgeschaltet wird.
  • In jedem der beiden Fälle wird eine Bitleitung, durch die Daten aus einer Speicherzelle gelesen werden, umgeschaltet und zwischen einem Bitleitungspaar für jeden Datenlesevorgang platziert, um das maximale Array-Rauschen zu verringern, das immer auf CBBVS verringert werden kann.
  • In 36 werden BL1 und BL6 jeweils zwischen einem Bitleitungspaar BL0 und BL2 des äußersten Leseverstärkers SA2 und dem Bitleitungspaar BL5 und BL7 des Leseverstärkers SA1 platziert. Diese Bitleitungen werden nicht zum Auslesen von Speicherzellendaten auf irgendeinen Leseverstärker verwendet, wenn BL2 ausgewählt wird, und beeinflussen folglich nicht die Bitleitungspaare von BL0 und BL2 und BL5 und BL7 mit Auslese-Rauschen.
  • Es ist durch Vergleichen von 32, 34 und 36 ersichtlich, dass durch Umschalten der Wortleitung von WA0 auf WA1 die ausgewählte Speicherzelle sich um eine Bitleitung in der Speicherzelle nach unten bewegt, und dementsprechend wird die Verbindung der Bitleitung des Speicherzellenarrays und derjenigen des Leseverstärkers ebenfalls um eine Bitleitung nach unten geschaltet, wenn WA1 ausgewählt wird. Wenn WA2 ausgewählt wird, wird jedoch die Verbindung der Bitleitungen um eine Bitleitung an der Seite von SA0 und SA1 abgesenkt, obwohl sie genauso ausgeführt wird, wenn WA0 an der Seite von SA2 und SA3 ausgewählt wird. Mit dieser Anordnung des Umschaltens der Verbindung der Bitleitung des Zellenarrays und derjenigen des Leseverstärkers gemäß der ausgewählten Bitleitung, kann der Rauschpegel bedeutend verringert werden.
  • (Bezugsbeispiel 12)
  • 38 ist ein Schaltbild einer zwölften Ausführungsform eines erfindungsgemäßen DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt.
  • Diese Ausführungsform ist die selbe, wie die in 30 gezeigte Anordnung hinsichtlich einer äquivalenten Schaltung und unterscheidet sich von ihr dadurch, dass die Schalter zum Verbinden der Leseverstärker und der Speicherzellen ein Spiegelbild derjenigen von 30 in dem Sinn von Wortleitungen innerhalb der gebrochenen Kreise zeigt. Mit anderen Worten können die Schalter unterschiedlich angeordnet sein, ohne die äquivalente Schaltung zu ändern. Da der Betrieb der Schaltung von 38 genauso arbeitet, wie derjenige der Schaltung von 30, wird er hier nicht weiter beschrieben.
  • (Bezugsbeispiel 13)
  • 39 ist ein Schaltbild des dreizehnten Bezugsbeispiels eines DRAMs, das zwei Zellenarrays (A, B) als Beispiele zeigt. 40 ist ein Timing-Diagramm zum Ansteuern der Schaltung.
  • Diese Schaltung ist frei von dem folgenden Problem des elften Bezugsbeispiels. Bei Betrachten des Betriebs von SA0 ist ersichtlich, wenn die Wortleitung WA0 in 32 ausgewählt wird, dass PA12, PB11 und PB1 von "H" auf "L" heruntergebracht werden, bevor die Wortleitung zum Lesen von Daten angehoben wird. Gemäß diesem Zustand wird die mit der Source oder dem Drain verbundene Bitleitung durch kapazitive Kopplung des Gates und der Source oder des Gates und dem Drehen des Transistors des Schalters zwischen dem Zellenarray und dem Leseverstärker geringfügig abgesenkt. Dies wird mit "o" in 32 angegeben. Da zusätzlich die Zellendaten auf SA0 zwischengespeichert werden, nachdem die Wortleitung angehoben und sie in SA1 bewegt wird, werden PA0, PB020 und PB022 abgesenkt. Die Positionen, die durch die Kopplung zu beeinflussen sind, werden durch "X" angegeben. Es sei bemerkt, dass die Bitleitung /BLA0, durch die die Speicherzellendaten von SA0 ausgelesen werden, drei "o" s und ein "x" überträgt, und die Bezugsbitleitung BLA0 ebenfalls drei "o" s und ein "x" überträgt.
  • Wenn andererseits WA1 ausgewählt wird, wie es in 34 gezeigt ist, überträgt die Bitleitung /BLA0 auf der Zellendatenseite von SA0 zwei "o" s und ein "x", während die Bitleitung BLA0 auf der Bezugsseite drei "o" s und ein "x" überträgt. Wenn WA2 ausgewählt wird, wie es in 36 gezeigt ist, überträgt die Bitleitung BLA0 auf der Zellendatenseite von SA0 drei "o" s und ein "x", während die Bitleitung /BLA0 auf der Bezugsseite zwei "o" s und ein "x" überträgt. Somit unterscheidet sich der Einfluss der Kopplung abhängig von der ausgewählten Bitleitung WA0 bis WA2 und folglich unterscheidet sich der Pegel der Leichtigkeit des Lesen der Daten "1" von demjenigen des Lesens von Daten "0".
  • Wenn beispielsweise eine Bitleitung, durch die Speicherzellendaten ausgelesen werden, abgesenkt wird, wenn sie durch Kopplung beeinflusst wird, wird "1" weniger einfach zu lesen, wohingegen "0" leichter zu lesen wird. Außerdem kann sich der Pegel zum leichten Lesen der Daten "1" von demjenigen des Lesens der Daten "0" unterscheiden, wenn einige der Komponenten, wie beispielsweise Schalter, unterschiedlich angeordnet sind, wie in dem Fall von 30 und 38.
  • Die Anordnung von 39 kann derartige Probleme lösen. In 39 werden Kondensatoren mit einer Kopplungskapazität von C1 mit Bitleitungspaaren der Leseverstärkerabschnitte verbunden, und Steuersignale Φ0 bis Φ5 werden mit den entgegengesetzten Anschlüssen der jeweiligen Kondensatoren verbunden, so dass das oben beschriebene Ungleichgewicht der Bitleitungspaare durch Verwenden von Φ0 bis Φ5 ausgeglichen wird, wenn Daten aus Speicherzellen ausgelesen werden. Es wird ersichtlich sein, dass die Idee die gleiche wie diejenige der ersten Ausführungsform ist, die vorher beschrieben wurde.
  • Da der Pegel der Unausgeglichenheit von Bitleitungspaaren sich abhängig von der ausgewählten der Wortleitungen WA0 bis WA2 verändern kann, werden die Amplituden von Φ0 bis Φ5 abhängig von der ausgewählten der Wortleitungen WA0 bis WA2 unterschieden, wie es in 40 gezeigt ist. Somit unterscheidet sich die bei dieser Anordnung verwendete Technik von irgendwelchen bekannten Dummy-Zelltechniken oder Kopplungs techniken eines einzigen Korrekturtyps, mit der alle Amplituden der Steuersignale gleich gemacht werden und identisch sind.
  • Mit Bezug auf 40 wird, wenn die Daten einer Speicherzelle ausgelesen werden, das Steuersignal, das mit C1 der Bitleitung des Leseverstärkerabschnitts verbunden ist, der auf der Bitleitungsseite der Speicherzelle angeordnet ist, aus der die Daten ausgelesen werden, abgesenkt. Wenn beispielsweise WA0 ausgewählt wird, werden Speicherzellendaten auf /BLA0 ausgelesen, so dass Φ0 auf VFFA0 abgesenkt wird. 41A bis 41D veranschaulichen beispielhafte Schaltungen, die eine derartige veränderliche Amplitude verwirklichen kann.
  • Das Signal Φ0 wird auf VCC vorgeladen, da ΦFFA0 und ΦFFA1 auf dem Pegel "L" sind. Wenn WA0 ausgewählt wird, wird nur VFFA0 auf den Pegel "H" angehoben, und Φ0 wird auf die Quellenspannung von VFFA0 abgesenkt.
  • Wenn unterschiedliche Quellenspannungen von VFFA0, VFFA1, VFFA2, VFOA0, VFOA1 und VFOA2 in dem Chip in 41A bis 41D erzeugt werden, kann die Schaltung von 42 jede gewünschte Spannung aus VCC an VSS auf eine einfache Weise erzeugen.
  • Mit Bezug auf 42 ist zur Zeit des Vorladens /ΦPRE auf "H", und CX0 und CX2 werden auf VSS vorgeladen, während Φ auf VCC vorgeladen wird, da ΦFFA0 und ΦFFA1 auf dem Pegel "L" sind. Dann fällt, wenn /ΦPRE auf den Pegel "L" und ΦFFA0 auf dem Pegel "H" als Ergebnis der Auswahl von WA0 ansteigt, die Ausgabe Φ0 als Ergebnis der Ladungsverteilung der Kapazität CX0 und der negativen Kapazität CY ab.
  • Die Amplitude von Φ0 kann frei durch Ändern der Werte von CX0 und CX2 verändert werden. Diese Technik kann auf die Anordnung von 38 angewendet werden.
  • Es sei bemerkt, dass nicht nur die Amplituden von Φ0 bis Φ2 unabhängig verändert werden können, sondern ebenfalls die Position der Wortleitung, die verwendet wird, um den Wert der Kapazität C1 des Leseverstärkers auszuwählen, die Positionen der Leseverstärker zum Empfangen von Φ0 und Φ1, die Kapazität C1 der Leseverstärker zum Empfangen von Φ2, Φ3, Φ4 und Φ5, die Amplitude von Dummy-Wortleitungen und die Potentiale von Dummy-Zellen, wenn sie von dem Typ des externen Datenschreibens sind, um irgendwelche unerwünschten Unausgeglichenheiten zu korrigieren.
  • Die folgenden Beispiele sind ausgestaltet, um die Logikschaltung zum Bestimmen des Rests der Teilung der Adresse einer Wortleitung durch drei zu verbessern, wobei die Ausgabe dieser Logikschaltung als ein Signal zum Ansteuern von Speicherzellenarrays für den Zweck der Erfindung verwendet wird. Es sei bemerkt, dass eine derartige Logikschaltung ebenfalls für die oben beschriebenen Ausführungsformen 1 bis 13 verwendet werden kann.
  • (Bezugsbeispiel 14)
  • 43 ist ein Schaltbild eines vierzehnten Bezugsbeispiels eines DRAMs. Diese Anordnung ist eine dynamische Halbleiter-Speichervorrichtung mit einer offenen/gefalteten hybriden BL-Konfiguration, wobei jedes der Zellenarrays eine Gesamtzahl von 256 Wortleitungen umfasst. Die Grundkonfiguration der Vorrichtung unterscheidet sich nicht besonders von derjenigen aller vergleichbaren herkömmlicher Vorrichtungen.
  • Eine 8-Bit-Adresse von A0 bis A7 wird für die Wortleitungen verwendet. 44 ist ein Schaltbild einer Überschussschaltung zum Bestimmen des Restes, der durch Teilen der Adresse der ausgewählten Wortleitung durch drei erzeugt wird.
  • Bei dieser Anordnung werden drei Signalleitungen Z0, Z1 und Z2 für die Ausgabe der Überschussschaltung verwendet, wie in dem Fall der früher beschriebenen bekannten Überschussschaltung. Genauer gesagt wird Z0 = "1" verwendet, wenn der Rest der Teilung durch drei der Adresse gleich 0 ist, und Z1 = "1" wird verwendet, wenn der Rest der Teilung durch drei der Adresse gleich 1 ist, wohingegen Z2 = "1" verwendet wird, wenn der Rest der Teilung durch drei der Adresse gleich 2 ist. Außerdem ist dieser Chip in einem Standby-Zustand, der durch Z0 = Z1 = Z2 = "0" ausgedrückt wird.
  • Die Beziehung zwischen dem Ausgang der Überschussschaltung und der Eingangsadresse wird nachstehend in Tabelle 2 gezeigt.
  • Tabelle 2
    Figure 00470001
  • Die Überschussschaltung umfasst Schaltungen A und B. Die acht Bits jeder Adresse wird in vier 2-Bits geteilt, wobei jede durch drei geteilt wird, und der Rest von der Schaltung A bestimmt wird, wohingegen die Schaltung B zwei 3-Phasen- Signale hinzufügt und die Summe durch drei teilt, um den Rest zu erzeugen. 45A und 45B zeigen beispielhafte Schaltungskonfigurationen der Schaltung A bzw. der Schaltung B.
  • Das Adressensignal A5 und sein komplementäres Signal /A1 werden als Eingänge in die Überschussschaltung verwendet. Diese Adressensignale werden auf "L" gehalten, wenn der Chip in einem Standby-Zustand ist, und entweder Ai oder /Ai geht auf "H" geht, wenn der Chip aktiviert wird.
  • Wenn der Chip in einem Standby-Zustand ist und folglich Ai und /Ai auf "L" gehalten werden, sind alle Ausgaben von der Schaltung A auf "L", um alle Ausgaben der Schaltung B, die die Ausgaben der Schaltung A verwendet, ebenfalls auf "L" zu machen, und folglich alle Ausgaben von Z0, Z1 und Z2 der Überschussschaltung dazu zu bringen, bei "L" zu bleiben. Wenn der Chip aktiviert, und entweder Ai oder /Ai auf "H" gebracht wird, geht nur einer der drei Ausgänge der Schaltung A auf "H". Dann wird das Ergebnis an die Schaltung B übertragen, und als Konsequenz ändert sich nur einer der drei Ausgänge der Überschussschaltung von "L" in "H".
  • 46 veranschaulicht die obige Beschreibung. Da Z0, Z1 und Z2 alle auf "L" in einem Standby-Zustand sind, tritt kein Problem der Mehrfachauswahl auf, wie es in 11 dargestellt ist, wenn der Chip aktiviert wird, so dass der Chip dazu gebracht wird, zu jeder Zeit stabil zu arbeiten. (Bezugsbeispiel 15)
  • 47 veranschaulicht ein fünfzehntes Bezugsbeispiel, das eine Überschussschaltung mit einer Schaltung A ist, die 4-Bit-Adressen als Eingaben verwendet. 48A bis 48S veranschaulichen beispielhafte Schaltbilder von Schaltungen C der Überschussschaltung von 47.
  • Die Überschussschaltung umfasst Schaltungen C zum Empfangen eines 4-Bit-Adressensignals und seines komplementären Signals und erzeugt die Reste, die jeweils durch Teilen dieser durch drei erhalten werden, und die Schaltung B zum Empfangen der Ausgaben der beiden Schaltungen C und erzeugt den Rest, der durch Teilen der Summe durch drei erhalten wird. Es sei bemerkt, dass die Schaltung B mit derjenigen identisch ist, die bei dem vierzehnten Bezugsbeispiel verwendet wird.
  • Bei diesem Bezugsbeispiel werden drei Ausgänge Y00, Y01 und Y02 der ersten Schaltung C, die Adressensignale A0 bis A3 empfängt, und drei Ausgänge Y10, Y11 und Y12 der zweiten Schaltung, die ihre komplementären Signale A4 bis A7 empfängt, an die Schaltung B angelegt, die mit derjenigen des vierzehnten Bezugsbeispiels identisch ist, und Ausgaben Z0, Z1 und Z2 der Schaltung B stellen die Reste dar, die durch Teilen der Adressen A0 bis A7 durch drei erhalten wurden.
  • Wie in dem Fall des vorhergehenden Beispiels werden, wenn der Chip in einem Standby-Zustand ist, und das Adressensignal Ai und sein komplementäres Signal /Ai auf "L" gehalten wird, alle Ausgaben von der Schaltung C auf "L" gehalten, so dass folglich alle Ausgaben Z0, Z1 und Z2 der Schaltung C auf "L" gehalten werden. Die Beziehung zwischen der Eingangsadresse und dem Ausgang der Überschussschaltung ist die gleiche wie diejenige des vorhergehenden Beispiels.
  • Es sei bemerkt, das jede Adresse in 2 Bits bei dem vierzehnten Beispiel aufgeteilt wird, und die Reste, die durch Teilen dieser durch drei erhalten werden, werden durch die Hinzufügungsschaltung der Schaltung B hinzugefügt, wohingegen jede Adresse in 4-Bits aufgeteilt wird, die dann bei dem fünfzehnten Beispiel hinzugefügt werden. Auf ähnliche Weise können Adressen in gerade Bits, wie beispielsweise 2-Bits, 4-Bits, 6-Bits usw. zum Bestimmen der Reste der Teilung durch drei der Adressen aufgeteilt werden.
  • Andererseits ist die maximale Anzahl von Adressen, aus denen Reste erhalten werden, typischerweise die Anzahl der Wortleitungen, die ein Speicherzellenarray umfasst. Mit anderen Worten ist die Anzahl von Bits von Adressen typischerweise 8 (256 Wortleitungen) bis zehn (1.024 Wortleitungen). Somit wird eine Adresse vorzugsweise in 2-Bits oder 4-Bits aufgeteilt.
  • (Bezugsbeispiel 16)
  • 49 ist ein Schaltbild eines sechzehnten Bezugsbeispiels eines DRAMs. Bei dieser Ausführungsform umfasst jedes Speicherzellenarray 512 Wortleitungen, obgleich es eine dynamische Halbleiter-Speichervorrichtung mit einer offenen/gefalteten hybriden BL-Konfiguration wie bei den Beispielen 14 und 15 ist.
  • Die Adressen A0 bis A8 der Wortleitungen sind 9-Bit-Adressen. 50 zeigt ein Schaltbild der Überschussschaltung zum Bestimmen des Restes, der durch Teilen der Adresse einer ausgewählten Wortleitung durch drei erhalten wird.
  • Die Beziehung zwischen dem Ausgang der Überschussschaltung und der Eingangsadresse wird in der nachstehenden Tabelle 3 gezeigt.
  • Tabelle 3
    Figure 00510001
  • (Bezugsbeispiel 17)
  • 51 ist ein Schaltbild eines siebzehnten Bezugsbeispiels eines DRAMs. Bei dieser Schaltung umfasst jede Speicherzelle 1.024 Wortleitungen, obwohl sie eine dynamische Halbleiter-Speichervorrichtung mit einer offenen/gefalteten hybriden BL-Konfiguration wie bei den Beispielen 14 bis 16 ist.
  • Die Adressen A0 bis A9 der Wortleitungen sind 10-Bit-Adressen. 52 zeigt ein Schaltbild der Überschussschaltung zum Bestimmen des Restes, der durch Teilen der Adresse einer ausgewählten Wortleitung durch drei erhalten wird.
  • Die Beziehung zwischen dem Ausgang der Überschussschaltung und der Eingangsadresse wird in der nachstehenden Tabelle 4 gezeigt.
  • Tabelle 4
    Figure 00520001
  • (Bezugsbeispiel 18)
  • 53 und 54A bis 54C veranschaulichen ein achtzehntes Bezugsbeispiel, das eine Überschussschaltung mit Barrel-Schiebeeinrichtungen ist, die eine Schalttransistorlogik zum Umschalten der ersten drei Eingänge X0, X2 und X2 und drei Ausgängen Y0, Y1 und Y2 abhängig von dem Wert einer zweiten Eingabe verwendet.
  • 53 ist ein Schaltbild, das die Verbindung zwischen Barrel-Schiebeeinrichtungen und einer Vorladeschaltung, die mit den Ausgangsknoten der Barrel-Schiebeeinrichtungen verbunden ist, darstellt, wohingegen 54A bis 54C jeweils einzelne Barrel-Schiebeeinrichtungen darstellen. Die Barrel-Schiebeeinrichtungen von 54A bis 54C steuern die Verbindung erster Eingänge X0, X2 und X2 und Ausgänge Y0, Y1 und Y2 mittels zweiter Eingänge von 2-Bit-Adressensignalen Ai und Aj und ihren komplementären Signalen /Ai und /Aj.
  • Bei dieser Ausführungsform werden X0, X2 und X2 und Y0, Y1 und Y2 mittels nMOS- und pMOS-Transistoren verbunden. Der nMOS-Transistor weist eine Gatelänge von LN und eine Gatebreite von WN auf, wohingegen der pMOS-Transistor eine Gatelänge von LP und eine Gatebreite von WP aufweist. Während ein CMOS mit einem nMOS und einem pMOS zum Übertragen aller Eingangsspannung ohne Unterscheidung mit einer Schwellenspannungen wirksam ist, kann die gleiche Wirkung erreicht werden, um ähnliche Ausgaben einfach mittels entweder eines nMOS oder eines pMOS zu erzeugen.
  • Die Beziehung zwischen Eingängen X0, X2 und X2 und Ausgängen Y0, Y1 und Y2 wird in der nachstehenden Tabelle 5 gezeigt.
  • Tabelle 5
    Figure 00530001
  • Wenn der Chip in einem Standby-Zustand ist, sind alle Adressensignale Ai, Aj, /Ai und /Aj auf "L", so dass der erste Eingang und der Ausgang der Schaltung A elektrisch voneinander isoliert sind. Da der Ausgang der vierten Barrel-Schiebeeinrichtung in 53 in einen elektrischen Schwebezustand gemäß dieser Bedingung gebracht wird, werden die Potentiale der Ausgänge Z0, Z1 und Z2 mittels einer Vorladeschaltung stationär gehalten. Genauer gesagt werden, da das Adressensignal A0 und sein komplementäres Signal /A0 auf "L" in einem Standby-Zustand gehalten wird, die Ausgänge Z0, Z1 und Z2 kurzgeschlossen, um das Massepotential unter dieser Bedingung zu zeigen.
  • Wenn der Chip aktiviert wird, wird entweder A0 oder /A0 auf "H" gebracht, und daher werden Z0, Z1 und Z2 von der Masse durch die Vorladeschaltung isoliert. Ihre Ausgangsknoten werden jedoch mit den Eingangspotentialen durch die damit in Reihe verbundene Barrel-Schiebeeinrichtung gemäß dem aktivierten Zustand verbunden, wobei das Ausgangspotential nicht instabil werden würde. Die Beziehung zwischen den Adressensignalen A0 bis A7 und den Ausgängen Z0, Z1 und Z2 der Überschussschaltung wird in der nachstehenden Tabelle 6 gezeigt.
  • Tabelle 6
    Figure 00540001
  • (Bezugsbeispiel 19)
  • 55 und 56A bis 56D zeigen ein neunzehntes Bezugsbeispiel. 55 zeigt die Verbindung von Barrel-Schiebeeinrichtungen, und 56A bis 56D sind Schaltbilder der einzelnen Barrel-Schiebeeinrichtungen.
  • Bei dieser Anordnung wird jede der Barrel-Schiebeeinrichtungen mit einer Vorladeschaltung zum Halten der Ausgangsspannung auf einem festen Pegel in einem Standby-Zustand versehen. Genauer gesagt sind, wenn alle Eingangssignale Ai, Aj, /Ai und /Aj auf "L" sind, X0, X2 und X2 und Y0, Y1 und Y2 elektrisch voneinander isoliert, und nur die Ausgänge werden auf dem Massepotential gehalten. Die Beziehung zwischen den Adressen und den Ausgängen ist genau die selbe, wie diejenigen der Beispiele 14 bis 16.
  • Es sei bemerkt, dass mit der Schaltungskonfiguration dieser Ausführungsform die Gatelänge und die Gatebreite jeder der Schiebeeinrichtungen, die in Reihe verbunden sind, nicht notwendigerweise konstant gehalten werden. Das Verhältnis der Gatebreite W zu der Gatelänge L, oder β = W/L, ist normalerweise der Treiberkapazität des Transistors proportional, so dass die Verzögerungszeit von dem Eingang zu dem Ausgang der Überschussschaltung durch Verändern der Verhältnisse der vier in Reihe verbundenen Barrel-Schiebeeinrichtungen geringfügig für jede von ihnen verändert werden kann.
  • Genauer gesagt kann die Verzögerungszeit durch Auswählen von β-Werten der pMOS-Transistoren der vier Barrel-Schiebeeinrichtungen A, B, C und D minimiert werden, die in Reihe verbunden sind, um die folgende Beziehung zu erfüllen.
    βPA > βPB > βPC > βPD
  • Dies ist so, da jede der Barrel-Schiebeeinrichtungen ihre eigene elektrische Kapazität aufweist, und daher steigt die elektrische Ladung, der ein Durchlaufen ermöglicht werden muss, um von "L" in dem Vorladezustand auf "H" für einen ausgewählten Zustand aufzuladen, mit den Abständen von den Ausgängen Z0, Z1 und Z2 an.
  • Es sei bemerkt, dass die Betriebsgeschwindigkeit des nMOS-Transistors sich bei diese Ausführungsform nicht auf β bezieht. Somit kann die folgende Beziehung erfüllt werden.
    βNA > βNB > βNC > βND
  • (Bezugsbeispiel 20)
  • 57 zeigt ein zwanzigstes Bezugsbeispiel.
  • Bei dieser Anordnung werden die Ausgänge der Schaltung A des Beispiels 14 als Eingang an die Barrel-Schiebe einrichtungen vom Beispiel 18 angelegt. Die Beziehung zwischen den Adressenausgaben ist genau die gleiche wie diejenige bei den Beispielen 14 bis 17.
  • (Bezugsbeispiel 21)
  • 58, 59A und 59B zeigen ein einundzwanzigstes Bezugsbeispiel.
  • Im Gegensatz zu den Beispielen 18 bis 20, bei denen 2-Bit-Adressen an eine Barrel-Schiebeeinrichtung angelegt werden, hat diese Beispiel Barrel-Schiebeeinrichtungen, die eine Eins-zu-eins-Korrespondenz mit den Adressen zeigen.
  • Es sei jedoch bemerkt, dass zwei Arten von Schiebeeinrichtungen vorgesehen sind. Eine erste Schiebeeinrichtung S1 verschiebt die Ausgang um +1 bezüglich des Eingangs für die Adresse Ai = "1" (Y2 = X2, Y1 = X0, Y0 = X2) , wobei jedoch der Ausgang bezüglich des Eingangs für die Adresse Ai = "0" (Y2 = X2, Y1 = X2, Y0 = X0) nicht verschoben wird, und eine zweite Schiebeeinrichtung S2 verschiebt den Ausgang um –1 bezüglich des Eingangs für die Adresse Ai = "1" (Y2 = X0, Y1 = X2, Y0 = X2) , wobei jedoch der Ausgang bezüglich des Eingangs nicht verschoben wird, wenn die Adresse Ai = "0" ist.
  • Die erste Schiebeeinrichtungen S1 wird für geradzahlige Adressen (A0, A2, A4, A6) verwendet, wohingegen die zweite Schiebeeinrichtung S2 für ungeradzahlige Adressen (A1, A3, A5, A7) verwendet wird. 59A und 59B sind Schaltbilder der Schiebeeinrichtungen S1 und S2.
  • Wie in dem Fall von Beispiel 18 wird eine Vorladeschaltung an der Endstufe (Z0, Z1, Z2) des Ausgangs der Überschussschaltung bereitgestellt. Wenn der Chip in einem Standby-Zustand ist, wird die Beziehung von Z2 = Z1 = Z0 = "L" sichergestellt. Es sei jedoch bemerkt, dass die einzige Vorladeschaltung durch einzelne Vorladungsschaltungen, wie in dem Fall von Beispiel 19, ersetzt werden kann.

Claims (13)

  1. Dynamische Halbleiterspeichervorrichtung mit: zumindest einem ersten (A) und einem zweiten (B) Speicherzellenarray mit einer Mehrzahl Speicherzellen, die an jeweiligen Schnittstellen einer Mehrzahl Wortleitungen (WL) und einer Mehrzahl Bitleitungen (BL) angeordnet sind; einem ersten Verstärkerabschnitt (SAO), der an einem Ende des ersten Speicherzellenarrays mit einer Mehrzahl erster Bitleitungspaare verbunden ist, die aus einem Teil der Mehrzahl Bitleitungen des ersten Speicherzellenarrays gebildet sind, wobei die Mehrzahl erster Bitleitungspaare eine gefaltete Bitleitungskonfiguration aufweisen; und einem zweiten Leseverstärkerabschnitt (SA1), der mit einer Mehrzahl zweiter Bitleitungspaare verbunden ist, von denen jedes durch eine Bitleitung der verbleibenden Bitleitungen des ersten Zellenarrays und einer Bitleitung eines Teils der Mehrzahl Bitleitungen des zweiten Zellenarrays gebildet ist, wobei die Mehrzahl zweiter Bitleitungspaare eine offene Bitleitungskonfiguration hat; dadurch gekennzeichnet, dass die Speichervorrichtung des weiteren enthält: ein Verschiebemittel (Φ, C), das ausgestattet ist, um ein Ungleichgewicht zwischen den Lesespannungen der Bitleitungspaare in einem Array auszugleichen, wobei das Verschiebemittel (Φ, C) umfasst: eine Mehrzahl Steuersignalleitungen (Φ) und eine Mehrzahl Kondensatoren (C), wobei jeder der Mehrzahl Kondensatoren (C) einer jeweiligen Bitleitung der Mehrzahl Bitleitungen (BL) zugeordnet ist, wobei jeder der Mehrzahl Kondensatoren (C) einen Anschluss hat, der mit der zugeordneten Bitleitung verbunden ist, und einen weiteren Anschluss, der mit einer der Mehrzahl Steuersignalleitungen (Φ) verbunden ist; wobei das Verschiebemittel die Lesespannung an Bitleitungen, an denen binäre Daten ausgelesen werden, oder an Bezugsbitleitungen verschiebt.
  2. Dynamische Halbleiterspeichervorrichtung mit: zumindest einem ersten (A) und einem zweiten (B) Speicherzellenarray mit einer Mehrzahl Speicherzellen, die an jeweiligen Schnittstellen einer Mehrzahl Wortleitungen (WL) und einer Mehrzahl Bitleitungen (BL) angeordnet sind; und einem Leseverstärkerabschnitt (SA), der an einem Ende des ersten Speicherzellenarrays mit einer Mehrzahl Bitleitungspaare verbunden ist, die aus einem Teil der Mehrzahl Bitleitungen des ersten Zellenarrays gebildet sind, wobei die Mehrzahl Bitleitungspaare eine gefaltete Bitleitungskonfiguration aufweist; und die verbleibenden Bitleitungen des ersten Zellenarrays, jeweils mit den Referenzbitleitungen der Bitleitungspaare mit einer gefalteten Bitleitungskonfiguration Bitleitungspaare bilden, um eine gefaltete Bitleitungskonfiguration zu zeigen, bis die Leseverstärkungen mit dem Betrieb beginnen, und dann Bitleitungspaare mit offener Bitleitungskonfiguration jeweils mit einem Teil der Mehrzahl Bitleitungen eines zweiten Zellenarrays bilden; die benachbart dem ersten Zellenarray angeordnet sind, wobei ein Leseverstärkerabschnitt zwischen den ersten und zweiten Speicherzellenarrays während eines darauf folgenden Wiederherstellungsbetriebs angeordnet ist, der Daten in die Speicherzellen, nach dem Betrieb der Leseverstärker neu schreibt, dadurch gekennzeichnet, dass die Speichervorrichtung des weiteren enthält: ein Verschiebemittel (Φ, C), das ausgestaltet ist, um ein Ungleichgewicht zwischen den Lesespannungen der Bitleitungspaare in einem Array zu korrigieren, wobei das Verschiebemittel (Φ, C) umfasst: eine Mehrzahl Steuersignalleitungen (Φ) und eine Mehrzahl Kondensatoren (C), wobei jeder der Mehrzahl Kondensatoren (C) einer jeweiligen Bitleitung der Mehrzahl Bitleitungen (BL) zugeordnet ist, wobei jeder der Kondensatoren (C) einen Anschluss hat, der mit der zugeordneten Bitleitung verbunden ist, und einen weiteren Anschluss, der mit einer der Mehrzahl Steuersignalleitungen (Φ) verbunden ist; wobei das Verschiebemittel die Lesespannungen an Bitleitungen, an denen binäre Daten ausgelesen werden, oder an Bezugsbitleitungen verschiebt.
  3. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Bitleitungen mit der gefalteten Bitleitungskonfiguration und jene mit der offenen Bitleitungskonfiguration die Verbindung zu den Leseverstärkern ändern, um eine vorgegebene Bitleitungskonfiguration entsprechend der Position der ausgewählten Wortleitungen einzunehmen.
  4. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zwei Drittel der Bitleitungen eine gefalteten Bitleitungskonfiguration und das verbleibende Drittel eine offene Bitleitungskonfiguration hat.
  5. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine Bitleitung mit einer offenen Bitleitungskonfiguration zwischen jedem Bitleitungspaar mit einer gefalteten Bitleitungskonfiguration angeordnet ist.
  6. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Satz von Leitungen durch jeweils drei Bitleitungen gebildet ist, von denen zwei ein Bitleitungspaar mit einer gefalteten Bitleitungskonfiguration bilden, und wobei die verbleibende Bitleitung ein offenes Bitleitungspaar mit einer Bitleitung eines benachbarten Zellenarrays bildet.
  7. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, die des weiteren ein Verschiebemittel umfasst, um jede Spannungsdifferenz zwischen einer "1"-Datenauslesespannung und einer Bezugsbitleitungsspannung und zwischen einer "0"-Datenauslesespannung und einer Bezugsbitleitungsspannung zu korrigieren, wenn es mehr als eine solche Differenz gibt.
  8. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Verschiebemittel entweder einen Kondensatorverbindungsbetrieb oder einen elektrischen Ladungsverteilungsbetrieb entweder für die Bitleitung oder die Bezugsbitleitung einer Speicherzelle, die zum Auslesen von Daten aus ihr ausgewählt wurde, durchführt.
  9. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der das Verschiebemittel mehr als zwei Pegel zum Erleichtern des Auslesens von Daten hat.
  10. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Korrekturbeträge, die von dem Verschiebemittel korrigiert werden, unterschiedlich zwischen einer offenen Bitleitungsstruktur und einer gefalteten Bitleitungsstruktur sind.
  11. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der die Korrekturbeträge, die von dem Verschiebemittel korrigiert werden, bei Arten ausgewählter Wortleitungen unterschiedlich sind.
  12. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der zwei Drittel der Schnittstellen der Mehrzahl Wortleitungen und der Mehrzahl Bitleitungen jeweils Speicherzellen tragen.
  13. Dynamische Halbleiterspeichervorrichtung nach Anspruch 5, die des weiteren enthält: einen Schalter (P), um die Verbindung zwischen der Bitleitung in der Speicherzelle und dem Leseverstärker umzuschalten, damit die Bitleitung mit einer offenen Bitleitungskonfiguration zwischen jedem Bitleitungspaar mit einer gefalteten Bitleitungskonfiguration angeordnet ist.
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