DE69837242T2

DE69837242T2 - Komplementäres MOS-Halbleiterbauelement

Info

Publication number: DE69837242T2
Application number: DE69837242T
Authority: DE
Inventors: Hiroshi Minato-ku Ito; Makoto Minato-ku Sasaki
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1997-11-14
Filing date: 1998-11-13
Publication date: 2007-12-20
Anticipated expiration: 2018-11-14
Also published as: DE69837242D1; EP0917201A2; JP3185730B2; KR19990045271A; JPH11150193A; EP0917201A3; TW402820B; KR100274562B1; EP0917201B1; US6307234B1; CN1217578A

Description

ALLGEMEINER STAND DER TECHNIK
GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen eine komplementäre MOS-Halbleitereinrichtung, die für einen mobilen Apparat geeignet ist, und insbesondere eine komplementäre MOS-Halbleitereinrichtung, in der, selbst wenn die Stärke der Gatterisolierfilme der Feldeffekttransistoren, die eine komplementäre MOS-Logikschaltung aufbauen, geringer als 2,5 nm ist, der Stromverbrauch im Ausschaltzustand wirksam herabgesetzt wird.
BESCHREIBUNG DES STANDS DER TECHNIK
In den letzten Jahren hat die Nachfrage nach mobilen Apparaten zugenommen. Die mobilen Apparate gehen von der Verwendung von PCs, tragbaren Telefonen und Ähnlichem im Freien aus, wobei die mobilen Apparate durch eine Batterie mit Strom versorgt werden. Aus diesem Grund ist es bei den mobilen Apparaten sehr wichtig, den Stromverbrauch während ihres Ausschaltzustands sowie während ihres Betriebs herabzusetzen. Außerdem ist als Halbleitereinrichtung zur Verwendung in mobilen Apparaten insbesondere eine komplementäre MOS-Halbleitereinrichtung effektiv, weil eine komplementäre MOS-Halbleitereinrichtung im Ausschaltzustand einen niedrigeren Stromverbrauch aufweist.
Wenn eine Schwellenspannung eines MOS-FETs herabgesetzt wird, um die Geschwindigkeit des Schaltungsbetriebs einer Halbleitereinrichtung zu erhöhen, wird jedoch der Stromverbrauch im Ausschaltzustand hoch, da der Strom, der dazu gebracht wird, im Ausschaltzustand zu fließen (nachfolgend abgekürzt als „Ruhestrom" bezeichnet, wenn anwendbar) erhöht wird. 4 ist ein Schaltungsdiagramm, das eine Ausgestaltung einer Schaltung zeigt, die in eine herkömmliche komplementäre MOS-Halbleitereinrichtung eingebunden ist. In der herkömmlichen komplementären MOS-Halbleitereinrichtung sind zwei Stufen von Invertern, INV11 und INV12, eingebunden. Der Inverter INV11 umfasst einen P-Kanal-MOS-FET P11 und einen N-Kanal-MOS-FET N11, und der Inverter INV12 umfasst einen P-Kanal-MOS-FET P12 und einen N-Kanal-MOS-FET N12. Jeder dieser MOS-FETs P11, P12, N11 und N12 ist ein MOS-FET mit niedriger Schwellenspannung, der einen niedrigen Schwellenwert aufweist.
In der ausgestalteten herkömmlichen komplementären MOS-Halbleitereinrichtung befindet sich, wenn ein Signal, das in einen Eingangsanschluss IN11 eingegeben wird, der sowohl an ein Gate des P-Kanal-MOS-FETs P11 als auch an ein Gate des N-Kanal-MOS-FETs N11 angeschlossen ist, die in dem Inverter INV11 vorgesehen sind, auf einem niedrigen Pegel gehalten wird, der P-Kanal-MOS-FET P11 in einem leitenden Zustand, während sich der N-Kanal-MOS-FET N11 in einem nicht-leitenden Zustand befindet. In diesem Fall wird ein Signal, das in den Inverter INV12 eingegeben wird, auf einem hohen Pegel gehalten, so dass der P-Kanal-MOS-FET P12 einen nichtleitenden Zustand annimmt, während der N-Kanal-MOS-FET N12 einen leitenden Zustand annimmt. Dann wird ein Signal auf einem niedrigen Pegel durch einen Ausgangsanschluss OUT11 ausgegeben, der sowohl an ein Drain des P-Kanal-MOS-FETs P12 als auch an ein Drain des N-Kanal-MOS-FETs N12 angeschlossen ist. Zu diesem Zeitpunkt wird, obwohl sich der N-Kanal-MOS-FET N11 im Inverter INV11 tatsächlich in einem nicht-leitenden Zustand befindet, ein großer Ruhestrom zum Fließen gebracht, was aus der Tatsache resultiert, dass der MOS-FET ein Typ mit niedriger Schwellenspannung ist. Aus diesem Grund wird ein Durchlassstrom 21 entsprechend diesem Ruhestrom dazu gebracht, durch den Pfad zu fließen, der sich von einer Stromquellenleitung L11 bis zu einer GND-Leitung L12 erstreckt. Außerdem wird in dem Inverter INV12 ein Durchlassstrom 22 entsprechend einem Ruhestrom des P-Kanal-MOS-FETs P12 dazu gebracht, durch den Pfad zu fließen, der sich von der Stromquellenleitung L11 bis zur GND-Leitung L12 erstreckt. Die Durchlassströme 21 und 22 führen dazu, dass der Stromverbrauch im Ausschaltzustand erhöht wird.
In den Veröffentlichungen A-WO 97/38444, A-JP 602 983 4 und A-JP 703 841 7 sind Schaltungen vorgeschlagen, die ausgelegt sind, die zuvor erwähnten Nachteile zu beseitigen. Die in A-JP 602 983 4 offenbarte Schaltung ist auf Grundlage der Logikschaltung ausgelegt, die in 4 gezeigt ist, wobei darin Mittel zum Trennen der Stromquellenleitung und der GND-Leitung von der Logikschaltung vorgesehen sind. 5 ist ein Schaltungsdiagramm, das eine Ausgestaltung der Schaltung zeigt, die in A-JP 602 983 4 offenbart ist. Bei diesem Anschluss, in der Schaltung von 5, sind Teile, die denen der Logikschaltung von 4 ähnlich sind, mit den gleichen Bezugszeichen bezeichnet, wobei deren ausführliche Beschreibung aus Gründen der Einfachheit an dieser Stelle ausgelassen wird. In der in A-JP 602 983 4 offenbarten Schaltung ist ein P-Kanal-MOS-FET P13 als Stromversorgungsschaltung S11 über eine Stromquellenleitung L13 und eine Pseudo-Stromquellenleitung V11 bereitgestellt, und außerdem ist ein N-Kanal-MOS-FET N13 als Stromversorgungsschaltung S12 über eine GND-Leitung L14 und eine Pseudo-GND-Leitung V12 bereitgestellt. Sowohl der P-Kanal-MOS-FET P13 als auch der N-Kanal-MOS-FET N13 sind MOS-FETs mit hoher Schwellenspannung, die einen hohen Schwellenwert aufweisen. Nun wird ein Gate des P-Kanal-MOS-FETs P13 über einen Inverter INV13 an einen Schalter SW11 angeschlossen, während ein Gate des N-Kanal-MOS-FETs N13 direkt an den Schalter SW11 angeschlossen ist.
In der wie zuvor beschrieben ausgestalteten herkömmlichen Schaltung nehmen, wenn der Schalter SW11 veranlasst wird, sich in einem nicht-leitenden Zustand im Ausschaltzustand durch die Inverter INV11 und INV12 zu befinden, sowohl der P-Kanal-MOS-FET P13 als auch der N-Kanal-MOS-FET N13 einen nicht-leitenden Zustand ein, so dass beide Inverter INV11 und INV12 von der Stromquellenleitung 13 und der GND-Leitung 14 getrennt sind. Da sowohl der P-Kanal-MOS-FET P13 als auch der N-Kanal-MOS-FET N13 MOS-FETs mit hoher Schwellenspannung sind, ist ihr Ruhestrom erheblich schwächer als der der MOS-FETs P11, P12, N11 und N12, und somit wird der Durchlassstrom, der dazu gebracht wird, durch den Pfad zu fließen, der sich von der Stromquellenleitung L13 bis zur GND-Leitung erstreckt, erheblich unterdrückt. Folglich wird der Stromverbrauch im Ausschaltzustand erheblich herabgesetzt.
Außerdem schlägt Veröffentlichung A-JP 703 841 7 eine Schaltung vor, die in der Lage ist, den Stromverbrauch im Ausschaltzustand herabzusetzen, ohne die Betriebsgeschwindigkeit herabzusetzen. In dieser Schaltung sind ein erster Inverter, der einen MOS-Transistor umfasst, der eine niedrige Schwellenspannung aufweist, und ein zweiter Inverter, der einen MOS-Transistor umfasst, der eine hohe Schwellenspannung aufweist, in einer Logikschaltung vorgesehen. Außerdem ist der erste Inverter so ausgestaltet, dass er während des Ausschaltzustands von einer Stromquelle getrennt ist.
Gemäß dieser Schaltung wird während des Betriebs die Hochgeschwindigkeits-Schaltoperation vom ersten Inverter ausgeführt, wohingegen während des Ausschaltzustands der Ausgangpegel vom zweiten Inverter gehalten wird. Aus diesem Grund kann der Stromverbrauch im Ausschaltzustand auf einen bemerkenswert niedrigen Wert unterdrückt werden.
Es ergibt sich aber das Problem, dass wenn MOS-FETs schließlich im Laufe der Ausführung der Hochgeschwindigkeitsoperation und der hohen Integration von LSIs kleiner werden, so dass die Gate-Länge ungefähr 0,1 μm wird, der Stromverbrauch in der herkömmlichen komplementären MOS-Halbleitereinrichtung, in der die zuvor beschriebene Schaltung eingebunden ist, im Ausschaltzustand hoch ist. Insbesondere ist der Stromverbrauch in einem Batteriebetriebenen LSI selbst im Ausschaltzustand hoch und der Batterieverbrauch ist beträchtlich. Unter den gegebenen Umständen, da die Nachfrage nach mobilen Apparaten stetig steigt, ist es sehr wichtig, dieses Problem zu lösen.
Die Parameter der Einrichtung wie die Größe und Ähnliches der MOS-FETs werden schließlich gemäß einer gewissen proportionalen maßstabsgerechten Verkleinerungsregel kleiner. Als proportionale maßstabsgerechte Verkleinerungsregel sind die proportionale maßstabsgerechte Verkleinerungsregel des festen elektrischen Feldes, die proportionale maßstabsgerechte Verkleinerungsregel der festen Spannung, die proportionale maßstabsgerechte Verkleinerungsregel des festen quasi-elektrischen Feldes und Ähnliches vorgeschlagen worden. In jeder beliebigen proportionalen maßstabsgerechten Verkleinerungsregel wird dann vorausgesetzt, dass sowohl die Gate-Länge als auch die Stärke des Gatterisolierfilms mit der gleichen Verkleinerungsrate verkleinert wird. Auch in den vorliegenden Einrichtungen werden die Gate-Länge und die Stärke des Gatterisolierfilms ungefähr proportional verkleinert. Da die Stärke des Gatterisolierfilms eines CMOS mit einer Gate-Länge von 0,25 μm im Allgemeinen 5 nm beträgt, wird von der maßstabsgerechten Verkleinerungsregel abgeleitet, dass die Stärke des Gatterisolierfilms eines CMOS mit einer Gate-Länge von ungefähr 0,1 μm im Bereich von 2,0 bis 2,5 nm liegt. Das heißt, wenn, damit ein MOS-FET schließlich verkleinert werden kann, die Gate-Länge auf ungefähr 0,1 μm gesetzt wird und die Stärke des Gatterisolierfilms innerhalb einer Logikschaltung dünner gemacht wird als 2,5 nm, wird der Stromverbrauch im Ausschaltzustand erhöht.
KURZZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der Erfindung
Zusammenfassung der Erfindung
Unter Berücksichtigung des zuvor Gesagten wurde die Erfindung gemacht, um die zuvor erwähnten Probleme zu lösen, die mit dem Stand der Technik zusammenhängen, und es ist daher eine Aufgabe der vorliegenden Erfindung, eine komplementäre MOS-Halbleitereinrichtung bereitzustellen, in der, selbst wenn die Stärke eines Gatterisolierfilms in einer Logikschaltung dünner gemacht wird als 2,5 nm, der Stromverbrauch im Ausschaltzustand unterdrückt werden kann.
Gemäß dem ersten Gesichtspunkt der vorliegenden Erfindung ist eine komplementäre MOS-Halbleitereinrichtung nach Anspruch 1 vorgesehen.
Gemäß dem ersten Gesichtspunkt der vorliegenden Erfindung kann, da die Feldeffekttransistoren, die jeweils einen Gatterisolierfilm mit einer Stärke von 2,5 nm oder mehr aufweisen, in der dritten Stromversorgungsschaltung vorgesehen sind, der Stromverbrauch im Ausschaltzustand der komplementären MOS-Logikschaltung herabgesetzt werden, indem ein direkter Tunnelstrom unterdrückt wird, der verursacht wird, um durch den Gatterisolierfilm zu fließen.
Gemäß dem zweiten Gesichtspunkt der vorliegenden Erfindung ist eine komplementäre MOS-Halbleitereinrichtung nach Anspruch 4 bereitgestellt.
Gemäß dem zweiten Gesichtspunkt der vorliegenden Erfindung kann, da die Wannen der Mehrzahl Feldeffekttransistoren, die in der komplementären MOS-Logikschaltung vorgesehen sind, von der ersten Verdrahtung und der zweiten Verdrahtung elektrisch isoliert sind, der Stromverbrauch herabgesetzt werden, indem unterdrückt wird, dass der Strom durch den Pfad dazwischen fließt.
Mindestens eine Art Schaltung, die aus der Gruppe ausgewählt wird, die die erste Stromversorgungsschaltung und die zweite Stromversorgungsschaltung umfasst, umfasst vorzugsweise Feldeffekttransistoren, die jeweils einen Gatterisolierfilm mit einer Stärke von 2,5 nm oder mehr aufweisen.
Indem die Feldeffekttransistoren, die jeweils einen Gatterisolierfilm mit einer Stärke von 2,5 nm oder mehr aufweisen, in der ersten Stromversorgungsschaltung oder der zweiten Stromversorgungsschaltung bereitgestellt werden, kann beim Betrieb der komplementären MOS-Logikschaltung eine ausreichend große Spannung zugeführt werden. Insbesondere sind die zuvor erwähnten Feldeffekttransistoren in beiden Stromversorgungsschaltungen vorgesehen, wobei der dabei bereitgestellte Effekt erhöht ist.
Bei diesem Anschluss kann der Gatterisolierfilm des zuvor erwähnten Feldeffekttransistors aus einem Siliziumoxidfilm oder einem Siliziumnitridoxidfilm gebildet sein, und außerdem kann der Siliziumoxidfilm durch Oxidieren der Oberfläche eines Siliziumsubstrats durch Einwirkung eines Stickstoffoxids gebildet werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die zuvor genannten und andere Aufgaben sowie die Vorteile der vorliegenden Erfindung werden durch die nachfolgende Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen deutlich, wobei
1A ein Schaltdiagramm ist, das eine Ausgestaltung einer Schaltung zeigt, die in einer komplementären MOS-Halbleitereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung eingebunden ist, und 1B eine Querschnittsansicht ist, die schematisch die Struktur der komplementären MOS-Halbleitereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
2 eine schematische Querschnittsansicht ist, die die Struktur einer komplementären MOS-Halbleitereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
3 eine schematische Querschnittsansicht ist, die die Struktur einer komplementären MOS-Halbleitereinrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
4 ein Schaltdiagramm ist, das eine Ausgestaltung einer Schaltung zeigt, die in eine herkömmliche komplementäre MOS-Halbleitereinrichtung eingebunden ist;
5 ein Schaltdiagramm ist, das eine Ausgestaltung einer Schaltung zeigt, die in der japanischen Patentanmeldung A-JP 602 983 4 offenbart ist;
6A ein Schaltdiagramm ist, das eine Ausgestaltung eines Beispiels einer Schaltung umfassend MOS-FETs zeigt, die jeweils einen Gatterisolierfilm mit einer Stärke von weniger als 2,5 nm aufweisen, 6B ein Schaltdiagramm ist, das zum Erklären eines Durchflussstroms nützlich ist, der in der Schaltung von 6A erzeugt wird und 6c ein Schaltdiagramm ist, das zum Erklären eines Durchlassstroms nützlich ist, der in der Schaltung von 6A erzeugt wird;
7A ein Schaltdiagramm ist, das zum Erklären eines Durchlassstroms nützlich ist, der veranlasst wird, durch eine Schaltung zu fließen, die in der japanischen Patentanmeldung A-JP 602 983 4 offenbart ist, wenn die Stärke eines Gatterisolierfilms auf 2,0 nm gesetzt ist und 7B eine schematische Querschnittsansicht ist, die die Struktur einer Halbleitereinrichtung zeigt, in der die Schaltung von 7A auf einem P-Halbleitersubstrat eingebunden ist;
8 eine grafische Darstellung ist, die die Beziehung zwischen einer an das Gate angelegten Spannung und einem direkten Tunnelstrom zeigt;
9 eine grafische Darstellung ist, die die Beziehung zwischen der Stärke eines Gate-Oxidfilms und dem direkten Tunnelstrom zeigt; und
10 eine grafische Darstellung ist, die die Beziehung zwischen der Stärke eines Gate-Oxidfilms und dem Leckstrom zeigt;
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Als Ergebnis gründlicher und wiederholter Experimente und Studien, um die zuvor erwähnten Probleme des Stands der Technik zu lösen, fanden die Erfinder heraus, dass, wenn die Stärke des Gatterisolierfilms in der herkömmlichen Logikschaltung dünner als 2,5 nm gemacht wird, ein direkter Tunnelstrom dazu gebracht wird, durch den Gatterisolierfilm zu fließen, selbst im Ausschaltzustand, und somit der Stromverbrauch während des Ausschaltzustands unterdrückt werden kann, indem dieser direkte Tunnelstrom herabgesetzt wird.
Die Beschreibung wird nachfolgend in Bezug auf den direkten Tunnelstrom (die Ursache des Stromverbrauchanstiegs) gemacht, der in dem Gatterisolierfilm in der herkömmlichen Schaltung erzeugt wird. 6A ist ein Schaltdiagramm, das eine Ausgestaltung eines Beispiels einer Schaltung umfassend MOS-FETs zeigt, die jeweils einen Gatterisolierfilm mit einer Stärke von weniger als 2,5 nm aufweisen, 6B ist ein Schaltdiagramm, dass zum Erklären eines Durchlassstroms dienlich ist, der in der Schaltung von 6A erzeugt wird, und 6C ist ein Schaltdiagramm, dass zum Erklären eines Durchlassstroms dienlich ist, der in der Schaltung von 6A gezeigt ist. In dem Beispiel der Schaltung von 6A sind die zwei Stufen von Invertern, INV21 und INV22, eingebunden. Der Inverter INV21 umfasst einen P-Kanal-MOS-FET P21 und einen N-Kanal-MOS-FET N21, und der Inverter INV22 umfasst einen P-Kanal-MOS-FET P22 und einen N-Kanal-MOS-FET N22. Jeder der MOS-FETs P21, P22, N21 und N22 ist ein MOS-FET mit hoher Schwellenspannung, der einen hohen Schwellenwert aufweist.
In der wie zuvor beschrieben ausgestalteten Schaltung befindet sich, wenn ein Signal, das in den Eingangsanschluss IN21 eingegeben wird, der an ein Gate des P-Kanal-MOS-FETs P21 angeschlossen ist, und ein Gate des N-Kanal-MOS-FETs N21 im Inverter INV21 auf einem niedrigen Pegel gehalten wird, der P-Kanal-MOS-FET P21 in einem leitenden Zustand, während sich der N-Kanal-MOS-FET N21 in einem nicht-leitenden Zustand befindet. In diesem Fall wird ein Signal, das in den Inverter INV22 eingegeben wird, auf einem hohen Pegel gehalten, so dass der P-Kanal-MOS-FET P22 einen nicht-leitenden Zustand annimmt und der N-Kanal-MOS-FET N22 einen leitenden Zustand annimmt. Dann wird ein Signal auf niedrigem Pegel durch einen Ausgangsanschluss OUT21 ausgegeben, der sowohl an ein Drain des P-Kanal-MOS-FETs P22 als auch an ein Drain des N-Kanal-MOS-FETs N22 angeschlossen ist. Da das Signal, das in den Inverter INV21 eingegeben wird, auf einem niedrigen Pegel gehalten wird, so dass sich die Schaltung in einem normalen Zustand (Ausschaltzustand) befindet, und auch jeder der P-Kanal-MOS-FETs P21 und der N-Kanal-MOS-FETs N21 ein MOS-FET mit hoher Schwellenspannung ist, wird der Strom zu diesem Zeitpunkt, wenn die Stärke des Gatterisolierfilms gleich oder größer als 2,5 nm ist, kaum dazu gebracht, durch den Pfad zu fließen, der sich von einer Stromquellenleitung L21 bis zu einer GND-Leitung L22 erstreckt.
Da in diesem Beispiel die Stärke des Gatterisolierfilms dünner als 2,5 nm ist, wird jedoch in diesem Beispiel, wie in 6B gezeigt, der direkte Tunnelstrom dazu gebracht, durch den Gatterisolierfilm des N-Kanal-MOS-FETs N22 zu fließen. Folglich wird ein Durchlassstrom 23 dazu gebracht, durch den Pfad zu fließen, der sich von der Stromquellenleitung L21 bis zur GND-Leitung L22 erstreckt. Außerdem wird, wenn das Signal, das in einen Eingangsanschluss IN21 eingegeben wird, auf einem hohen Pegel gehalten wird, der direkte Tunnelstrom dazu gebracht, durch den Gatterisolierfilm des P-Kanal-MOS-FETs P22 zu fließen und somit wird ein Durchlassstrom 24 dazu gebracht, durch den Pfad zu fließen, der sich von der Stromquellenleitung L21 bis zur GND-Leitung L22 erstreckt.
Ähnlich wird in der Schaltung, die in der japanischen Patentanmeldung A-JP 602 983 4 offenbart ist, der Strom dazu gebracht, ebenfalls zu fließen, wenn die Stärke des Gatterisolierfilms schwacher gemacht wird als 2,5 nm, beispielsweise gleich 2,0 nm. 7A ist ein Schaltdiagramm, das zum Erklären eines Durchlassstroms dienlich ist, der dazu gebracht wird, durch eine Schaltung zu fließen, die in der japanischen Patentanmeldung A-JP 602 983 4 offenbart ist, wenn eine Stärke eines Gatterisolierfilms auf 2,0 nm gesetzt wird, 7B ist eine schematische Querschnittsansicht, die die Struktur einer Halbleitereinrichtung zeigt, in der die Schaltung von 7A auf einem P-Halbleitersubstrat eingebunden ist. Der Inverter INV13 von 5 umfasst einen P-Kanal-MOS-FET P14 und einen N-Kanal-MOS-FET N14, die jeweils MOS-FETs mit hoher Schwellenspannung sind. Außerdem ist in 7B ein Anschluss T11 an eine GND-Leitung L14 angeschlossen, und ein Anschluss T12 ist an einen Schalter SW11 angeschlossen. Außerdem ist ein Anschluss T13 an eine Pseudo-GND-Leitung V12 angeschlossen, und ein Anschluss T14 ist an einen Inverter INV12 angeschlossen. Ein Anschluss T15 ist an eine Pseudo-Stromquellenleitung V11 angeschlossen, und ein Anschluss T16 ist über einen Inverter INV13 an den Schalter SW11 angeschlossen. Ein Anschluss T17 ist an eine Stromquellenleitung L13 angeschlossen. Außerdem sind beide N-Kanal-MOS-FETs N11 und N13 in einer P-Wanne 12 ausgebildet, die das gleiche Potential hat wie die der GND-Leitung L14, während beide P-Kanal-MOS-FETs P11 und P13 in einer N-Wanne 13 ausgebildet sind, die das gleiche Potential haben, wie die Stromquellenleitung L13. Außerdem sind sowohl die P-Wanne 12 als auch die N-Wanne 13 im gleichen P-Halbleitersubstrat 11 ausgebildet.
In dieser Schaltung sind die Pseudo-Stromquellenleitung V11 und die Pseudo-GND-Leitung V12 im Ausschaltzustand der Logikschaltung, umfassend die Inverter INV11 und INV12, von der Stromquellenleitung L13 bzw. von der GND-Leitung L14 getrennt, indem die Amplitude des Eingangssignals zum Schalter SW11 auf einen niedrigen Pegel herabgesetzt wird. Folg lich wird keiner der Durchlassströme, wie die Durchgangsströme 23 und 24 von 6B beziehungsweise 6C zum Fließen gebracht.
Da die Stärke des Gatterisolierfilms 2,0 nm beträgt, und, wie in 7A gezeigt, die Stromquellenleitung L13 das gleiche Potential wie die N-Wanne des P-Kanal-MOS-FETs P4 hat, wird jedoch, wenn ein Signal auf einem niedrigen Pegel in den Schalter SW11 eingegeben wird, der direkte Tunnelstrom dazu gebracht, durch den Gatterisolierfilm des P-Kanal-MOS-FETs P4 zu fließen, was zu einem Durchlassstrom 25 führt, der zum Fließen gebracht wird. Da die Stärke des Gatterisolierfilms 2,0 nm beträgt, und wie in 7B gezeigt, die P-Wanne 12 des N-Kanal-MOS-FETs N11 das gleiche Potential wie die der GND-Leitung L14 hat, die an den Anschluss T11 angeschlossen ist, wird dann, wenn das Eingangssignal auf einem hohen Pegel gehalten wird, der direkte Tunnelstrom dazu gebracht, durch den Gatterisolierfilm des N-Kanal-MOS-FETs N11 zu fließen, was dazu führt, dass ein Durchlassstrom 26 zum Fließen gebracht wird. Außerdem wird, wenn das Eingangssignal auf einem niedrigen Pegel gehalten wird, da die N-Wanne 13 des P-Kanal-MOS-FETs P11 das gleiche Potential hat wie die der Stromquellenleitung L13, die an den Anschluss T17 angeschlossen ist, der direkte Tunnelstrom dazu gebracht, durch den Gatterisolierfilm des P-Kanal-MOS-FETs P11 zu fließen, was dazu führt, dass ein Durchlassstrom zum Fließen gebracht wird. Da sich der Durchlassstrom aufgrund des direkten Tunnelstroms von dem Tunnelstrom unterscheidet, was das Problem beim Stand der Technik ist, kann in der herkömmlichen Schaltung, selbst wenn der Schalter SW11 in den nicht-leitenden Zustand versetzt wird, kann ein solcher Durchlassstrom nicht unterdrückt werden.
Das Ergebnis des Messens des direkten Tunnelstroms, der durch einen N-Kanal-MOS-FET fließt, der erfindungsgemäß einen Gatterisolierfilm mit einer Stärke von 2 nm hat, ist in 8 gezeigt. 8 ist eine grafische Darstellung, die die Beziehung zwischen einer an das Gate angelegten Spannung, die an das Gate angelegt ist, auf der Abszissenachse und einem direkten Tunnelstrom auf der Ordinatenachse zeigt. In dem Bereich, in dem die an das Gate angelegte Spannung positiv ist, befindet sich der N-Kanal-MOS-FET in einem invertierten Zustand, während sich der N-Kanal-MOS-FET in dem Bereich, in dem die an das Gate angelegten Spannung negativ ist, in einem Akkumulationszustand befindet. Bei diesem Anschluss ist der direkte Tunnelstrom im Inversionszustand um den Betrag entsprechend einer Flachbandspannung größer als der im Akkumulationszustand.
Außerdem ist die Abhängigkeit des direkten Tunnelstroms von der Stärke des Gate-Oxidfilms in 9 gezeigt. 9 ist eine grafische Darstellung, die die Beziehung zwischen der Stärke des Gate-Oxidfilms auf der Abzissenachse und dem direkten Tunnelstrom auf der Ordinatenachse zeigt. In 9 stellen offene Symbole o den direkten Tunnelstrom dar, wenn die Stromquellenspannung 1,8 V beträgt, und schwarze Symbole • stellen den direkten Tunnelstrom dar, wenn die Stromquellenspannung 1,2 V beträgt. Wie aus der Figur ersichtlich ist, ist die Abhängigkeit des direkten Tunnelstroms von der Stärke des Gatterisolierfilms bemerkenswert und somit steigt der direkte Tunnelstrom jedes Mal, wenn der Gatterisolierfilm um 0,2 nm dünner gemacht wird, um eine Ziffer an.
Von dem zuvor erwähnten Ergebnis ist in 10 das Ergebnis des Vergleichs des Leckstroms aufgrund des Ruhestroms gezeigt, wenn angenommen wird, dass kein direkter Tunnelstrom veranlasst wird, mit dem Leckstrom aufgrund des direkten Tunnelstroms zu fließen. 10 ist eine grafische Darstellung, die die Beziehung zwischen der Stärke des Gatterisolierfilms auf der Abzissenachse und des Leckstroms auf der Ordinatenachse zeigt. Bei diesem Anschluss beträgt die Gate-Breite des MOS-Transistors 1 μm. In 10 stellen offene Symbole o den Leckstrom aufgrund des direkten Tunnelstroms dar und schwarze Symbole • stellen den Leckstrom aufgrund des Ruhestroms dar. Wie in 10 gezeigt, ist, wenn die Stärke des Gatterisolierfilms dünner als 2,5 nm wird, der Leckstrom aufgrund des direkten Tunnelstroms größer als der Ruhestrom des MOS-Transistors. Mit anderen Worten ist in dem Leckstrom, der veranlasst wird, durch den Pfad zu fließen, der sich von der Stromquellenleitung bis zur GND-Leitung während des Ausschaltzustands der komplementären MOS-Halbleitereinrichtung erstreckt, in der die Gate-Länge dünner als ungefähr 0,1 μm in dem Bereich ist, in dem die Stärke des Gatterisolierfilms dünner als 2,5 nm ist, der Durchlassstrom aufgrund des direkten Tunnelstroms der vorherrschende Strom.
Nachfolgend werden nun komplementäre MOS-Halbleitereinrichtungen gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung ausführlich mit Bezug auf die begleitenden Zeichnungen beschrieben.
1A ist ein Schaltungsdiagramm, das eine Ausgestaltung einer Schaltung zeigt, die in einer komplementären MOS-Halbleitereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung eingebunden ist, und 1B ist eine schematische Querschnittsansicht, die die Struktur der komplementären MOS-Halbleitereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. In der vorliegenden Ausführungsform ist eine interne Logikschaltung umfassend zwei Stufen von Invertern INV1 und INV2 eingebunden. Der Inverter INV1 umfasst einen P-Kanal-MOS-FET P1 und einen N-Kanal-MOS-FET N1, und der Inverter INV2 umfasst einen P-Kanal-MOS-FET P2 und einen N-Kanal-MOS-FET N2. Jeder dieser MOS-FETs P1, P2, N1 und N2 ist ein MOS-FET, der einen Gatterisolierfilm mit einer Stärke von 2 nm aufweist. Der Gatterisolierfilm ist beispielsweise aus einem Siliziumoxidfilm oder einem Siliziumnitridoxidfilm gebildet, der durch Nitrieren eines Siliziumoxidfilms gebildet wird. Der Siliziumoxidfilm wird beispielsweise durch Oxidieren der Oberfläche eines Siliziumsubstrats durch Einwirkung eines Stickstoffoxids gebildet. Die Sources und eine Wanne der P-Kanal-MOS-FETs P1 und P2 sind an eine Pseudo-Stromquellenleitung V1 angeschlossen. Außerdem sind die Sources und eine Wanne der N-Kanal-MOS-FETs N1 und N2 an eine Pseudo-GND-Leitung V2 angeschlossen. Dann wird ein P-Kanal-MOS-FET P3 als Stromversorgungsschaltung S1 an die Pseudo-Stromleitung V1 angeschlossen, und ein N-Kanal-MOS-FET N3 wird als Stromversorgungsschaltung S2 an die Pseudo-GND-Leitung V2 angeschlossen. Außerdem wird eine Stromquellenleitung L1 an die Stromversorgungsschaltung S1 angeschlossen und eine GND-Leitung L2 wird an die Stromversorgungsschaltung S2 angeschlossen. Außerdem wird ein Inverter INV3 als Stromversorgungsschaltung S3 an ein Gate des P-Kanal-MOS-FET P3 angeschlossen. Ein Schalter SW1 wird sowohl an den Inverter INV3 als auch an ein Gate des N-Kanal-MOS-FETs N3 angeschlossen. Folglich werden der P-Kanal-MOS-FET P3 und der N-Kanal-MOS-FET N3 gleichzeitig betrieben. Der Inverter INV3 umfasst einen P-Kanal-MOS-FET P4 und einen N-Kanal-MOS-FET N4. Der P-Kanal-MOS-FET P4 ist an die Stromquellenleitung L1 angeschlossen und der N-Kanal-MOS-FET N4 ist an die GND-Leitung L2 angeschlossen. Bei diesem Anschluss ist sowohl der P-Kanal-MOS-FET P4 als auch der N-Kanal-MOS-FET N4 ein MOS-FET, der einen Gatterisolierfilm mit einer Stärke von 4 nm aufweist.
Außerdem ist in 1B ein Anschluss T1 an die GND-Leitung L2 angeschlossen, und ein Anschluss T2 ist an den Schalter SW1 angeschlossen. Außerdem ist ein Anschluss T3 an die Pseudo-GND-Leitung V2 angeschlossen und ein Anschluss T4 ist an den Inverter INV2 angeschlossen. Ein Anschluss T5 ist an die Pseudo-Stromquellenleitung V1 und ein Anschluss T6 ist über den Inverter INV3 an den Schalter SW1 angeschlossen. Außerdem ist ein Anschluss T7 an die Stromquellenleitung L1 angeschlossen.
Außerdem ist wie in 1B gezeigt, der N-Kanal-MOS-FET N1 in einer ersten P-Wanne 2 ausgebildet, und der N-Kanal-MOS-FET N3 ist in einer zweiten P-Wanne 3 ausgebildet. Außerdem sind die erste P-Wanne 2 und die zweite P-Wanne 3 in der gleichen N-Wanne 4 ausgebildet, so dass sie sich voneinander entfernt befinden. Folglich sind die erste P-Wanne 2 und die zweite P-Wanne 3 elektrisch voneinander isoliert. Außerdem ist der P-Kanal-MOS-FET P1 in einer ersten N-Wanne 5 ausgebildet und der P-Kanal-MOS-FET P3 ist in einer zweiten N-Wanne 6 ausgebildet. Außerdem sind jeweils die erste N-Wanne 5, die zweite N-Wanne 6 und die dritte N-Wanne 4 in einem P-Halbleitersubstrat 1 ausgebildet, so dass sie sich voneinander entfernt befinden. Folglich sind die erste N-Wanne 5 und die zweite N-Wanne 6 elektrisch voneinander isoliert. Bei diesem Anschluss kann, wenn er elektrisch von der zweiten N-Wanne 6 isoliert ist, ein P-Kanal-MOS-FET P2 (in 1B nicht dargestellt) in der gleichen ersten N-Wanne 5 wie die des P-Kanal-MOS-FETs P1 ausgebildet sein. Wenn er elektrisch von der zweiten P-Wanne 3 isoliert ist, kann außerdem ein N-Kanal-MOS-FET N2 (in 1B nicht dargestellt) in der gleichen ersten P-Wanne 2 wie die des N-Kanal-MOS-FETs N1 ausgebildet sein.
Als Nächstes folgt eine Beschreibung in Bezug auf den Betrieb der ersten Ausführungsform, die die zuvor beschriebene ausgestaltete Schaltung aufweist.
Der Schalter SW1 ist so eingestellt, dass er im Ausschaltzustand der internen Logikschaltung, umfassend die Inverter INV1 und INV2, einen nicht-leitenden Zustand annimmt, wobei ähnlich zum Stand der Technik die interne Logikschaltung von der Stromquellenleitung L1 und der GND-Leitung L2 getrennt ist und somit die interne Logikschaltung nicht mit der Stromquellenspannung versorgt wird. Folglich wird verhindert, dass der Durchlassstrom, wie der Durchlassstrom 23 oder 24 von 6B oder 6C, erzeugt wird. Da die Stärke des Gatterisolierfilms des P-Kanal-MOS-FETs P4 4 nm beträgt, wird verhindert, dass der direkte Tunnelstrom in dem P-Kanal-MOS-FET P4 erzeugt wird. Dies führt dazu, dass verhindert wird, dass der Durchlassstrom, wie der Durchlassstrom 25 von 7A, erzeugt wird. Da die erste P-Wanne 2 und die zweite P-Wanne 3 elektrisch voneinander isoliert sind, wird, selbst wenn das Signal auf einem hohen Pegel am Eingangsanschluss IN1 gehalten wird, verhindert, dass der Durchlassstrom, wie der Durchlassstrom 26 von 7A und 7B, erzeugt wird. Da die erste N-Wanne 5 und die zweite N-Wanne 6 elektrisch voneinander isoliert sind, wird außerdem verhindert, wenn das Signal auf dem niedrigen Pegel am Eingangsanschluss IN1 gehalten wird, dass der Durchlassstrom veranlasst wird, durch den Pfad zu fließen, der sich von dem Eingangsanschluss IN1 bis zur Stromquellenleitung L1 erstreckt.
Bei diesem Anschluss sind die Gatterisolierfilme des P-Kanal-MOS-FETs P3 und des N-Kanal-MOS-FETs N3 nicht in ihrer Stärke begrenzt. Wenn jedoch die Stärke des Gatterisolierfilms des P-Kanal-MOS-FETs P3 dünner als 2,5 nm ist, wird ein Strom veranlasst, durch den Pfad zu fließen, der sich von der Stromquellenleitung L1 bis zum Gate des P-Kanal-MOS-FETs P3 während des Betriebs der Inverter INV1 und INV2 erstreckt, und wenn die Stärke des Gatterisolierfilms des N-Kanal-MOS-FETs N3 dünner als 2,5 nm ist, wird ein Strom veranlasst, durch den Pfad zu fließen, der sich von dem Gate des N-Kanal-MOS-FETs N3 bis zur GND-Leitung L2 während des Betriebs der Inverter INV1 und INV2 erstreckt. Aus diesem Grund darf in einigen Fällen keine ausreichende Spannung an die Pseudo-Stromquellenleitung V1 oder die Pseudo-GND-Leitung V2 geliefert werden. Daher ist es wünschenswert, dass die Gatterisolierfilme des P-Kanal-MOS-FETs P3 und des N-Kanal-MOS-FETs N3 eine Stärke von 2,5 nm oder größer aufweisen.
Als Nächstes wird eine zweite Ausführungsform der vorliegenden Erfindung ausführlich beschrieben. In der vorliegenden Ausführungsform ist ebenfalls die Schaltung von 1A bereitgestellt. Die Struktur der Wannen, in denen die MOS-FETs der ersten Ausführungsform ausgebildet sind, unterscheidet sich von der der ersten Ausführungsform. 2 ist eine schematische Querschnittsansicht, die die Struktur einer komplementären MOS-Halbleitereinrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt. In der zweiten Ausführungsform von 2 sind die Teile, die ihrem Gegenstück in der ersten Ausführungsform entsprechen, die in 1B gezeigt sind, mit den gleichen Bezugszeichen versehen, und eine ausführliche Beschreibung wird hier aus Gründen der Einfachheit ausgelassen. In der vorliegenden Ausführungsform ist die erste P-Wanne 2 in einer dritten N-Wanne 4a ausgebildet, während die zweite P-Wanne 3 direkt in dem P-Halbleitersubstrat 1 ausgebildet ist. Auf diese Weise sind die erste P-Wanne 2 und die zweite P-Wanne 3 elektrisch voneinander isoliert.
Aus diesem Grund wird auch in der zweiten Ausführungsform der direkte Tunnelstrom nicht veranlasst, durch den N-Kanal-MOS-FET N1 zu fließen, wenn das Signal auf dem hohen Pegel am Eingangsanschluss IN1 gehalten wird, so dass verhindert wird, dass ein Durchlassstrom, wie der Durchlassstrom 26 von 7A und 7B, erzeugt wird.
Als Nächstes wird eine dritte Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform ist ebenfalls die Schaltung von 1A bereitgestellt. Die vorliegende Ausführungsform weist außerdem, ähnlich wie die zweite Ausführungsform, eine unterschiedliche Struktur der Wannen auf, auf denen die MOS-FETs der ersten Ausführungsform ausgebildet sind. 3 ist eine schematische Querschnittsansicht, die die Struktur einer komplementären MOS-Halbleitereinrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt. In der dritten Ausführungsform von 3 sind Teile, die ihrem Gegenstück der ersten Ausführungsform entsprechen, die in 1B gezeigt ist, mit den gleichen Bezugszeichen versehen, und eine ausführliche Beschreibung wird hier aus Gründen der Einfachheit ausgelassen. In der vorliegenden Ausführungsform ist die zweite P-Wanne 3 in einer dritten N-Wanne 4b ausgebildet, während die erste P-Wanne 2 direkt in dem P-Halbleitersubstrat 1 ausgebildet ist. Auf diese Weise sind die erste P-Wanne 2 und die zweite P-Wanne 3 elektrisch voneinander isoliert.
Aus diesem Grund wird auch in der vorliegenden Ausführungsform der direkte Tunnelstrom nicht veranlasst, durch den N-Kanal-MOS-FET N1 zu fließen, wenn das Signal auf dem hohen Pegel am Eingangsanschluss IN1 gehalten wird, so dass verhindert wird, dass ein Durchlassstrom, wie der Durchlassstrom 26 von 7A und 7B, erzeugt wird.
Bei diesem Anschluss sind, wenn die Elemente auf einem P-Halbleitersubstrat ausgebildet sind, wie zuvor beschrieben, die N-Wanne 4 und Ähnliches erforderlich, durch die die P-Wannen 2 und 3 elektrisch voneinander isoliert sind, während, wenn die Elemente auf einem N-Halbleitersubstrat ausgebildet sind, eine P-Wanne erforderlich ist, durch die die N-Wannen 5 und 6 elektrisch voneinander isoliert sind.
Wie zuvor dargelegt, sind die Gatterisolierfilme der Feldeffekttransistoren, die in einer Stromversorgungsschaltung bereitgestellt sind, auf eine Stärke von 2,5 nm oder mehr festgelegt, wobei es möglich ist, einen direkten Tunnelstrom zu unterdrücken, der veranlasst wird, während des Ausschaltzustands einer komplementären MOS-Logikschaltung durch die Stromversorgungsschaltung zu fließen. Außerdem sind Wannen der Feldeffekttransistoren, die in der komplementären MOS-Logikschaltung vorgesehen sind, von einer ersten Verdrahtung und einer zweiten Verdrahtung davon elektrisch isoliert, wobei es möglich ist, zu verhindern, dass ein beliebiger direkter Tunnelstrom veranlasst wird, durch den Pfad zu fließen, der sich dazwischen erstreckt. Aus diesem Grund ist es möglich, einen Durchlassstrom, der durch den Pfad fließt, der sich von einer Stromquellenleitung zu einer GND-Leitung erstreckt, erheblich herabzusetzen, und somit ist es möglich, den Stromverbrauch während des Ausschaltzustands einer komplementären MOS-Halbleitereinrichtung herabzusetzen, in der die komplementäre MOS-Logikschaltung, umfassend die Feldeffekttransistoren, die jeweils einen Gatterisolierfilm mit einer Stärke von weniger als 2,5 nm aufweisen, eingebunden ist.

Claims

Komplementäre MOS-Halbleitereinrichtung umfassend: eine komplementäre MOS-Logikschaltung (INV1, INV2) mit einer Mehrzahl Feldeffekttransistoren; eine erste Verdrahtung (L1) und eine zweite Verdrahtung (L2) als Quelle, um dadurch eine Stromquellenspannung an die komplementäre MOS-Logikschaltung anzulegen; eine erste Stromversorgungsschaltung (S1) zum Steuern der Zufuhr der Stromquellenspannung von der ersten Verdrahtung (L1) an die komplementäre MOS-Logikschaltung (INV1, INV2); eine zweite Stromversorgungsschaltung (S2) zum Steuern der Zufuhr der Stromquellenspannung von der zweiten Verdrahtung (L2) an die komplementäre MOS-Logikschaltung (INV1, INV2); gekennzeichnet durch eine dritte Stromversorgungsschaltung (S3) zum Steuern des Betriebs der ersten Stromversorgungsschaltung (S1), wobei die dritte Stormversorgungsschaltung (S3) Feldeffekttransistoren (P4, N4) umfasst, die jeweils einen Gatterisolierfilm von 2,5 nm Stärke oder mehr aufweisen.
Komplementäre MOS-Halbleitereinrichtung nach Anspruch 1, wobei mindestens eine Art von Schaltung der ersten Stromversorgungsschaltung (S1) und der zweiten Stromversorgungsschaltung (S2) Feldeffekttransistoren umfasst, die jeweils einen Gatterisolierfilm von 2,5 nm Stärke oder mehr aufweisen.
Komplementäre MOS-Halbleitereinrichtung nach Anspruch 1 oder 2, wobei Wannen der Feldeffekttransistoren, die in der komplementären MOS-Logikschaltung vorgesehen sind, elektrisch von der ersten Verdrahtung und der zweiten Verdrahtung isoliert sind.
Komplementäre MOS-Halbleitereinrichtung umfassend: eine komplementäre MOS-Logikschaltung (INV1, INV2) mit einer Mehrzahl Feldeffekttransistoren; eine erste Verdrahtung (L1) und eine zweite Verdrahtung (L2) als Quelle, um dadurch eine Stromquellenspannung an die komplementäre MOS-Logikschaltung anzulegen; eine erste Stromversorgungsschaltung (S1) zum Steuern der Zufuhr der Stromquellenspannung von der ersten Verdrahtung (L1) an die komplementäre MOS-Logikschaltung (INV1, INV2); eine zweite Stromversorgungsschaltung (S2) zum Steuern der Zufuhr der Stromquellenspannung von der zweiten Verdrahtung (L2) an die komplementäre MOS-Logikschaltung (INV1, INV2); gekennzeichnet durch eine dritte Stromversorgungsschaltung (S3) zum Steuern des Betriebs der ersten Stromversorgungsschaltung (S1), wobei Wannen der Feldeffekttransistoren elektrisch von der ersten Verdrahtung und der zweiten Verdrahtung isoliert sind.
Komplementäre MOS-Halbleitereinrichtung nach Anspruch 5, wobei mindestens eine Art von Schaltung der ersten Stromversorgungsschaltung (S1) und der zweiten Stromversorgungsschaltung (S2) Feldeffekttransistoren umfasst, die jeweils einen Gatterisolierfilm von 2,5 nm Stärke oder mehr aufweisen.
Komplementäre MOS-Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, wobei der Gatterisolierfilm des Feldeffekttransistors eine Art von Isolierfilm ist, der aus einem Siliziumoxidfilm und einem Siliziumnitridoxidfilm ausgewählt ist.
Komplementäre MOS-Halbleitereinrichtung nach Anspruch 6, wobei der Isolierfilm ein Siliziumoxidfilm ist, der durch Oxidieren der Oberfläche eines Siliziumsubstrats durch Einwirkung eines Stickstoffoxids gebildet wird.