DK155109B

DK155109B - Matching filter

Info

Publication number: DK155109B
Application number: DK118179AA
Authority: DK
Inventors: Masaharu Hirooka; Masumi Kosaka; Susumu Kato
Original assignee: Mitsubishi Electric Corp
Priority date: 1978-03-22
Filing date: 1979-03-22
Publication date: 1989-02-06
Also published as: NO790941L; FI790900A7; NO148013B; SE504036C2; SE7902524L; FI77955B; FI77955C; SE8602660L; DK118179A; NO148013C; SE447616B; DK155109C; SE8602660D0

Description

iin

DK 155109 BDK 155109 B

Den foreliggende opfindelse angår et tilpasningsfilter omfattende en digital operationsanordning til operation på en bitlængde af et modtaget bærebølgesignal og et impulstilførselskredsløb for tilførsel af sætteimpulser og tilbagestillingsimpulser, som styrer operationen 5 under bitlængden.The present invention relates to an adaptation filter comprising a digital operating device for operation on a bit length of a received carrier signal and a pulse supply circuit for supplying set pulses and reset pulses which control the operation 5 during the bit length.

Den relevante kendte teknik vedrørende sådanne tilpasningsfiltre kan anses at være repræsenteret ved følgende patentskrifter: US patentskrift nr. 3.990.010 beskriver et tilpasningsfilter, som omfatter en digital operationsanordning til operation på en bitlængde 10 af et modtaget bærebølgesignal, og som er dannet af en seriekreds af en analog/digital-omsætter og en akkumuleringskreds. Der indgår en oscillator, som er faselåst med den overførte pilotfrekvens for tilførsel af tidsimpulser, som under bitlængden styrer operationen af den digitale operationsanordning.The relevant prior art relating to such adaptation filters can be considered to be represented by the following patents: U.S. Patent No. 3,990,010 discloses an adaptation filter which comprises a digital operating device for operating on a bit length 10 of a received carrier signal and formed by a series circuit of an analog / digital converter and an accumulation circuit. An oscillator is included which is phase locked with the transmitted pilot frequency for supply of time pulses which, during the bit length, control the operation of the digital operating device.

15 USA patentskrift nr. 3.908.115 viser et tilpasningsfilter, der indeholder en integrator, en tærs kel værdi kreds samt en faselåst sløjfe for impulstilførsel. Sløjfen omfatter en fasekomparator til sammenligning af bærebølgefasen og en referencefase fra en spændingsstyret oscillator for synkronisering.U.S. Patent No. 3,908,115 discloses an adaptation filter containing an integrator, a threshold value circuit, and a phase-locked loop for impulse delivery. The loop comprises a phase comparator for comparing the carrier phase and a reference phase from a voltage controlled oscillator for synchronization.

20 Faselåst sløjfe er endvidere i det væsentlige kendt fra GB pa tentskrift nr. 1.142.695. Referencesignalets fase forskydes der 180°, når synkroniseringsfasefejlsignalet overskrider en bestemt værdi.20 Phase-locked loop is furthermore essentially known from GB in Tent No. 1,142,695. The phase of the reference signal is shifted 180 ° when the synchronization phase error signal exceeds a certain value.

På tegningen viser fig. 1 et kredsløbsdiagram over et konventionelt tilpasningsfilter. I fig. 1 betegner 1 en forstærker, 2 en kon-25 densator og 3 et udladningskredsløb til udladning ved kortslutning af de to terminaler på kondensatoren 2. A betegner en indgangsterminal for et bærebølgesignal, B en indgangsterminal for et udladningsstyresignal, som styrer udladningen, og C en udgangsterminal for integrationsudgangssignalet.In the drawing, FIG. 1 is a circuit diagram of a conventional alignment filter. In FIG. 1 denotes 1 an amplifier, 2 a capacitor, and 3 a discharge circuit for discharging by shorting the two terminals of the capacitor 2. A denotes an input terminal for a carrier signal, B an input terminal for a discharge control signal controlling the discharge, and C a output terminal of the integration output signal.

30 En funktion, hvor der modtages en binær kode "O", er vist i fig. 6a. Et signal (fig. 6b) med støj dannes og føres til indgangsterminalen A og integreres fra begyndelsen til enden af en periode for signalet (henviser til en bitlængde i den binære kode), som er bestemt i afhængighed af et sættesignal e og et tilbagestillingssig-35 nal f ved hjælp af et integrations kredsløb omfattende forstærkeren 1 og kondensatoren 2. Ved enden af bitlængden aftastes det integrerede udgangssignal (fig. 6d) for at anvendes som modtaget data.A function in which a binary code "0" is received is shown in FIG. 6a. A noise (Fig. 6b) with noise is generated and fed to the input terminal A and integrated from the beginning to the end of a period of the signal (referring to a bit length in the binary code) determined by a set signal e and a reset signal. 35 nal f by means of an integration circuit comprising the amplifier 1 and the capacitor 2. At the end of the bit length, the integrated output signal (Fig. 6d) is scanned to be used as received data.

En restladning på kondensatoren 2 frembragt ved integrationen udlades gennem udladningskredsløbet 3 for at forhindre indvirkning på 2A residual charge on the capacitor 2 generated by the integration is discharged through the discharge circuit 3 to prevent the effect of 2

DK 155109 BDK 155109 B

integrationen af den næste bitlængdekode.the integration of the next bit length code.

Signalet i fig. 6c er bestemt ved digitalisering af det modtagne signal b i et bestemt niveau, og signalet i fig. 6g er et demodulationssignal til sendesignalet a og svarer til a, som afgives i afhæn-5 gighed af den integrerede værdi d.The signal of FIG. 6c is determined by digitizing the received signal b at a particular level, and the signal of FIG. 6g is a demodulation signal for the transmit signal a and corresponds to a which is output dependent on the integrated value d.

I det konventionelle integrationsudladningskredsløb bliver de integrerede værdier lagret som den opladede spænding på kondensatoren, hvorved det er nødvendigt at udlade kondensatoren ved kortslutning af begge terminaler ved hjælp af en afbryder. Når der 10 anvendes en afbryder med begrænset impedans, skal integrationstiden gøres kortere end udladningstiden bestemt af modstanden af afbryderen og kapaciteten af kondensatoren fra bitlængden af signa let. Forkortningen af integrationstiden medfører ulempen ved forringelse af signal/støj-forholdet for det modtagne signal, og den mak-15 simale transmissionshastighed nedsættes.In the conventional integration discharge circuit, the integrated values are stored as the charged voltage on the capacitor, whereby it is necessary to discharge the capacitor by shorting both terminals by means of a switch. When a limited-impedance switch is used, the integration time must be made shorter than the discharge time determined by the resistance of the switch and the capacitance of the capacitor from the bit length of the signal. The shortening of the integration time causes the disadvantage of deteriorating the signal-to-noise ratio of the received signal and the maximum transmission speed is reduced.

Formålet med den foreliggende opfindelse er at afhjælpe ulemperne ved det konventionelle tilpasningsfilter og at tilvejebringe et tilpasningsfilter med et maksimalt signal/støj-forhold, som er dannet af integrerede kredse baseret på digital teknik, og som tillige har 20 en lav pris, høj pålidelighed, høj transmissionshastighed og lille fluktuation.The object of the present invention is to overcome the disadvantages of the conventional adaptation filter and to provide an adaptation filter with a maximum signal-to-noise ratio formed by integrated circuits based on digital technology, which also has a low cost, high reliability, high transmission speed and low fluctuation.

ifølge opfindelsen opnås dette ved, at impulstilførselskredsløbet er dannet af en faselåst sløjfe omfattende en fasekomparator, som sammenligner faser af referencesignalet divideret til den N-del-25 te frekvens i hver periode for afgivelse af en forud forskudt impuls eller en bagud forskudt impuls afhængigt af, om fasen er forskudt forud eller bagud, en forud/bagud-tæller, som tæller impulstallet af forud- eller bagud-forskudte impulser fra fasekomparatoren for afgivelse af et forud-styresignal eller et bagud-styresignal, når 30 tælleantallet når et forudbestemt antal, og en variabel frekvensdeler, som deler referencesignalet til et frekvensdelt antal N+1 eller N-1 afhængigt af, om forud-styresignalet eller bagud-styresignalet afgives fra forud-tæl leren eller bag ud-tæl leren.According to the invention, this is achieved by the pulse supply circuit being formed by a phase-locked loop comprising a phase comparator which compares phases of the reference signal divided by the N-part frequency in each period for delivering a pre-shifted pulse or a backward-shifted pulse whether the phase is offset or backward, a forward / backward counter which counts the pulse number of forward or backward offset pulses from the phase comparator to output a preset signal or a reverse control signal when the counting number reaches a predetermined number, and a variable frequency divider dividing the reference signal into a frequency divided number of N + 1 or N-1 depending on whether the pre-control signal or the reverse control signal is output from the pre-counter or behind the counter.

Ved hjælp af opfindelsen er det muligt at opnå et optimalt 35 signal/støj-forhold under overføring af en firkantbølge. Endvidere bliver der opnået en hastighedsforøgelse for låsning ved synkronisering, forhindring af forsinkelse eller efterslæb i synkroniseringen ved styringen af den faselåste sløjfe og deraf resulterende forbedret pålidelighed af tilpasningsfiltret.By means of the invention, it is possible to obtain an optimal signal-to-noise ratio while transmitting a square wave. Furthermore, an increase in speed is obtained for locking by synchronization, preventing delay or lag in synchronization by controlling the phase-locked loop and resulting improved reliability of the matching filter.

DK 155109 BDK 155109 B

33

Opfindelsen skal herefter forklares nærmere under henvisning til tegningen, hvor fig. 1 viser et blokdiagram over et konventionelt tilpasningsfilter, 5 fig· 2 et blokdiagram over en udførelsesform ifølge den fore liggende opfindelse, fig. 3 bølgeformer til illustration af virkemåden af udførelsesformen i fig. 2, fig. 4 et blokdiagram over en yderligere udførelsesform iføl-10 ge den foreliggende opfindelse, fig. 5 bølgeformer til illustration af virkemåden af udførelsesformen i fig. 4 og fig. 6 bølgeformer til illustration af virkemåden af tilpasningsfiltret i fig. 1.The invention will now be explained in more detail with reference to the drawing, in which fig. 1 is a block diagram of a conventional matching filter; FIG. 2 is a block diagram of an embodiment of the present invention; 3 shows waveforms to illustrate the operation of the embodiment of FIG. 2, FIG. 4 is a block diagram of a further embodiment of the present invention; FIG. 5 shows waveforms to illustrate the operation of the embodiment of FIG. 4 and FIG. 6 shows waveforms to illustrate the operation of the matching filter of FIG. First

15 Forskellige udførelsesformer for tilpasningsfiltret ifølge opfin delsen skal nu beskrives.Various embodiments of the adaptive filter according to the invention will now be described.

Fig. 2 viser en udførelsesform for opfindelsen. I fig. 2 detekte-rer en polaritetsændringsdetektor 14 polaritetsændringen af et SP-indgangssignal fi, som tilføres fra en indgangsterminal A i hver pe-20 riode (bit) T, og afgiver en indgangsimpuls Pi under den detekterede tidsstyring. En fasekomparator 9 sammenligner fasen af indgangsimpulsen Pi, som afgives fra en polaritetsændringsdetektor 14, med fasen af en referenceimpuls Po i hver periode, og afgiver en forudforskudt impuls Pa, når fasen af indgangsimpulsen Pi ligger forud i forhold til 25 fasen af referenceimpulsen Po, eller afgiver en bagudforskudt 30 35FIG. 2 shows an embodiment of the invention. In FIG. 2, a polarity change detector 14 detects the polarity change of an SP input signal fi which is applied from an input terminal A in each period (bit) T and outputs an input pulse Pi during the detected timing. A phase comparator 9 compares the phase of the input pulse P1 emitted from a polarity change detector 14 with the phase of a reference pulse P0 for each period, and outputs a pre-shifted pulse Pa when the phase of the input pulse P1 is preceded by the phase of the reference pulse P0, or emits a backward displacement 30 35

DK 155109 BDK 155109 B

4 impuls Pb, når fasen af indgangsimpulsen Pi ligger bagud' i forhold til fasen af referenceimpulsen Po, og fasekom-paratoren 9 er dannet af en RS flip-flop etc. En tæller 15 omfatter en forudtæller 15a og en bagudtæller 15b, som 5 tæller antallet af fremadskridende impulser4 pulse Pb when the phase of the input pulse Pi is backward relative to the phase of the reference pulse Po, and the phase comparator 9 is formed by an RS flip-flop, etc. A counter 15 comprises a pre-counter 15a and a back-counter 15b which counts 5 the number of advancing impulses

Pa og bagudforskudte impulser Pb, som afgives fra fasekom-paratoren 9 for afgivelse af henholdsvis et forudstyre-signal Ea og et bagudstyresignal Eb, når den talte værdi når et forudbestemt niveau M (overløb). En variabel fre-lo kvensdeler 16 udfører frekvensdeling ved N+l, N-l deling (N deling, når Ea og Eb ikke findes) af taktimpulsen CP, som tilføres fra én taktimpulsindgangsterminal' 17 ved hjælp af forudstyresignalet Ea og bagudstyresignalet Eb, som afgives fra tælleren 15. Et referenceimpulsudgangs-15 kredsløb 18 afgiver referenceimpulsen Po ved hver af forflanke tidspunkterne for referencesignalet fo, som afgives fra den variable frekvensdeler 16.Pa and back-shifted pulses Pb, which are output from the phase comparator 9 for delivering a pre-steering signal Ea and a reverse steering signal Eb, respectively, when the spoken value reaches a predetermined level M (overflow). A variable free frequency divider 16 performs frequency division at N + 1, N1 division (N division when Ea and Eb are absent) of the clock pulse CP, which is supplied from one clock pulse input terminal '17 by the pre-control signal Ea and the rear control signal Eb which is output from counter 15. A reference pulse output 15 circuit 18 outputs the reference pulse Po at each of the leading times of the reference signal fo, which is output from the variable frequency divider 16.

Virkemåden af udførelsesformen i fig. 2 skal herefter forklares under henvisning til funktionsbølgeformer-2o ne vist i fig. 3.The operation of the embodiment of FIG. 2 will then be explained with reference to the functional waveforms-2o shown in FIG. Third

SP-indgangssignalet fi (fig. 3a),som føres til indgangsterminalen A, omsættes til indgangsimpulsen Pi (fig. 3b)’ svarende til polaritetsændringstidsstyringen ved hjælp af polaritetsændringsdetektoren 14, og den omsat-25 te impuls føres til fasekomparatoren 9.The SP input signal fi (Fig. 3a), which is fed to the input terminal A, is converted to the input pulse Pi (Fig. 3b) 'corresponding to the polarity change time control by the polarity change detector 14 and the converted pulse is fed to the phase comparator 9.

Når den fasesynkrone sløjfe omfattende fasekomparatoren 9, tælleren 15, den variable frekvensdeler 16 og referenceimpulsudgangskredsløbet 18 er i den synkrone tilstand, og fasen af indgangsimpulsen Pi stemmer overens med 3o fasen af referenceimpulsen Po (fig. 3e), som afgives fra referenceimpulsudgangskredsløbet 18 (tiden t^ - t), fås ikke udgangssignal fra fasekomparatoren 9 og tælleren 15, hvorved den variable frekvensdeler 16 deler med N (N=5), taktimpulsen CP (fig. 3c), som tilføres fra taktimpuls-35 indgangsterminalen 17, og det frekvensdelte udgangssignal, dvs. referencesignalet fo synkroniseret med indgangsimpulsen Pi, afgives.When the phase synchronous loop comprising the phase comparator 9, the counter 15, the variable frequency divider 16 and the reference pulse output circuit 18 are in the synchronous state, and the phase of the input pulse Pi corresponds to the phase of the reference pulse Po (Fig. 3e), which is output from the reference pulse output circuit 18 t1 - t), no output is obtained from phase comparator 9 and counter 15, whereby the variable frequency divider 16 shares with N (N = 5), the clock pulse CP (Fig. 3c) supplied from the clock pulse input terminal 17, and the frequency division output signal, i.e. the reference signal fo synchronized with the input pulse Pi is output.

55

DK 155109 BDK 155109 B

Når indgangsimpulsen Pi ligger forud for referen-ceimpulsen Po (tiden t2) af en eller anden grund, afgiver fasekomparatoren 9 en forudforskudt impuls Pa (fig. 3f) for at føre den til forud-tælleren 15a og bagud-tælleren 5 15b. Den forudforskudte impuls Pa, som føres til bagud- tælleren 15b, anvendes som tilbagestillingssignalet, hvorved bagud-tælleren 15b tilbagestilles (tømmes), når bagud-tælleren 15b indeholder tællinger. Forud-tælleren 15a tæller impulsantallet af forudforskudte impulser Pa, som følo res til forud-tælleren, og når tællerantallet løber over (overløbsværdi M=3) (tidspunkt t2), tilbagestilles overløbstælleantallet for afgivelse af forud-styresignalet Ea (fig. 3h). Den variable frekvensdeler 16 ændrer det frekvensdelte antal af taktimpulser CP fra N til N+l for at 15 bevirke forudforskydning af fasen af referencesignalet fo.When the input pulse Pi is ahead of the reference pulse Po (time t2) for some reason, the phase comparator 9 outputs a pre-shifted pulse Pa (Fig. 3f) to pass it to the pre-counter 15a and the back-counter 5 15b. The pre-displaced pulse Pa, which is fed to the reverse counter 15b, is used as the reset signal, whereby the reverse counter 15b is reset (emptied) when the reverse counter 15b contains counts. The pre-counter 15a counts the pulse number of pre-shifted pulses Pa, which is fed to the pre-counter, and when the counter number runs over (overflow value M = 3) (time t2), the overflow counter number is delivered to output the pre-control signal Ea (Fig. 3h). The variable frequency divider 16 changes the frequency divided number of clock pulses CP from N to N + 1 to cause advance shift of the phase of the reference signal fo.

Når indgangsimpulsen Pi er forskudt bagud (tidspunkt t,.) fra referenceimpulsen Po, afgiver fasekomparatoren 12 den bagudforskudte impuls Pb (fig. 3g) og fører den til bagud-tælleren 15b og forud-tælleren 15a. Den bag-2o udforskudte impuls Pb, som føres til forud-tælleren 15a, anvendes som tilbagestillingssignalet, hvorved tælleantallet af forudforskudte impulser Pa tilbagestilles til tidspunktet t^. Bagud-tælleren 15b tæller de bagudforskudte impulser Pb, som føres til denne tæller, og når tællean-25 tallet løber over (tidspunktet tg), tilbagestilles overløbstælleantallet, og bagud-styresignalet Eb (fig. 3i) afgives. Den variable frekvensdeler 16 ændrer det frekvensdelte antal af taktimpulser CP fra N til N-1 for at bevirke forskydning bagud af fasen af referencesignalet 3o fo. Referencesignalet fo, som er fasestyret, omsættes til referenceimpulsen Po af referenceimpulsudgangskredsløbet 18 og føres til fasekomparatoren 9.When the input pulse Pi is shifted backward (time t1) from the reference pulse Po, the phase comparator 12 outputs the backward displaced pulse Pb (Fig. 3g) and leads it to the reverse counter 15b and the pre-counter 15a. The back-2o offset pulse Pb, which is fed to the pre-counter 15a, is used as the reset signal, whereby the count number of pre-offset pulses Pa is reset to the time t Backward counter 15b counts the backward-shifted pulses Pb which are passed to this counter and when the count 25 runs over (time tg), the overflow counter number is reset and the backward control signal Eb (Fig. 3i) is output. The variable frequency divider 16 changes the frequency divided number of clock pulses CP from N to N-1 to cause backward shifting of the phase of the reference signal 30o. The reference signal fo, which is phase controlled, is converted to the reference pulse Po of the reference pulse output circuit 18 and fed to the phase comparator 9.

I den nævnte udførelsesform er overløbstælleran-tallet M for forud-tælleren 15a og bagud-tælleren 15b sat 35 til M=3, og det referencefrekvensdelte antal N for den variable frekvensdeler 16 er sat til N=5. Når M og N kan indstilles, kan variable egnede filtersendekarakteristik- .In the said embodiment, the overflow counter number M of the pre-counter 15a and the back counter 15b is set 35 to M = 3, and the reference frequency divided number N of the variable frequency divider 16 is set to N = 5. When M and N can be set, variable suitable filter transmit characteristics.

DK 155109 BDK 155109 B

6 ker og egnet filtreret bølgeområde let opnås.6 cores and suitable filtered wave range are easily obtained.

Når spændingsomsætningen af dataene, såsom SP-ind-gangssignalet, kontinuerligt detekteres for to eller flere bit, forhindres udtrædning af synkronisering ved stands-5 ning af bagudforskydningsstyringen.When the voltage conversion of the data, such as the SP input signal, is continuously detected for two or more bits, the exit of synchronization is prevented by stopping the reverse offset control.

Fig. 4 viser en yderligere udførelsesform ifølge opfindelsen.FIG. 4 shows a further embodiment of the invention.

I fig. 4 føres et modtaget datasignal, såsom SP-signal til indgangsterminalen A, og spændingsændringspunklo terne ved stigning og fald af det modtagne datasignal detekteres af et ændringspunktdetektorkredsløb 14. Fasekom-paratorkredsløbet 9 (det samme som i fig. 2) sammenligner fasen af ændringspunktsignalet som udgangssignalet fra ændringspunktdetekteringskredsløbet 14 med fasen af refe-15 rencetidsstyresignalet som udgangssignal fra referencetids- styrekredsløbet (spændingsstyreoscillator),og det forudfor-skudte signal afgives til terminalen C, når ændringspunktsignalet detekteres,før detekteringen af referencetidsstyres ignalet, eller det bagudforskudte signal afgives til ter-2o minalen D på andre tidspunkter. Et styrestopkredsløb 19 fører det bagudforskudte signal fra fasekomparatorkredslø-bet 9 til referencetidsstyrekredsløbet 11, som styrer stopsignalet F, indtil ændringspunktsignalet detekteres, når ændringspunktsignalet ikke detekteres i de to eller flere 25 bittidsrum for det modtagne datasignal under hensyn til, at referencetidsstyresignalet er i normal tilstand, men det modtagne indgangssignal ikke tilføres. Et reference-tidsstyrekredsløb 11, såsom en spændingsstyreoscillator, forskyder fasen af referencetidsstyresignalet forud ved 3o hjælp af det forudforskudte signal og forsinker fasen af referencetidsstyresignalet med styreforsinkelsessignalet. Udgangsterminalen B afgiver referencetidsstyresignalet.In FIG. 4, a received data signal such as SP signal is input to the input terminal A, and the voltage change points at rise and fall of the received data signal are detected by a change point detector circuit 14. The phase comparator circuit 9 (the same as in Fig. 2) compares the phase of the change point signal as the output signal. from the change point detection circuit 14, with the phase of the reference time control signal as the output of the reference time control circuit (voltage control oscillator), and the pre-shifted signal is output to terminal C the mineral D at other times. A control stop circuit 19 conducts the backward-shifted signal from the phase comparator circuit 9 to the reference timing control circuit 11, which controls the stop signal F until the change point signal is not detected when the change point signal is not detected in the two or more bit time spaces of the received signal signal, in consideration of the received signal. , but the input signal received is not applied. A reference time control circuit 11, such as a voltage control oscillator, offsets the phase of the reference time control signal by 30 with the pre-shifted signal and delays the phase of the reference time control signal with the control delay signal. The output terminal B outputs the reference time control signal.

Virkemåden af den viste udførelsesform skal nu forklares.The operation of the embodiment shown will now be explained.

35 Spændingsændringspunkterne (det punkt, hvor refe rencespændingen ændres fra plus til minus eller fra minus til plus) for det modtagne datasignal detekteres af æn-The voltage change points (the point at which the reference voltage changes from plus to minus or from minus to plus) for the received data signal are detected by the

DK 155109 BDK 155109 B

7 dringspunktdetekteringskredsløbet 14, og fasen af signa- ' let sammenlignes med fasen af referencetidsstyresignalet fra referencetidsstyrekredsløbet 11 i fasskomparatorkredsløbet 9, og det forudforskudte signal afgives, når det 5 modtagne datasignal ligger forud, eller det bagudforskud-te signal afgives, når det modtagne datasignal er forskudt bagud.7, the phase of the signal is compared with the phase of the reference time control signal from the reference time control circuit 11 of the phase comparator circuit 9, and the forward-shifted signal is output when the received data signal is present or the backward-received signal is output when staggered backwards.

Når det modtagne datasignal derimod ikke detekte-res fra styrestopkredsløbet 19 under to eller flere bit, lo omsættes det bagudforskudte signal til det bagudforskudte styrestopsignal ved hjælp af ændringspunktsignalet og referencetidsstyresignalet, og det føres til referencetidsstyrekredsløbet for således at standse bagud-styringen.On the other hand, when the received data signal is not detected from the control stop circuit 19 for two or more bits, the reverse offset signal is converted to the reverse offset stop signal by the change point signal and the reference time control signal and it is fed to the reference time control circuit so as to stop the reverse control.

I denne udførelsesform styres referencetidsstyre-15 kredsløbet af det forudforskudte signal, det bagudforskudte signal og det bagudforskudte styrestopsignal, for at styre referencetidsstyresignalet i en forudbestemt fase, hvorved tidsstyringen kan opretholdes for at forhindre vanskelighed ved udvælgelse af de modtagne data, selv om 2o det modtagne datasignal standses.In this embodiment, the reference time control circuit is controlled by the pre-shifted signal, the reverse offset signal, and the reverse offset stop signal to control the reference time control signal in a predetermined phase, whereby the timing can be maintained to prevent difficulty in selecting the received data, even if 2 data signal is stopped.

I henhold til udførelsesformen i fig. 2 bliver impulstællingerne af den forudforskudte impuls og den bagudforskudte impuls, som afgives fra fasekomparatoren, talt, og det frekvensdelte antal for den variable frekvens-25 deler ændres, når tælleantallet når en forudbestemt værdi, for at danne en digital fasesynkron sløjfe, hvorved de ønskede filtertransmissionskarakteristikker (integreret virkning) kan opnås som ønsket, og IC-kredsløbet kan let dannes, da der ikke kræves nogen analoge dele.According to the embodiment of FIG. 2, the pulse counts of the pre-shifted pulse and the backward-shifted pulse emitted from the phase comparator are counted and the frequency divided number of the variable frequency divider changes as the count number reaches a predetermined value to form a digital phase synchronous loop whereby the desired filter transmission characteristics (integrated effect) can be obtained as desired, and the IC circuit can easily be formed as no analog parts are required.

3o I henhold til den yderligere udførelsesform i fig. 4 bliver bagud-styringen eventuelt standset, selv om spændingsændringspunktet for dataene, såsom SP-signa-let, ikke detekteres under to eller flere bit på grund af støj eller øjeblikkelig afbrydelse, hvorved udfald ved 35 synkronisering med fordel kan forhindres.In accordance with the further embodiment of FIG. 4, the reverse control is optionally stopped, although the voltage change point of the data, such as the SP signal, is not detected during two or more bits due to noise or instantaneous interruption, thereby preventing outputs by synchronization.

Claims

An adaptation filter comprising a digital operating device for operation on a bit length of a received carrier signal and an impulse supply circuit for supplying set pulses and reset pulses which control the operation during the bit length, characterized in that the pulse supply circuit is formed by a phase loop 15. , 16,18) comprising a phase comparator (9) which compares phases of the reference signal divided by the N-divided frequency in each period for delivering a pre-shifted pulse or a backward-shifted pulse (Pa and Pb, respectively) depending on whether the phase is offset or backward, a forward / backward counter (15), which counts the pulse number of forward or backward offset pulses (Pa and 15 Pb, respectively) of the phase comparator for delivering a forward control signal (Ea) or backward control signal (Eb) when the count number reaches a predetermined number, and a variable frequency divider (16) dividing the reference signal (fQ) to a frequency divided number N + 1 or N-1 depends depending on whether the pre-control signal (Ea) or -20o or the reverse control signal (Eb) is output from the pre-counter (15a) or the reverse counter (15b).

An adjustment filter according to claim 1, characterized in that the counting and resetting of the pre-counter (15a) or the back-counter (15b) is caused by the backward-shifted pulse (Pb) or the pre-shifted pulse (Pa).