EP0878752A1 - Circuit de régulation de tension destiné à supprimer un phénomène dit "latch-up" - Google Patents

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EP0878752A1
EP0878752A1 EP97107722A EP97107722A EP0878752A1 EP 0878752 A1 EP0878752 A1 EP 0878752A1 EP 97107722 A EP97107722 A EP 97107722A EP 97107722 A EP97107722 A EP 97107722A EP 0878752 A1 EP0878752 A1 EP 0878752A1
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EP
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voltage
terminal
transistor
regulated
output
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Withdrawn
Application number
EP97107722A
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German (de)
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Inventor
Antonio Martino Ponzetta
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EM Microelectronic Marin SA
Original Assignee
EM Microelectronic Marin SA
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Priority to JP54879098A priority patent/JP2001525091A/ja
Priority to AT98929294T priority patent/ATE217102T1/de
Priority to PCT/EP1998/002749 priority patent/WO1998052111A1/fr
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Definitions

  • the present invention relates to a circuit for voltage regulation for regulating a voltage disturbed by a phenomenon called "latch-up".
  • This device includes an integrated circuit IC1 at a first terminal from which a supply voltage Vdd is supplied, via a bipolar transistor T1, and at the second terminal of which a resonant circuit is connected consisting of a resistor R3 and a capacitor C3.
  • a integrated circuit IC2 detection includes a terminal ground, a first terminal on which the supply voltage Vdd, and a second terminal connected said resonant circuit as well as at the base terminal of a bipolar transistor T2 by a resistor R2.
  • the terminal of base of transistor T1 is connected to the terminal of collector of transistor T2 by a resistor R1, and the emitter terminal of transistor T2 is grounded.
  • An object of the present invention is to provide a voltage regulation circuit intended to suppress a Inopportune latch-up phenomenon.
  • Another object of the present invention is to provide such a circuit meeting the cost criteria and of simplicity.
  • the voltage regulation circuit comprises means for voltage detection which, following a type disturbance "latch-up", bring to the ground potential the tension regulated, which has the effect of removing this disturbance.
  • An advantage of the present invention is to provide such a voltage regulation circuit having a little complex structure, which makes it inexpensive.
  • Another advantage of the present invention is to provide such a circuit comprising means of voltage comparison at the input of which the regulated voltage, these means being arranged so as to define two voltage thresholds likely to be predetermined to meet the requirements of the user.
  • Figure 2 shows a preferred embodiment of a circuit 1 according to the present invention.
  • Circuit 1 includes an input terminal I and a output terminal O of which a regulated voltage Vreg must be supplied, the voltage Vreg being supplied from so as to be substantially equal to a level of tension Vo.
  • Circuit 1 further includes a bipolar transistor 2, two capacitors 3 and 9, a resistor 5, a diode Zener 6, and voltage detection means 11.
  • the bipolar transistor 2 typically comprises a collector terminal C, emitter terminal E and terminal base B, terminals C and E being connected respectively at terminals I and O.
  • Resistor 5 is connected between terminal B and terminal C of transistor 2.
  • the Zener diode 6 is arranged so that it provides a voltage having a value chosen so as to form the voltage level Vo on the output terminal O.
  • Capacitors 3 and 9 are connected between the input terminal I and ground, and between the output terminal O and mass, respectively. Those skilled in the art will note that capacitor 3 is conventionally used as deworming capacitor, and that capacitor 9 is conventionally used as a smoothing capacitor and / or deworming. Capacitor 3 is not used as an improvement in the present invention, and therefore is not limiting in nature for the present invention.
  • the means 11 comprise an input terminal connected to terminal O, so as to receive the input Vreg voltage, a ground terminal, and an output terminal connected to terminal B, so as to provide an output control voltage Vres to control transistor 2.
  • the means 11 are arranged so that they detect whether the Vreg voltage is disturbed by a "latch-up" phenomenon and, if necessary, order an initialization of this voltage at its initial voltage level Vo, as is explained in more detail below.
  • FIG. 3 shows in detail the mode of preferred embodiment of the means 11, according to the present invention.
  • the means 11 comprise means for supplying reference voltage 20 to provide a voltage of reference Vref from the voltage Vreg, a divider of voltage 21 intended to supply two regulated voltages corrected Vreg 'and Vreg' 'from the regulated voltage Vreg, two voltage comparators 23 and 22 to compare the voltage Vref at the voltages Vreg 'and Vreg' ', respectively, and control means 24 for supplying, if necessary, the voltage Vres likely to command the transistor 2, and regulate the voltage Vreg.
  • the means 20 comprise an input terminal connected to the input terminal of the means 11 (i.e. at terminal O), so that the means 20 receive at input voltage Vreg, a ground terminal connected to the ground, and an output terminal connected to the comparators 22 and 23, so that the means 20 provide an output the voltage Vref.
  • the means 20 are known in the technical, see for example the articles "CMOS Analog Integrated Circuits Based on Weak Inversion Operation ", from E. Vittoz et al, IEEE Journal of Solid States Circuits, flight. SC-12, No. 3, June 1977, and “CMOS Voltage References Using Lateral Bipolar Transistors ", by M. Degrauwe et al, IEEE Journal of Solid States Circuits, vol. SC-20, No 6, December 1985.
  • Figure 4 shows a curve 31 corresponding to the relationship between the voltage Vref and the voltage Vreg.
  • the means 20 are arranged so that for a voltage value input voltage greater than 1.5 V, the output voltage Vref is substantially equal to a voltage threshold Vr 'of around 1.2 V, and there is a voltage plateau on which the voltage Vref is substantially equal to one voltage threshold Vr '', for low values of the voltage Vreg.
  • A'Vr ' as the voltage level below which a phenomenon "latch-up" is assumed to occur. In other words, when Vreg voltage drops significantly, a "latch-up" phenomenon is assumed to be responsible for this fall, as soon as the tension Vreg becomes less than A'Vr '.
  • A'Vr '' a second voltage level below which a latch-up phenomenon is suppressed. In other words, during a drop in the voltage Vreg, as this is the case when a latch-up phenomenon occurs, this disturbance is removed, as soon as the voltage Vreg becomes less than A''Vr ''.
  • Voltage levels A'Vr 'and A''Vr' ' are predetermined values according to specific to the user's requirements.
  • the voltage divider 21 is formed by a bridge resistive consisting of three resistors 25, 26 and 27 connected in series between the output terminal O and earth.
  • the connection point between the two resistors 26 and 27 is connected to a first input of comparator 23, so as to provide the input voltage Vreg '.
  • This tension is, by definition, proportional to tension Vreg, the proportionality ratio, referenced by A ', being predetermined and dependent on the values of resistances 27, 26 and 25.
  • FIG. 4 represents a curve 32 corresponding to the relationship between the voltage Vreg 'and the voltage Vreg. Point of connection between the two resistors 25 and 26 is connected to a first input of comparator 22, so to supply the input voltage Vreg ''.
  • This tension is, by definition, proportional to the Vreg voltage, the proportionality ratio, referenced by A '', being predetermined and dependent on the values of the resistors 25, 26 and 27.
  • FIG. 4 represents a curve 33 corresponding to the relationship between the voltage Vreg '' and the voltage Vreg.
  • Each comparator 23, 22 comprises a first terminal input on which a regulated voltage is supplied corrected Vreg ', Vreg' ', respectively, as is described above, and a second input terminal on which is supplied the voltage Vref, as it is also described above.
  • the comparator 23 compares the voltage Vreg 'with the voltage Vref, while the comparator 22 compares the voltage Vreg '' with the voltage Vref.
  • Each comparator 22, 23 further comprises a terminal output connected to a respective input terminal of control means 24.
  • the control means 24 further comprise a output terminal serving as output terminal of the means 11, so as to switch the voltage Vres, when one of the comparators 22, 23 switches, which controls the regulation of the Vreg voltage, as will be described so more detailed.
  • the means 24 can be formed by a scale known per se to those skilled in the art, and arranged so it switches to output a level voltage logic low enough to bring the transistor 2 in a blocked state, or a logic level of voltage high enough to bring transistor 2 in a conductive state, these two logical levels being designated “0L” and "1L", respectively.
  • circuit 1 The operation of circuit 1 according to this invention will be explained with reference to Figures 5A and 5B.
  • FIGS. 5A and 5B represent so diagram of the timing diagrams of the Vreg and Vres voltages present in circuit 1, respectively.
  • circuit 1 When circuit 1 is operating normally, i.e. when it is not disturbed by a latch-up phenomenon, the voltage Vreg is substantially equal to the level of voltage Vo, and the voltage detection means 11 output a logic level "1L" as voltage Vres. As a result, transistor 2 is held in a conductive state, so the voltage across its terminals base and transmitter subtracted from the terminal voltage of the Zener diode 6 is equal to the voltage level Vo.
  • a latch-up phenomenon is therefore declared responsible for the loss of control over the Vreg voltage.
  • the voltage Vreg '(curve 32) becomes below the threshold of voltage Vr '(curve 31), which causes the switching of comparator 23.
  • the means 24 advantageously bring the voltage Vres to "0L", this logical level being sufficient to block the transistor 2.
  • the integrated circuit under the influence of Latch-up phenomenon is therefore no longer fed under the voltage level Vo. This has the effect of bringing down notably the voltage Vreg and, consequently, the voltage Vref.

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Abstract

La présente invention concerne un circuit (1) de régulation de tension, destiné à supprimer un phénomène dit "latch-up" susceptible de perturber la tension à réguler, ce circuit comprenant un transistor (2) bipolaire, une résistance (5) et des moyens de fourniture de tension sensiblement constante (6). Ce circuit (1) comprend également des moyens de détection de tension (11) agencés pour recevoir la tension régulée (Vreg), et pour fournir une tension de commande audit transistor (2) pour commander sa commutation entre un état conducteur et un état bloqué, de sorte que le transistor (2) est dans l'état bloqué quand un phénomène "latch-up" amène ladite tension régulée à chuter en-dessous d'un premier niveau de tension, et que le transistor (2) est dans l'état conducteur, quand ladite tension régulée est inférieure à un second niveau de tension, niveau en-dessous duquel le phénomène "latch-up" est supprimé. <IMAGE>

Description

La présente invention concerne un circuit de régulation de tension destinée à réguler une tension perturbée par un phénomène dit "latch-up".
On désigne communément par phénomène "latch-up" tout phénomène se produisant dans un circuit intégré suite à des perturbations externes telles que la fourniture d'une tension, d'un courant ou d'un rayonnement.
Il existe de nombreux dispositifs pour détecter le phénomène "latch-up" dans un substrat et, en particulier, des dispositifs analysant un courant susceptible d'être perturbé par ledit phénomène.
A titre illustratif, la demande de brevet japonais publiée sous le No 5 326 825 au nom de FUNAI ELECTRIC CO LTD décrit un tel dispositif représenté en figure 1. Ce dispositif comprend un circuit intégré IC1 à une première borne duquel est fournie une tension d'alimentation Vdd, par l'intermédiaire d'un transistor T1 bipolaire, et à la seconde borne duquel est connecté un circuit résonant constitué d'une résistance R3 et d'un condensateur C3. Un circuit intégré IC2 de détection comprend une borne de masse, une première borne sur laquelle est fournie la tension d'alimentation Vdd, et une seconde borne connectée audit circuit résonnant ainsi qu'à la borne de base d'un transistor T2 bipolaire par une résistance R2. La borne de base du transistor T1 est connectée à la borne de collecteur du transistor T2 par une résistance R1, et la borne d'émetteur du transistor T2 est mise à la masse.
Dans le dispositif décrit ci-dessus en relation avec la figure 1, s'il se produit un phénomène "latch-up", une chute notable de la tension d'alimentation Vdd est détectée par le circuit intégré IC2. Dans ce cas, les transistors T1 et T2 sont bloqués, et la tension alimentant le circuit intégré IC1 est interrompue, ce qui initialise ce circuit. Par suite, le circuit intégré IC1 fonctionne à nouveau normalement.
Toutefois, ces dispositifs ont des structures complexes, et nécessitent un grand nombre de composants électroniques pour réaliser les fonctions de détection et de régulation.
Un objet de la présente invention est de prévoir un circuit de régulation de tension destiné à supprimer un phénomène "latch-up" inopportun.
Un autre objet de la présente invention est de prévoir un tel circuit répondant aux critères de coût et de simplicité.
Ces objets, ainsi que d'autres, sont atteints par le circuit de régulation de tension selon la revendication 1.
En effet, suite à de nombreuses expérimentations, la demanderesse de la présente invention a constaté qu'une des solutions les plus efficaces pour supprimer un phénomène "latch-up" dans un circuit intégré consiste à amener au potentiel de masse le niveau de la tension d'alimentation du circuit intégré perturbé par ledit phénomène, pendant une durée suffisante pour que ce circuit chute en-dessous d'un certain seuil de tension.
A cet effet, le circuit de régulation de tension selon la présente invention comprend des moyens de détection de tension qui, suite à une perturbation de type "latch-up", amènent au potentiel de masse la tension régulée, ce qui a pour effet de supprimer cette perturbation.
Un avantage de la présente invention est de fournir un tel circuit de régulation de tension ayant une structure peu complexe, ce qui le rend bon marché.
Un autre avantage de la présente invention est de fournir un tel circuit comprenant des moyens de comparaison de tension à l'entrée desquels est fournie la tension régulée, ces moyens étant agencés de manière à définir deux seuils de tension susceptibles d'être prédéterminés pour répondre aux exigences de l'utilisateur.
Ces objets, caractéristiques et avantages, ainsi que d'autres, de la présente invention apparaítront plus clairement à la lecture de la description détaillée d'un mode de réalisation préféré de l'invention, donné à titre d'exemple uniquement, en relation avec les figures jointes, parmi lesquelles :
  • la figure 1 déjà citée représente un circuit de régulation de tension destiné à supprimer un phénomène "latch-up", selon l'art antérieur;
  • la figure 2 représente un mode de réalisation préféré d'un circuit de régulation de tension selon la présente invention;
  • la figure 3 représente de façon détaillée le mode de réalisation préféré des moyens de détection du circuit de la figure 2;
  • la figure 4 représente la relation entre trois tensions présentes dans le circuit de régulation de tension selon le mode de réalisation préféré de la présente invention; et
  • les figures 5A et 5B représentent les chronogrammes de la tension régulée et du signal fourni par le circuit de régulation de tension selon le mode de réalisation préféré de la présente invention.
La figure 2 représente un mode de réalisation préféré d'un circuit 1 selon la présente invention.
Le circuit 1 comprend une borne d'entrée I et une borne de sortie O de laquelle une tension régulée Vreg doit être fournie, la tension Vreg étant fournie de manière à être sensiblement égale à un niveau de tension Vo. Le circuit 1 comprend en outre un transistor bipolaire 2, deux condensateurs 3 et 9, une résistance 5, une diode Zener 6, et des moyens de détection de tension 11.
Le transistor bipolaire 2 comprend typiquement une borne de collecteur C, une borne d'émetteur E et une borne de base B, les bornes C et E étant connectées respectivement aux bornes I et O. La résistance 5 est connectée entre la borne B et la borne C du transistor 2.
La diode Zener 6 est agencée de sorte qu'elle fournit une tension ayant une valeur choisie de manière à former le niveau de tension Vo sur la borne de sortie O.
Les condensateurs 3 et 9 sont connectés entre la borne d'entrée I et la masse, et entre la borne de sortie O et la masse, respectivement. L'homme de l'art notera que le condensateur 3 est classiquement utilisé en tant que condensateur de déparasitage, et que le condensateur 9 est classiquement utilisé en tant que condensateur de lissage et/ou de déparasitage. Le condensateur 3 n'est utilisé qu'à titre de perfectionnement dans la présente invention, et ne présente donc pas de caractère limitatif pour la présente invention.
Les moyens 11 comprennent une borne d'entrée connectée à la borne O, de façon à recevoir en entrée la tension Vreg, une borne de masse, et une borne de sortie connectée à la borne B, de façon à fournir en sortie une tension de commande Vres pour commander le transistor 2. Les moyens 11 sont agencés de sorte qu'ils détectent si la tension Vreg est perturbée par un phénomène "latch-up" et, le cas échéant, commandent une initialisation de cette tension à son niveau de tension initial Vo, comme cela est expliqué de façon plus détaillée ci-après.
La figure 3 représente de façon détaillée le mode de réalisation préféré des moyens 11, selon la présente invention.
Les moyens 11 comprennent des moyens de fourniture de tension de référence 20 pour fournir une tension de référence Vref à partir de la tension Vreg, un diviseur de tension 21 destiné à fournir deux tensions régulées corrigées Vreg' et Vreg'' à partir de la tension régulée Vreg, deux comparateurs de tension 23 et 22 pour comparer la tension Vref aux tensions Vreg' et Vreg'', respectivement, et des moyens de commande 24 pour fournir, le cas échéant, la tension Vres susceptible de commander le transistor 2, et de réguler la tension Vreg.
Les moyens 20 comprennent une borne d'entrée connectée à la borne d'entrée des moyens 11 (c'est-à-dire à la borne O), de sorte que les moyens 20 reçoivent en entrée la tension Vreg, une borne de masse connectée à la masse, et une borne de sortie connectée aux comparateurs 22 et 23, de sorte que les moyens 20 fournissent en sortie la tension Vref. Les moyens 20 sont connus dans la technique, voir par exemple les articles "CMOS Analog Integrated Circuits Based on Weak Inversion Operation", de E. Vittoz et al, IEEE Journal of Solid States Circuits, vol. SC-12, No. 3, Juin 1977, et "CMOS Voltage References Using Lateral Bipolar Transistors", de M. Degrauwe et al, IEEE Journal of Solid States Circuits, vol. SC-20, No 6, décembre 1985.
On rappelle brièvement le fonctionnement de moyens en se référant à la figure 4. La figure 4 représente une courbe 31 correspondant à la relation entre la tension Vref et la tension Vreg. Dans cet exemple, les moyens 20 sont agencés de sorte que, pour une valeur de la tension d'entrée Vreg supérieure à 1,5 V, la tension de sortie Vref est sensiblement égale à un seuil de tension Vr' de l'ordre de 1,2 V, et qu'il existe un palier de tension sur lequel la tension Vref est sensiblement égale à un seuil de tension Vr'', pour de faibles valeurs de la tension Vreg.
On définit un premier niveau de tension A'Vr' comme le niveau de tension au-dessous duquel un phénomène "latch-up" est supposé se produire. Autrement dit, quand la tension Vreg chute notablement, un phénomène "latch-up" est supposé responsable de cette chute, dès que la tension Vreg devient inférieure à A'Vr'. On définit également un second niveau de tension A''Vr'' comme le niveau de tension au-dessous duquel un phénomène "latch-up" est supprimé. Autrement dit, lors d'une chute de la tension Vreg, comme cela est le cas quand il se produit un phénomène "latch-up", cette perturbation est supprimée, dès que la tension Vreg devient inférieure à A''Vr''. Les niveaux de tension A'Vr' et A''Vr'' sont des valeurs prédéterminées selon des spécificités propres aux exigences de l'utilisateur.
Dans le mode de réalisation préféré représenté en figure 3, le diviseur de tension 21 est formé par un pont résistif constitué de trois résistances 25, 26 et 27 montées en série entre la borne de sortie O et la masse. Le point de raccordement entre les deux résistances 26 et 27 est connecté à une première entrée du comparateur 23, de façon à fournir en entrée la tension Vreg'. Cette tension est, par définition, proportionnelle à la tension Vreg, le rapport de proportionnalité, référencé par A', étant prédéterminé et dépendant des valeurs des résistances 27, 26 et 25. A titre illustratif, la figure 4 représente une courbe 32 correspondant à la relation entre la tension Vreg' et la tension Vreg. Le point de raccordement entre les deux résistances 25 et 26 est connecté à une première entrée du comparateur 22, de façon à fournir en entrée la tension Vreg''. Cette tension est, par définition, proportionnelle à la tension Vreg, le rapport de proportionnalité, référencé par A'', étant prédéterminé et dépendant des valeurs des résistances 25, 26 et 27. A titre illustratif, la figure 4 représente une courbe 33 correspondant à la relation entre la tension Vreg'' et la tension Vreg.
Chaque comparateur 23, 22 comprend une première borne d'entrée sur laquelle est fournie une tension régulée corrigée Vreg', Vreg'', respectivement, comme cela est décrit ci-dessus, et une seconde borne d'entrée sur laquelle est fournie la tension Vref, comme cela est également décrit ci-dessus. Ainsi, le comparateur 23 compare la tension Vreg' à la tension Vref, tandis que le comparateur 22 compare la tension Vreg'' à la tension Vref. Chaque comparateur 22, 23 comprend en outre une borne de sortie connectée à une borne d'entrée respective des moyens de commande 24.
Les moyens de commande 24 comprennent en outre une borne de sortie servant de borne de sortie des moyens 11, de façon à commuter la tension Vres, quand l'un des comparateurs 22, 23 commute, ce qui commande la régulation de la tension Vreg, comme cela va être décrit de façon plus détaillée. Les moyens 24 peuvent être formés par une bascule connue en soi de l'homme de l'art, et agencée de sorte qu'elle commute pour fournir en sortie un niveau logique de tension suffisamment bas pour amener le transistor 2 dans un état bloqué, ou un niveau logique de tension suffisamment élevé pour amener le transistor 2 dans un état conducteur, ces deux niveaux logiques étant désignés "0L" et "1L", respectivement.
Le fonctionnement du circuit 1 selon la présente invention va être expliqué en se référant aux figures 5A et 5B.
Les figures 5A et 5B représentent de façon schématique des chronogrammes des tensions Vreg et Vres présentes dans le circuit 1, respectivement.
Quand le circuit 1 fonctionne normalement, c'est-à-dire quand il n'est pas perturbé par un phénomène "latch-up", la tension Vreg est sensiblement égale au niveau de tension Vo, et les moyens de détection de tension 11 fournissent en sortie un niveau logique "1L" comme tension Vres. En conséquence, le transistor 2 est maintenu dans un état conducteur, de sorte que la tension entre ses bornes de base et d'émetteur soustraite à la tension aux bornes de la diode Zener 6 est égale au niveau de tension Vo.
Considérons, à un instant t1, qu'une perturbation apparaít de telle sorte que la tension Vreg commence a chuter notablement au-dessous du niveau de tension Vo. Cette chute se poursuit jusqu'à un instant t2 où la tension Vreg atteint le niveau de tension A'Vr', puis devient inférieure à ce niveau.
Un phénomène "latch-up" est dès lors déclaré responsable de la perte de contrôle sur la tension Vreg. Comme cela est représenté en figure 4, quand la tension Vreg devient inférieure au niveau de tension A'Vr', la tension Vreg' (courbe 32) devient inférieure au seuil de tension Vr' (courbe 31), ce qui entraíne la commutation du comparateur 23. Comme le comparateur 23 commute, les moyens 24 amènent avantageusement la tension Vres à "0L", ce niveau logique étant suffisant pour bloquer le transistor 2. Le circuit intégré sous l'emprise du phénomène "latch-up" n'est donc plus alimenté sous le niveau de tension Vo. Ceci a pour effet de faire chuter notablement la tension Vreg et, par conséquent, la tension Vref.
Cette chute se poursuit jusqu'à un instant t3 où la tension Vreg atteint le niveau de tension A''Vr'', puis devient inférieure à ce niveau. Le phénomène "latch-up" responsable de la perturbation de la tension Vreg en dessous du niveau de tension Vo à l'instant t2 est dès lors supprime. Comme cela est représenté en figure 4, quand la tension Vreg devient inférieure au niveau de tension A''Vr'', la tension Vreg'' (courbe 33) devient inférieure au seuil de tension Vr'' (courbe 31), ce qui entraíne la commutation du comparateur 22. Comme le comparateur 22 commute, les moyens 24 amènent avantageusement la tension Vres au niveau logique "1L". Comme ce niveau logique est suffisant pour rendre conducteur le transistor 2, la tension entre ses bornes de base et d'émetteur augmentée de la tension aux bornes de la diode Zener 6 est à nouveau égale, à un instant t4, au niveau de tension Vo. Le fonctionnement du circuit 1 redevient donc normal, jusqu'à ce qu'un phénomène "latch-up" perturbe à nouveau le circuit 1, et que la situation semblable à celle de l'instant t1 se répète.
Il va de soi pour l'homme de l'art que la description détaillée ci-dessus peut subir diverses modifications sans sortir du cadre de la présente invention. Comme variante de réalisation, on peut utiliser d'autres moyens de fourniture de tension constante que la diode Zener.

Claims (6)

  1. Circuit de régulation de tension (1) pour fournir une tension régulée ayant un niveau prédéterminé, et destiné à supprimer un phénomène "latch-up" susceptible de perturber ladite tension, ce circuit comportant une borne d'entrée (I) et une borne de sortie (O) de laquelle est fournie la tension régulée (Vreg), ce circuit comprenant un transistor (2) bipolaire comportant une borne de collecteur (C) connectée à ladite borne d'entrée (I), une borne de base (B), et une borne d'émetteur (E) connectée à ladite borne de sortie (O); une résistance (5) connectée entre la borne de collecteur (C) et la borne de base (B) dudit transistor (2); et des moyens de fourniture de tension (6) pour fournir une tension sensiblement constante sur la borne de base dudit transistor (2), ces moyens (6) étant connectés entre la borne de base dudit transistor (2) et la masse de sorte que la tension sensiblement constante de laquelle est soustraite la tension entre les bornes de base et d'émetteur dudit transistor (2) est égale audit niveau prédéterminé de la tension régulée;
    caractérisé en ce qu'il comprend en outre des moyens de détection de tension (11) comportant une borne d'entrée connectée à ladite borne de sortie (O), une borne de masse connectée à la masse, et une borne de sortie connectée à ladite borne de base (B) dudit transistor (2), ces moyens (11) étant agencés pour recevoir en entrée la tension régulée (Vreg) et pour fournir en sortie une tension de commande audit transistor (2) pour commander sa commutation entre un état conducteur et un état bloqué, de sorte que le transistor (2) est dans l'état bloqué quand une perturbation amène ladite tension régulée à chuter en-dessous d'un premier niveau de tension prédéterminé, niveau en-dessous duquel un phénomène latch-up" est défini responsable de cette perturbation, la commutation dudit transistor (2) à l'état bloqué amenant ladite tension régulée vers le potentiel de masse, et que le transistor (2) est dans l'état conducteur, quand ladite tension régulée est sensiblement égale au niveau prédéterminé, c'est-à-dire supérieure au premier niveau de tension, ou quand elle est inférieure à un second niveau de tension prédéterminé, niveau en-dessous duquel le phénomène "latch-up" est supprime.
  2. Circuit de régulation de tension (1) selon la revendication 1, caractérisé en que les moyens de détection de tension (11) comprennent :
    des moyens de fourniture de tension de référence (20) destinés à fournir une tension de référence à partir de la tension régulée, ces moyens comportant une borne d'entrée connectée à la borne d'entrée desdits moyens de détection de tension (11), une borne de masse connectée à la borne de masse desdits moyens de détection de tension (11), et une borne de sortie de laquelle est fournie la tension de référence susceptible d'être sensiblement égale à des premier et second seuils de tension, en fonction de la valeur de la tension régulée, ces premier et second seuils correspondant auxdits premier et second niveaux de tension prédéterminés, respectivement;
    un diviseur de tension (21) pour fournir des première et seconde tensions régulées corrigées en fonction de ladite tension régulée, ce diviseur comportant une borne d'entrée connectée à la borne d'entrée desdits moyens de détection de tension (11), une borne de masse connectée à la borne de masse desdits moyens de détection de tension (11), et des première et seconde bornes de sortie desquelles sont fournies les première et seconde tensions régulées corrigées, respectivement;
    un premier comparateur de tension (23) destiné à comparer la première tension régulée corrigée au premier seuil de la tension de référence, ce comparateur (23) comportant une première borne d'entrée connectée à la borne de sortie des moyens de fourniture de tension de référence (20), une seconde borne d'entrée connectée à la première borne de sortie dudit diviseur de tension (21), et une borne de sortie; ce comparateur (23) étant agencé de sorte qu'il commute quand la première tension régulée corrigée devient inférieure audit premier seuil de la tension de référence;
    un second comparateur de tension (22) destiné à comparer la seconde tension régulée corrigée au second seuil de la tension de référence, ce comparateur (22) comportant une première borne d'entrée connectée à la borne de sortie des moyens de fourniture de tension de référence (20), une seconde borne d'entrée connectée à la seconde borne de sortie dudit diviseur de tension (21), et une borne de sortie; ce comparateur (22) étant agencé de sorte qu'il commute quand la seconde tension régulée corrigée devient inférieure audit second seuil de la tension de référence;
    des moyens de commande (24) pour commander la commutation dudit transistor (2) à l'état bloqué ou à l'état conducteur, ces moyens (24) comprenant des première et seconde bornes d'entrée connectées aux bornes de sortie des premier et second comparateurs de tension (23, 22), respectivement, et une borne de sortie connectée à ladite borne de sortie des moyens de détection de tension (11), ces moyens de commande (24) étant agencés de sorte qu'ils fournissent en sortie un niveau logique de tension ("0L") suffisamment bas pour entraíner ledit transistor (2) dans l'état bloqué, quand ils reçoivent en entrée un signal de commutation du premier comparateur de tension (23), et un niveau logique de tension ("1L") suffisamment élevé pour entraíner ledit transistor (2) dans l'état conducteur, quand ils reçoivent en entrée un signal de commutation du second comparateur de tension (22).
  3. Circuit de détection et de régulation de tension (1) selon la revendication 2, caractérisé en ce que ledit diviseur de tension (21) comprend en outre trois résistances (25, 26, 27) connectées en série, de sorte qu'elles réalisent un pont résistif fournissant en sortie les première et seconde tensions régulées corrigées.
  4. Circuit de détection et de régulation de tension (1) selon la revendication 1, caractérisé en ce que les moyens de fourniture de tension (6) sont constitués d'une diode Zener.
  5. Circuit de régulation de tension (1) selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend en outre un premier condensateur (3) connecté entre ladite borne d'entrée (I) dudit circuit (1) et la masse, ce condensateur étant agencé en tant que condensateur de déparasitage.
  6. Circuit de régulation de tension (1) selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend en outre un second condensateur (9) connecté entre ladite borne de sortie (O) dudit circuit (1) et la masse, ce condensateur étant agencé en tant que condensateur de déparasitage et de lissage.
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