EP2307965A1 - Circuit processeur à mémoire partagée et système tampon - Google Patents

Circuit processeur à mémoire partagée et système tampon

Info

Publication number
EP2307965A1
EP2307965A1 EP09781003A EP09781003A EP2307965A1 EP 2307965 A1 EP2307965 A1 EP 2307965A1 EP 09781003 A EP09781003 A EP 09781003A EP 09781003 A EP09781003 A EP 09781003A EP 2307965 A1 EP2307965 A1 EP 2307965A1
Authority
EP
European Patent Office
Prior art keywords
memory
data
processor circuit
instructions
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP09781003A
Other languages
German (de)
English (en)
Inventor
Yves Théoduloz
Hugo Jaeggi
Tomas Toth
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EM Microelectronic Marin SA
Original Assignee
EM Microelectronic Marin SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EM Microelectronic Marin SA filed Critical EM Microelectronic Marin SA
Publication of EP2307965A1 publication Critical patent/EP2307965A1/fr
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention generally relates to a processor circuit.
  • the processor circuit includes a computing unit, a first memory element for storing data, and a second memory element for storing instructions. Said first and second memory elements are connected by at least one communication bus to the computing unit.
  • the Harvard-type processor circuits are known in the prior art and are shown in FIG. 1.
  • This Harvard architecture thus allows for an increased speed of the processor circuit because access to the instructions and the data can be performed at the same time.
  • the processor circuits 1 having such an architecture are in the form of a calculation unit 2 communicating with two separate memory units 3, 4.
  • the first of the memory units 4 is used for storing the instructions while the second memory unit 3 serves for data storage.
  • Each memory unit 3, 4 communicates with the calculation unit 2 via a respective communication bus 5, 6.
  • This architecture is characterized by a separation of data and instructions. Nevertheless, this type of architecture has certain disadvantages. Indeed, this architecture imposes two physically distinct memory units thus increasing the area dedicated to said memory units and thus the surface of the integrated processor circuit.
  • this type of architecture with two separate memory units is not flexible to use. Indeed, even if it is possible to adapt the size of the two memory units according to the use that will be made, this adaptation requires a physical modification of the size of the two memory units. This amendment entails additional costs due to the need to perform design work at the component level itself.
  • this processor circuit always has two separate memory units with a large area which does not solve the surface problem of Harvard architecture.
  • another disadvantage of this processor circuit is that it has a flexibility of use resulting from a modification of a conventional Harvard architecture. Indeed, the processor circuit describes a conventional Harvard architecture which has two separate memory units and each communicating with the computing unit via a communication bus. On the other hand, this architecture is modified in that the data bus is connected to both the data memory and the program memory. Thus, the flexibility provided by this processor circuit requires modifying the processor circuit in its depth and therefore leads to significant development costs.
  • one of the disadvantages of storing data in the program memory is the difference in size between data and instructions. Indeed, it is generally found that the instructions are encoded on a larger number of bits than the data.
  • One of the main aims of the present invention is to overcome the aforementioned drawbacks of the prior art, namely to produce a Harvard architecture processor circuit which is both flexible in its use, of smaller surface area and which does not lose time in case of reading successive data, without said architecture being modified.
  • the invention relates to the processor circuit exclusively of Harvard architecture cited above, characterized in that said processor circuit comprising management means placed between the first and second memory elements and the computing unit and capable of backing up a plurality of data or instructions to save time in successive reads, and in that the management means comprises buffer means for storing a plurality of data, said buffer means including an address comparator for detecting whether address of a memory box to read is the same as that read previously to read directly into the buffer so as to save time.
  • Advantageous embodiments of the processor circuit are the subject of dependent claims 2 to 7.
  • An advantage of the processor circuit is the possibility of saving time in case of reading successive data.
  • the management means for managing communications between the shared memory unit and the computing unit are capable of saving the entire read memory box. This capacity makes it possible to directly read the data of the said box saved from the management means in the case where the other data stored in the box must be read during the next reading.
  • a second advantage of the processor circuit according to the invention is that this processor circuit has a smaller area than that of a Harvard architecture according to the prior art. Indeed, the use of a shared memory allows the processor circuit according to the present invention to have only one physical memory unit to contain both the data and instructions, thereby gaining the surface. So for a volume of equivalent storage, a shared memory has a smaller area than two separate memory units. This surface difference comes from the fact that for the case of two separate memory units, everything is doubled such as the control and control elements whereas for a shared memory, that is to say a single memory unit, all these elements are only present in one copy.
  • Another advantage is the flexibility of use of shared memory. Indeed, having a single memory unit allows more flexibility in the allocation of the memory volume. This flexibility is a consequence of grouping data and instructions in the same physical unit. Virtual separation can be easily realized and adapted to allocate more or less memory volume to data or instructions.
  • FIG. 1 already cited schematically shows the processor circuit according to the prior art
  • Figure 2 schematically shows the processor circuit according to the present invention
  • FIG. 3 represents the different possible memory boxes contained in the shared memory according to the present invention.
  • FIG. 2 schematically shows a processor circuit 1 having a Harvard architecture according to the present invention.
  • This processor circuit 1 thus comprises a calculation unit 2 and two memory elements 3a, 4a containing for one 3a, the data and for the other 4a, the instructions.
  • the computing unit 2 also called arithmetic and logic unit is used to perform the basic operations, this unit 2 being the heart of said processor circuit.
  • This calculation unit 2 communicates with the memory elements 3a, 4a via respective communication buses 5, 6. These communication buses 5, 6 respectively connect said calculation unit 2 to the memory element 3a containing the data and said data communication unit.
  • calculation 2 to the memory element 4a containing the instructions and are respectively called data bus 5 and program bus 6.
  • the communication means 5, 6 further comprise management means 8 for managing communications between the shared memory 7 and the calculation unit 2.
  • management means 8 are in the form of a memory interface 8 located between the shared memory 7 and the calculation unit 2.
  • This interface 8 is firstly connected to the shared memory 7 by a communication bus 9 called memory bus and secondly connected to the calculation unit 2 via the program bus 6 and the data bus 5.
  • This memory interface 8 comprises buffer memory means 10, 1 1 used to save data in order to make successive data reading faster.
  • the two memory elements 3a, 4a in a single physical block to form a single memory unit 7 thus forming a shared memory.
  • This memory is said to be shared because it contains both data and instructions.
  • the memory elements 3a, 4a are grouped with each other, thus forming two distinct zones. This arrangement advantageously saves time and allows ease of programming because the data and instructions are not mixed.
  • this separation also makes it possible to be more flexible in its use. Since the data and instructions are grouped together, the space that is devolved to them can be optimized according to the applications. Indeed, it can be considered that the areas containing the data and the instructions are separated by a virtual limit easily adaptable. Thus, if an application of the processor circuit 1 requires few instructions but a lot of space to save the data then this limit virtual can be moved to allow storage of more data. On the other hand, if the application of the processor circuit 1 requires a large number of instructions but few data then the virtual limit will be moved, to grant the instructions, a larger space. This flexibility of use is all the more appreciable since it is easier to move a purely software virtual limit than to physically optimize the size of the memories 3a, 4a as is the case for the case of unshared memories.
  • the memory interface 8 is used to manage the communications between the shared memory 7 and the calculation unit 2. The operation of this interface consists in receiving the read commands of the calculation unit 2 for given memory addresses. Then, the memory interface 8 interprets these orders and fetches the data or instructions to the corresponding memory addresses. Once these addresses are targeted, the interface 8 retrieves the data or instructions contained therein and sends the result to the calculation unit 2 so that the latter can process it.
  • a specificity of shared memory is that data and instructions are not encoded on the same number of bits. Indeed, the instructions are coded on 16 or 32 bits whereas the data are generally coded on 8 bits.
  • each DAT memory box A_X may then comprise between 2 and 4 distinct data depending on the size of the instructions as shown in FIG. 3.
  • 16-bit encoded instructions and 8-bit encoded data will be used as examples.
  • each 16-bit DAT A_X memory box comprises two different data Da and Db of 8 bits.
  • the memory interface 8 takes the entire DATA_X memory box then masks the data Db useless to ensure that only the desired Da data is read.
  • the present invention proposes to solve this problem via the management means 8 located between the shared memory 7 and the calculation unit 2.
  • the memory interface 8 uses the buffer means 10, 11 to save multiple data.
  • These buffer means 10, 11 comprise a cache register 10 and an address comparator 11.
  • the memory interface 8 will read the data Da while saving the entire box DAT memory A_X in which this data Da is in the cache register 10 and the corresponding address. Therefore, if the computing unit 2 wishes to read the second data Db, the address comparator 11 detects it by noting that the address to be read is identical to the previous one.
  • the calculation unit 2 directly reads the memory box DAT A_X stored in the cache register 10 which allows not to waste time. Then by masking the data Da, the data Db is then usable by the calculation unit 2. Once this reading is done, the cache register 10 is erased and will be replaced by the next box read.
  • This method using a cache register 10 and an address comparator 11 thus avoids that the memory interface 8 has direct access to the shared memory 7 to save time. For example, it is observed that, in this case with 16-bit coded instructions and 8-bit coded data, a 25% gain in cycle time is achieved. This gain can increase to 38% if the instructions are coded under 32 bits and the data is coded under 8 bits.
  • the cache register 10 is not limited to a size equivalent to that of a memory cell DATA_X. Indeed, it can be provided that the cache register 10 has a larger storage capacity allowing, for example, to save several consecutive DATA_X memory boxes. This is to improve the reading of a data table.
  • the shared memory 7 is a non-volatile memory or ROM, this possibility of not having to have direct access to the memory to read data allows a reduction in the power consumption.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

Le circuit processeur (1) est d'architecture Harvard. Ce circuit processeur comprend une unité de calcul (2), un premier élément mémoire (3a) pour le stockage des données et un second élément mémoire (4a) pour le stockage des instructions. Lesdits premier et second éléments mémoires (3a, 4a) sont reliés par au moins un bus de communication (5, 6) à l'unité de calcul. Le circuit processeur comprend des moyens de gestion (8) placés entre les premier et second éléments mémoires et l'unité de calcul et capables de sauvegarder plusieurs données ou instructions pour gagner du temps en cas de lecture successive.

Description

CIRCUIT PROCESSEUR A MEMOIRE PARTAGEE ET SYSTÈME
TAMPON
La présente invention concerne de manière générale un circuit processeur. Ce circuit processeur comprend une unité de calcul, un premier élément mémoire pour le stockage des données et un second élément mémoire pour le stockage des instructions. Lesdits premier et second éléments mémoires sont reliés par au moins un bus de communication à l'unité de calcul.
ARRIERE PLAN TECHNOLOGIQUE
Les circuits processeurs de type Harvard sont connus dans l'art antérieur et sont représentés à la figure 1. Cette architecture Harvard permet ainsi une rapidité accrue du circuit processeur du fait que l'accès aux instructions et aux données peut être effectué au même moment. Les circuits processeurs 1 possédant une telle architecture se présentent sous la forme d'une unité de calcul 2 communiquant avec deux unités mémoires distinctes 3, 4. La première des unités mémoires 4 sert au stockage des instructions alors que la deuxième unité mémoire 3 sert au stockage des données. Chaque unité mémoire 3, 4 communique avec l'unité de calcul 2 via un bus de communication 5, 6 respectif. Cette architecture se caractérise alors par une séparation des données et des instructions. Néanmoins, ce type d'architecture possède certains inconvénients. En effet, cette architecture impose deux unités mémoires physiquement distinctes augmentant ainsi la surface dédiée auxdites unités mémoires et donc la surface du circuit processeur intégré.
D'autre part, ce type d'architecture à deux unités mémoires séparées n'est pas flexible d'utilisation. Effectivement, même s'il est possible d'adapter la taille des deux unités mémoires selon l'utilisation qui en sera faite, cette adaptation nécessite une modification physique de la taille des deux unités mémoires. Cette modification entraîne des coûts supplémentaires dus à la nécessité d'effectuer un travail de conception au niveau du composant en lui même.
Il est également connu de l'art antérieur le document US 2002/0184465 qui décrit un circuit processeur utilisant une architecture similaire à une architecture Harvard. Ce circuit processeur est conçu de sorte à posséder les avantages de vitesse de traitement de l'architecture Harvard. En effet, le circuit processeur décrit par le document US 2002/0184465 comprend une architecture où la zone mémoire contenant les instructions est également capable de stocker des données. Cette architecture possède néanmoins deux unités mémoires distinctes, une pour les instructions et une pour les données. Cette possibilité de stocker des données dans l'unité mémoire qui contient les instructions permet une certaine flexibilité d'utilisation.
Néanmoins, ce circuit processeur possède toujours deux unités mémoires distinctes avec une surface importante ce qui ne permet pas de résoudre le problème de surface de l'architecture Harvard. De plus, un autre inconvénient de ce circuit processeur est que celui-ci possède une flexibilité d'utilisation résultante d'une modification d'une architecture Harvard classique. Effectivement, le circuit processeur décrit une architecture Harvard classique qui possède bien deux unités mémoires distinctes et communiquant chacune avec l'unité de calcul via un bus de communication. Par contre, cette architecture est modifiée en ce que le bus de données est relié à la fois à la mémoire de données et à la mémoire programme. Ainsi, la flexibilité apportée par ce circuit processeur nécessite de modifier le circuit processeur dans sa profondeur et donc entraîne des coûts de développement non négligeables. De plus, un des inconvénients du fait de stocker des données dans la mémoire programme vient de la différence de taille entre données et instructions. En effet, on constate généralement que les instructions sont codées sur un plus grand nombre de bits que les données. Ainsi, comme la mémoire programme est divisée en case mémoire de même taille que celle des instructions, il se peut que plusieurs données soient stockées dans une même case mémoire. Or, en mode lecture, on prend la case mémoire entière pour la lire. Dans le cas d'une lecture de données stockées dans la mémoire des instructions, une seule partie de la case est ainsi lue ce qui fait perdre du temps en cas de lecture de données successives. RESUME DE L'INVENTION
L'un des buts principaux de la présente invention est de pallier aux inconvénients susmentionnés de l'art antérieur à savoir réaliser un circuit processeur d'architecture Harvard qui est à la fois flexible dans son utilisation, de surface moindre et qui ne perd pas de temps en cas de lecture de données successives, sans que ladite architecture ne soit modifiée.
A cet effet, l'invention concerne le circuit processeur exclusivement d'architecture Harvard cité ci-devant, caractérisé en ce que ledit circuit processeur comprenant des moyens de gestion placés entre les premier et second éléments mémoires et l'unité de calcul et capables de sauvegarder plusieurs données ou instructions pour gagner du temps en cas de lecture successive, et en ce que les moyens de gestion comprennent des moyens à mémoire tampon pour mémoriser plusieurs données, lesdits les moyens à mémoire tampon comprenant un comparateur d'adresse pour détecter si l'adresse d'une case mémoire à lire est la même que celle lue précédemment afin de lire directement dans la mémoire tampon de manière à gagner du temps. Des modes de réalisation avantageux du circuit processeur font l'objet des revendications dépendantes 2 à 7.
Un avantage du circuit processeur est la possibilité de gagner du temps en cas de lecture de données successives. Effectivement, les moyens de gestion servant à gérer les communications entre l'unité de mémoire partagée et l'unité de calcul sont capables de sauvegarder l'intégralité de la case mémoire lue. Cette capacité permet de lire directement les données de la ladite case sauvegardée depuis les moyens de gestion dans le cas où l'autre donnée stockée dans la case doit être lue lors de la prochaine lecture.
Un second avantage du circuit processeur selon l'invention est que ce circuit processeur possède une surface moindre que celle d'une architecture Harvard selon l'art antérieur. En effet, l'utilisation d'une mémoire partagée permet au circuit processeur selon la présente invention de n'avoir qu'une seule unité mémoire physique pour contenir à la fois les données et les instructions, permettant ainsi de gagner de la surface. Ainsi pour un volume de stockage équivalent, une mémoire partagée a une surface plus faible que deux unités mémoires distinctes. Cette différence de surface vient du fait, que pour le cas de deux unités mémoires distinctes, tout est doublé tel que les organes de contrôle et de commande alors que pour une mémoire partagée, c'est-à-dire une seule unité mémoire, tous ces éléments ne sont présents qu'en un seul exemplaire.
Un autre avantage est la flexibilité d'utilisation de la mémoire partagée. En effet, le fait d'avoir une seule unité mémoire permet plus de flexibilité dans l'allocation du volume mémoire. Cette flexibilité est une conséquence du regroupement des données et des instructions dans la même unité physique. Une séparation virtuelle peut être facilement réalisée et s'adapter pour allouer plus ou moins de volume mémoire aux données ou aux instructions.
BREVE DESCRIPTION DES FIGURES
Les buts, avantages et caractéristiques du circuit processeur apparaîtront plus clairement dans la description détaillée suivante d'au moins une forme de réalisation de l'invention donnée uniquement à titre d'exemple non limitatif et illustrée par les dessins annexés sur lesquels : - la figure 1 déjà citée représente de manière schématique le circuit processeur selon l'art antérieur; la figure 2 représente de manière schématique le circuit processeur selon la présente invention; et la figure 3 représente les différentes cases mémoires possibles contenus dans la mémoire partagée selon la présente invention.
DESCRIPTION DETAILLEE DE L'INVENTION
Dans la description suivante, toutes les parties du circuit processeur qui sont bien connues d'un homme du métier dans ce domaine technique ne seront expliquées que de manière simplifiée.
La figure 2 représente de manière schématique un circuit processeur 1 possédant une architecture Harvard selon la présente invention. Ce circuit processeur 1 comprend ainsi une unité de calcul 2 et deux éléments mémoires 3a, 4a contenant pour l'une 3a, les données et pour l'autre 4a, les instructions. L'unité de calcul 2 aussi appelée unité arithmétique et logique est utilisée pour effectuer les opérations de base, cette unité 2 étant le cœur dudit circuit processeur. Cette unité de calcul 2 communique avec les éléments mémoires 3a, 4a via des bus respectifs de communication 5, 6. Ces bus de communication 5, 6 relient respectivement ladite unité de calcul 2 à l'élément mémoire 3a contenant les données et ladite unité de calcul 2 à l'élément mémoire 4a contenant les instructions et sont appelés respectivement bus de données 5 et bus de programme 6. Les moyens de communication 5, 6 comprennent en outre des moyens de gestion 8 pour gérer les communications entre la mémoire partagée 7 et l'unité de calcul 2. Ces moyens de gestion 8 se présentent sous la forme d'une interface mémoire 8 située entre la mémoire partagée 7 et l'unité de calcul 2. Cette interface 8 est d'une part reliée à la mémoire partagée 7 par un bus de communication 9 appelé bus mémoire et d'autre part reliée à l'unité de calcul 2 via le bus programme 6 et le bus de données 5. Cette interface mémoire 8 comprend des moyens à mémoires tampon 10, 1 1 servant à sauvegarder des données afin de rendre la lecture de donnée successives plus rapides.
Afin de gagner en flexibilité et de diminuer la surface du circuit processeur, il est possible de réunir les deux éléments mémoires 3a, 4a en un seul bloc physique afin de constituer une seule unité mémoire 7 formant ainsi une mémoire partagée. Cette mémoire est dite partagée car elle contient à la fois les données et les instructions. Préférentiellement, les éléments mémoires 3a, 4a sont regroupés les uns avec les autres, formant ainsi deux zones distinctes. Cet agencement permet avantageusement de gagner du temps et de permettre une facilité de programmation, car les données et les instructions ne sont pas mélangées.
Par ailleurs, cette séparation permet en outre d'être plus flexible dans son utilisation. Comme les données et les instructions sont regroupées entre elles, l'espace, qui leur est dévolu, peut être optimisé en fonction des applications. En effet, on peut considérer que les zones contenant les données et les instructions sont séparées par une limite virtuelle facilement adaptable. Ainsi, si une application du circuit processeur 1 nécessite peu d'instructions mais énormément d'espace pour sauvegarder les données alors cette limite virtuelle peut être déplacée pour permettre le stockage d'un plus grand nombre de données. Par contre, si l'application du circuit processeur 1 nécessite un grand nombre d'instructions mais peu de données alors la limite virtuelle sera déplacée, pour accorder aux instructions, un espace plus important. Cette flexibilité d'utilisation est d'autant plus appréciable qu'il est plus aisé de déplacer une limite virtuelle purement logicielle que d'optimiser physiquement la taille des mémoires 3a, 4a comme c'est le cas pour le cas de mémoires non partagées.
L'interface mémoire 8 est utilisée afin de gérer les communications entre la mémoire partagée 7 et l'unité de calcul 2. Le fonctionnement de cette interface consiste à recevoir les ordres de lecture de l'unité de calcul 2 pour des adresses mémoires données. Puis, l'interface mémoire 8 interprète ces ordres et va chercher les données ou instructions aux adresses mémoires correspondantes. Une fois ces adresses ciblées, l'interface 8 récupère les données ou instructions qui y sont contenues et envoie le résultat vers l'unité de calcul 2 pour que cette dernière puisse le traiter.
Une spécificité de la mémoire partagée veut que les données et les instructions ne soient pas codées sur le même nombre de bits. En effet, les instructions sont codées sur 16 ou 32 bits alors que les données sont généralement codées sur 8 bits.
Or, la mémoire partagée 7 est découpée en case mémoire DAT A_X, de taille identique à la taille des instructions. Chaque case mémoire DAT A_X peut alors comprendre entre 2 et 4 données distinctes suivant la taille des instructions comme représenté sur la figure 3. On prendra ici comme exemple des instructions codées sous 16 bits et des données codées sous 8 bits. Ainsi chaque case mémoire DAT A_X de 16 bits comprend deux données Da et Db différentes de 8 bits.
Or, lorsque l'unité de calcul 2 donne l'ordre de lire une donnée Da, l'interface mémoire 8 prend la case mémoire DATA_X entière puis masque la donnée Db inutile pour faire en sorte que seule la donnée Da désirée soit lue.
De plus, le fait de passer par une interface mémoire 8 augmente le nombre de temps de cycles nécessaires à la lecture d'une donnée ou instruction par rapport à une architecture Harvard classique. Si cette perte de temps est négligeable pour la lecture d'une seule donnée, elle devient importante dans le cas d'une lecture d'une table entière de données.
De ce fait, la présente invention se propose de résoudre ce problème via les moyens de gestion 8 situés entre la mémoire partagée 7 et l'unité de calcul 2. Pour cela, l'interface mémoire 8 utilise les moyens à mémoire tampon 10, 11 permettant de sauvegarder plusieurs données. Ces moyens à mémoire tampon 10, 11 comprennent un registre cache 10 et un comparateur d'adresse 11. Lors de la lecture d'une donnée Da, l'interface mémoire 8 va lire la donnée Da tout en sauvegardant l'intégralité de la case mémoire DAT A_X dans lequel cette donnée Da se trouve dans le registre cache 10 ainsi que l'adresse correspondante. Dès lors, si l'unité de calcul 2 souhaite lire la seconde donnée Db, le comparateur d'adresse 11 le détecte en constatant que l'adresse à lire est identique à la précédente. En conséquence, l'unité de calcul 2 lit directement la case mémoire DAT A_X enregistrée dans le registre cache 10 ce qui permet de ne pas perdre de temps. Puis par masquage de la donnée Da, la donnée Db est alors utilisable par l'unité de calcul 2. Une fois cette lecture faite, le registre cache 10 est effacé et sera remplacé par la prochaine case lue.
Ce procédé utilisant un registre cache 10 et un comparateur d'adresse 11 évite ainsi que l'interface mémoire 8 ait directement accès à la mémoire partagée 7 permettant un gain de temps. Par exemple, on observe que, dans le cas présent avec des instructions codées sous 16 bits et des données codées sous 8 bits, un gain de 25% de temps de cycles est opéré. Ce gain peut monter à 38% si les instructions sont codées sous 32 bits et les données sont codées sous 8 bits. Bien entendu, le registre cache 10 n'est pas limité à une taille équivalente à celle d'une case mémoire DATA_X. En effet, on peut prévoir que le registre cache 10 possède une capacité de stockage plus importante permettant, par exemple, de sauvegarder plusieurs cases mémoires DATA_X consécutives. Ceci dans le but d'améliorer la lecture d'une table de données.
De plus, on soulignera que si la mémoire partagée 7 est une mémoire non volatile ou ROM, cette possibilité de ne pas être obligé d'avoir directement accès à la mémoire pour lire des données permet une diminution de la consommation électrique.
On comprendra que diverses modifications et/ou améliorations et/ou combinaisons évidentes pour l'homme du métier peuvent être apportées aux différents modes de réalisation de l'invention exposé ci-dessus sans sortir du cadre de l'invention défini par les revendications annexées.

Claims

REVENDICATIONS
1. Circuit processeur (1 ) comprenant une unité de calcul (2), un premier élément mémoire (3a) pour le stockage des données et un second élément mémoire (4a) pour le stockage des instructions, lesdits premier et second éléments mémoires (3a, 4a) étant reliés par au moins un bus de communication (5, 6) à l'unité de calcul, ledit circuit processeur comprenant des moyens de gestion (8) placés entre les premier et second éléments mémoires et l'unité de calcul et capables de sauvegarder plusieurs données ou instructions pour gagner du temps en cas de lecture successive, caractérisé en ce que les moyens de gestion (8) comprennent des moyens à mémoire tampon (10) pour mémoriser plusieurs données, lesdits les moyens à mémoire tampon (10, 1 1 ) comprenant un comparateur d'adresse (11 ) pour détecter si l'adresse d'une case mémoire (DATA_X) à lire est la même que celle lue précédemment afin de lire directement dans la mémoire tampon de manière à gagner du temps.
2. Circuit processeur (1 ) selon la revendication 1 , caractérisé en ce que les premier et deuxième éléments mémoires (3a, 4a) forment une seule unité mémoire (7) pour réaliser une mémoire du type mémoire partagée.
3. Circuit processeur (1) selon les revendications 1 ou 2, caractérisé en ce que les moyens à mémoire tampon (10, 1 1 ) comprennent un registre cache (10).
4. Circuit processeur (1 ) selon les revendications 2 ou 3, caractérisé en ce que les données et les instructions sont codées sur un nombre de bits différent et en ce que l'unité mémoire (7) est divisée en cases mémoire ayant une taille égale à la taille la plus grande entre les données et les instructions devant y être stocké.
5. Circuit processeur (1 ) selon la revendication 4, caractérisé en ce que les données sont codées sur un nombre de bits plus petit que les instructions.
6. Circuit processeur (1 ) selon la revendication 5, caractérisé en ce que les données sont codées sur un nombre de bits deux fois plus petit que les instructions.
7. Circuit processeur (1 ) selon l'une des revendications 3 à 6, caractérisé en ce que le registre cache (10) possède une taille mémoire équivalente à celle d'une case mémoire.
EP09781003A 2008-07-25 2009-07-23 Circuit processeur à mémoire partagée et système tampon Ceased EP2307965A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CH01178/08A CH699208B1 (fr) 2008-07-25 2008-07-25 Circuit processeur à mémoire partagée et système tampon.
PCT/EP2009/059523 WO2010010163A1 (fr) 2008-07-25 2009-07-23 Circuit processeur à mémoire partagée et système tampon

Publications (1)

Publication Number Publication Date
EP2307965A1 true EP2307965A1 (fr) 2011-04-13

Family

ID=41066080

Family Applications (1)

Application Number Title Priority Date Filing Date
EP09781003A Ceased EP2307965A1 (fr) 2008-07-25 2009-07-23 Circuit processeur à mémoire partagée et système tampon

Country Status (4)

Country Link
US (1) US9063865B2 (fr)
EP (1) EP2307965A1 (fr)
CH (1) CH699208B1 (fr)
WO (1) WO2010010163A1 (fr)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3045864B1 (fr) * 2015-12-21 2018-02-02 Oberthur Technologies Procede d'ecriture d'une donnee a stocker dans une memoire de microcircuit, procede de lecture et memoire de microcircuit associes
FR3075431B1 (fr) * 2017-12-14 2020-01-10 Bull Sas Dispositif, chaine de traitement de donnees et procede de commutation de contexte

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6247084B1 (en) * 1997-10-08 2001-06-12 Lsi Logic Corporation Integrated circuit with unified memory system and dual bus architecture
GB2345770B (en) * 1999-01-15 2003-06-25 Advanced Risc Mach Ltd Data processing memory system
JP2001043180A (ja) * 1999-08-03 2001-02-16 Mitsubishi Electric Corp マイクロプロセッサおよびそのための記憶装置
JP2001202285A (ja) * 2000-01-18 2001-07-27 Nec Ic Microcomput Syst Ltd マイクロプロセッサ及びそのプログラム命令とデータの格納方法
US6769046B2 (en) * 2000-02-14 2004-07-27 Palmchip Corporation System-resource router
US7007172B2 (en) * 2001-06-01 2006-02-28 Microchip Technology Incorporated Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection
US7181572B2 (en) * 2002-12-02 2007-02-20 Silverbrook Research Pty Ltd Cache updating method and apparatus
JP2004192021A (ja) * 2002-12-06 2004-07-08 Renesas Technology Corp マイクロプロセッサ
US20050010726A1 (en) 2003-07-10 2005-01-13 Rai Barinder Singh Low overhead read buffer
JP2008009591A (ja) 2006-06-28 2008-01-17 Matsushita Electric Ind Co Ltd キャッシュメモリシステム
JP5157424B2 (ja) * 2007-12-26 2013-03-06 富士通セミコンダクター株式会社 キャッシュメモリシステム及びキャッシュメモリの制御方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2010010163A1 *

Also Published As

Publication number Publication date
WO2010010163A1 (fr) 2010-01-28
US9063865B2 (en) 2015-06-23
CH699208B1 (fr) 2019-03-29
CH699208A1 (fr) 2010-01-29
US20110185127A1 (en) 2011-07-28

Similar Documents

Publication Publication Date Title
FR2881540A1 (fr) Procede et systeme destines a empecher que des lignes de memoire cache soient videes jusqu'a ce que les donnees stockees dans celles-ci ne soient utilisees.
EP1510925A2 (fr) Mémoire cache à lecture asynchrone et dispositif de controle de l'accès à une mémoire de données comprenant une telle mémoire cache
EP2088511A1 (fr) Système informatique multiprocesseur
FR2707774A1 (fr) Procédé de gestion cohérente des échanges entre des niveaux d'une hiérarchie de mémoires à au moins trois niveaux.
EP2307965A1 (fr) Circuit processeur à mémoire partagée et système tampon
EP0718769B1 (fr) Dispositif de protection de l'accès à des mots mémoires
FR2723794A1 (fr) Micro-ordinateur comprenant une memoire eprom et procede de fabrication de celui-ci
WO2015086845A1 (fr) Systeme d'ecriture de donnees dans une mémoire
WO2009071791A2 (fr) Verification de donnees lues en memoire
WO2013104875A1 (fr) Systeme et procede de gestion de correspondance entre une memoire cache et une memoire principale
EP1607878A1 (fr) Procédé et programme d'ordinateur de traitement d'une adresse virtuelle pour la programmation d'un contrôleur de DMA et système sur puce associé
WO2010010164A2 (fr) Circuit processeur à mémoire partagée
EP4435615A1 (fr) Procédé de gestion d'une mémoire cache
EP3611623A1 (fr) Contrôleur mémoire comprenant deux buffers et un selecteur d'un mode de remplissage desdits buffers
FR2627298A1 (fr) Systeme informatique a antememoire et procede pour acceder a des donnees dans un tel systeme
EP1109089B1 (fr) Procédé non déterministe de transfert sécurisé de données
FR3136100A1 (fr) Emulation de mémoire de données dans une mémoire Flash
EP1544724B1 (fr) Nouvelle architecture de mémoire FIFO et procédé de gestion d'une telle mémoire
EP0557197B1 (fr) Système de partage de temps d'accès à une mémoire partagée entre un processeur et d'autres applications
EP1256880B1 (fr) Système de traitement de données et procédé de distribution d'accès à des mémoires
FR3084178A1 (fr) Acces direct en memoire
EP3598315B1 (fr) Accès direct en mémoire
CA2566067C (fr) Procede et dispositif de gestion d'un bus
FR2922037A1 (fr) Procede de securisation de donnees en memoire vive
EP4036916A1 (fr) Dispositif comportant un circuit mémoire non volatil

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20110225

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO SE SI SK SM TR

AX Request for extension of the european patent

Extension state: AL BA RS

DAX Request for extension of the european patent (deleted)
17Q First examination report despatched

Effective date: 20140227

REG Reference to a national code

Ref country code: DE

Ref legal event code: R003

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN REFUSED

18R Application refused

Effective date: 20160420