EP3866341A1 - Distribution et calibration de signaux synchronisés à travers un circuit intégré obtenu par photo-répétition - Google Patents

Distribution et calibration de signaux synchronisés à travers un circuit intégré obtenu par photo-répétition Download PDF

Info

Publication number
EP3866341A1
EP3866341A1 EP21150586.2A EP21150586A EP3866341A1 EP 3866341 A1 EP3866341 A1 EP 3866341A1 EP 21150586 A EP21150586 A EP 21150586A EP 3866341 A1 EP3866341 A1 EP 3866341A1
Authority
EP
European Patent Office
Prior art keywords
circuit
rank
partial
output
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP21150586.2A
Other languages
German (de)
English (en)
Other versions
EP3866341C0 (fr
EP3866341B1 (fr
Inventor
Nicolas BRESSON
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pyxalis SAS
Original Assignee
Pyxalis SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pyxalis SAS filed Critical Pyxalis SAS
Publication of EP3866341A1 publication Critical patent/EP3866341A1/fr
Application granted granted Critical
Publication of EP3866341C0 publication Critical patent/EP3866341C0/fr
Publication of EP3866341B1 publication Critical patent/EP3866341B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/1508—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using a plurality of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Definitions

  • the invention relates to large-dimension integrated circuits with repetitive juxtaposed patterns, produced by repeated partial exposure of the same pattern in several zones of the same substrate.
  • This production technique is sometimes called the "stitching" technique; it consists in using, during a step of photo-lithographic exposure of an integrated circuit substrate, the same mask defining the pattern to be reproduced, which mask is successively shifted from one zone of the substrate to another adjacent zone, during of exposure sub-steps.
  • the photolithography step formed by this succession of substeps can be completed by other substeps for exposing additional areas corresponding to different patterns, therefore exposed through one or more different masks.
  • the photolithography step is for example a step of defining a pattern of conductors in a conductive layer deposited on the substrate.
  • the synchronization of the control signals generally and of the clock signal specifically presents a technological challenge to be solved in order to ensure the correct operation of the assembly.
  • a signal generated by a sequencer circuit is propagated along the integrated circuit obtained by photo-repetition via a horizontal conductive line to be distributed to the various photo-repeated partial circuits making up the integrated circuit.
  • the propagation delay of the control signal between the sequencer circuit and the most distant partial circuit is greater than that propagated towards the nearest partial circuit.
  • EP 2 980 992 describes a large integrated circuit produced by photo-repetition of several partial patterns identical to one another. Each partial circuit of the integrated circuit contains a multiple output delay compensation circuit to provide a local clock signal to each partial circuit in a synchronized fashion.
  • the limit of the technical solution presented in EP 2 980 992 is its lack of robustness with respect to variability in microelectronic manufacturing processes and also with respect to a temperature gradient across the integrated circuit. This solution does not take into account all of the possible sources of desynchronization of the control signals mentioned above.
  • the proposed solution does not make it possible to detect and correct the state of evolution of the desynchronization of the control signals over time.
  • the invention proposes the integration of a control signal synchronization circuit (or clock signal) in each partial circuit generating a local control signal to manage the operation of the partial circuit.
  • the synchronization circuits are connected to a global calibration circuit measuring the phase shift between the signals between each pair of signals received on two respective inputs.
  • the measurement signal being intended to drive programmable delay insertion components implemented in each synchronization circuit of each partial circuit.
  • This solution makes it possible to reduce the phase shift from several tens of nanoseconds to around one hundred picoseconds, offering optimum synchronization between the signals which drive the various partial circuits. It also has the advantage of measuring and correcting the phase shift for a synchronization which takes into account the spatial distribution of the partial circuits, the variability of the processes. manufacturing through the integrated circuit and the spatio-temporal temperature gradient.
  • the integrated circuit further comprises a calibration circuit with N inputs connected respectively to the N conductive lines, configured to generate a signal for measuring the phase shift between each pair of signals received on two respective inputs of the calibration circuit.
  • the measurement signal is intended to drive each programmable delay insertion component of each partial circuit.
  • the output of the first programmable delay insertion component of the rank i partial circuit thus providing a local signal for this partial circuit.
  • the master signal is a general clock signal and the local signal from the first programmable delay insertion component of rank i is a local clock signal for the partial circuit of rank i .
  • the propagation delay through the first delay compensation circuit is equal to the propagation delay through the second delay compensation circuit.
  • the system on chip comprises in particular an analog-to-digital converter for converting the phase-shift measurement signal into a digital signal and a programming circuit connected to the output of the analog-to-digital converter for controlling the components of the invention. 'insertion of programmable delays in each partial circuit of rank i.
  • the calibration circuit comprises: a first calibration multiplexer with N inputs connected respectively to the N inputs of the calibration circuit, a second calibration multiplexer with N inputs respectively connected to the N inputs of the calibration circuit and a logic circuit providing the EXCLUSIVE OR function to two inputs respectively connected to the outputs of calibration multiplexers.
  • the calibration circuit also comprises, a capacitive element between the output of the logic circuit and the electric ground, a current source to supply the calibration circuit, an activation switch controlled by the output of the logic circuit and a switch. reset switch connected in parallel with the capacitive element.
  • the second multiplexer of the rank i partial circuit is configured to select the output of rank i among the N outputs of the second compensation line from a second control signal.
  • At least one buffer amplifier is inserted into the main line.
  • a respective identical buffer amplifier is inserted into the first delay compensation line between each of its outputs and the immediately following row output of the line.
  • a respective identical buffer amplifier is inserted into the second delay compensation line between each of its outputs and the immediately following row output of the line.
  • each partial circuit of rank i comprises a circuit for incrementing by one unit to receive the control signals of the multiplexer circuits of the partial circuit of rank i, incrementing the rank of l by one. 'selected input and propagate the incremented control signal to the multiplexer circuits of the partial circuit of rank i + 1.
  • the adjacent identical partial circuits are produced by means of a succession of photo-lithographic exposures of the same mask, spatially shifted.
  • the figure 1 represents a functional diagram of an example of an SoC system on chip including an integrated circuit IC obtained by photo repetition of several identical partial patterns.
  • the system on a chip described in figure 1 can be used to implement an image sensor. More generally, it is compatible with any type of application which requires the repetition of several identical partial patterns.
  • the SoC system consists of the following components.
  • FIG. 1 An integrated circuit IC obtained by the juxtaposition of three identical partial circuits C1 C2 C3 is produced by photo repetition.
  • the figure 1 represents an example of three partial circuits but the structure can be generalized for N partial circuits. Conductive links are established between adjacent circuits by simply abutting a partial circuit with another identical adjacent circuit.
  • each partial circuit comprises the following elements: a matrix of pixels MP1, MP2, MP3 to ensure the capture of the images by photoelectric conversion effect; a read circuit CL1, CL2, CL3 for processing the signals generated by the pixel matrix MP1, MP2, MP3; a digital control circuit for generating control signals local to the read circuit CTRL1, CTRL2, CTRL3; and a synchronization circuit SYNCH1, SYNCH2, SYNCH3 serving to reduce the desynchronization of the control signals propagated in the whole of the integrated circuit IC and controlling the operation of each of the partial circuits C1, C2 and C3.
  • the clock signal Clk we will treat the case of the clock signal Clk by way of example. However, the solution remains applicable for any signal requiring synchronization during its distribution in the identical partial circuits forming the integrated circuit IC.
  • the SoC system on chip furthermore comprises other non-photo-repeating electronic circuits which interact with each other and with the integrated circuit produced by photo-repetition IC. It comprises in particular a general sequencer circuit SEQ intended to produce control signals for the partial circuits and in particular the master clock signal CLK which serves as a general reference for the running of the operating sequences of the sensor.
  • Another circuit DEC comprises a row decoder for the successive addressing of the rows of the matrix during the read operations of the signals originating from the pixels. This decoder simultaneously addresses the lines of the same rank of the matrices MP of the three partial circuits.
  • the invention being applicable whatever the circuits of the chip from the moment when it is necessary to closely control the synchronization of the signal edges. clock used in the different identical partial circuits, or the synchronization of other control signals used in the partial circuits.
  • the partial circuits are interconnected i.e. a conductor arriving as far as a right side edge of a partial circuit is in direct contact with a driver starting at the same place on the left side edge of the immediately adjacent circuit of the next row.
  • a row conductor bringing together the pixels of a row of a matrix MP is in continuity with a row conductor of the matrices MP of the other partial circuits.
  • a calibration circuit CAL is implemented in the SoC system on chip to measure the phase shift between the local clock signals Clkl 1 , Clkl 2 and Clkl 3 propagated in each partial circuit C1, C2 and C3 two by two and correct the measured desynchronization.
  • the figure 2 represents a functional diagram of the implementation of the solution for synchronizing the clock signal Clk according to a first embodiment of the invention. We limit our to the representation of the useful part of the SoC system for understanding the invention.
  • the master clock signal Clk is generated by the sequencer circuit SEQ and propagated to the adjacent photo-repeated partial circuits at the foot of the synchronization circuits via a main conductive line LP.
  • the continuity of the conductive line LP is obtained by the abutment of the various identical partial circuits obtained by photo-repetition.
  • a rank i synchronization circuit SYNCH i contains a first delay compensation circuit CA i whose input is connected to the main conductive line LP, the first delay compensation circuit establishing a first propagation delay between its input and its Clk output of value dl i .
  • the delay compensation circuit CA i is designed so as to obtain a overall propagation delay between the input Clk in receiving the clock signal Clk and the output of the circuit CA i which is equal for all the partial circuits C1, C2 and C3, assuming that the variability of the microelectronic manufacturing processes and the temperature gradient are negligible.
  • the overall propagation delay between Clkin and the output of CAi is independent of the rank i of the partial circuit and it is equal to (N-0.5) times dly.
  • the desynchronization effect linked to the width of the photo-repeated circuits is canceled with the implementation of CAi.
  • the desynchronization resulting from a variability of the operating method or from a temperature gradient is not resolved by the first delay compensation circuit CAi, hence the additional circuitry proposed by the invention with respect to the solution described in the request EP 2 980 992 .
  • a synchronization circuit of rank i SYNCH i contains in particular a first programmable delay insertion component DP i in series with the first delay compensation circuit CA i .
  • the local clock signal Clkl i is recovered to control the operation of the whole of the partial circuit C i through vertical connections not shown on the diagram. figure 2 .
  • the component DP i is programmed from the measurement of the phase shift dphi detected by the calibration circuit CAL so as to reduce the phase shift between the local clock signal of rank i Clkl i and the other local clock signals.
  • a second programmable delay insertion component DP ' i is connected in series with the first programmable delay insertion component DP' i which will also be programmed on the basis of the measurement of the phase shift generated. by the CAL calibration circuit.
  • a second delay compensation circuit CR i is connected, adding a propagation delay dl' i depending on the rank of the partial circuit.
  • the first conductive line of the synchronization circuit of order i LC i, 1 is connected to the first conductive line of the synchronization circuit of order i + 1 LC (i + 1), 1 .
  • the second and third conductive lines are also connected.
  • the output of the second delay compensation circuit CR i of the partial circuit of rank i is connected to the i th input of the calibration circuit via the line conductor LC i, i .
  • the calibration circuit measures the phase shift between the local clock signals received on these N inputs two by two.
  • a person skilled in the art selects the pair of local clock signals to be compared during the test phase and programs the programmable delay insertion components (DP i , DP ' i ) corresponding to the local clock signals compared to reduce the phase shift measured.
  • the signal propagation delay through the first delay compensation circuit CA i and the signal propagation delay through the second delay compensation circuit CR i are equal. This makes it possible to cancel the component of the desynchronization resulting from the difference in paths traveled horizontally on the return path and recover at the input of the calibration circuit clock signals with only a desynchronization resulting from the variability of the manufacturing processes. microelectronics and the temperature gradient. This optimization makes it possible to accelerate and simplify the measurement of the phase shift in the calibration circuit CAL.
  • phase shift measurement signal dphi generated by the calibration circuit CAL allows a person skilled in the art to program the programmable delay insertion components (DP i , DP ' i ) to compensate for the phase shift resulting from the variability of microelectronic manufacturing processes in the embodiment described above requiring manual intervention by a person skilled in the art.
  • the figure 3 represents a functional diagram of the implementation of the solution for synchronizing the clock signal Clk according to a second mode of production. We limit our to the representation of the useful part of the SoC system for understanding the invention.
  • the second embodiment is an improvement of the first embodiment by adding a feedback loop connecting the phase shift measurement signal to all of the programmable delay insertion components DP i , DP ' i .
  • This feedback loop makes it possible to automate the control of the components DP i , DP ' i in order to add or subtract delays ensuring synchronization between all the local clock signals Clkl i .
  • the detection and correction of the phase shift by the proposed solution is possible in real time even after the SoC on-chip system has been started, which makes it possible to take into account the desynchronizing effect of the spatio-temporal variations of the temperature in around the integrated circuit IC.
  • the feedback loop is produced by adding an analog-to-digital converter circuit ADC to generate a digital signal dphi_num transmitted to a programming circuit PROG which controls the programmable delay insertion components corresponding to the pairs of local clock signals compared by the CAL calibration circuit.
  • ADC analog-to-digital converter circuit
  • PROG which controls the programmable delay insertion components corresponding to the pairs of local clock signals compared by the CAL calibration circuit.
  • the dphi_num signal is converted into a programmable delay setpoint.
  • the circuit is calibrated according to a closed loop operation. A substantially zero phase shift is obtained when the calibration system has converged and the programmable delay setpoint approaches the real value of the desynchronization.
  • the advantage of this implementation compared to the state of the art and to the first embodiment is to have continuous detection and correction of the desynchronization between the local clock signals Clkl i taking into account the three sources phase shift detailed previously.
  • the figure 4 represents a functional diagram of the implementation of the solution for synchronizing the clock signal Clk with details of the realization of the delay compensation circuits CA i and CR i .
  • the delay compensation circuits CA i and CR i introduce identical delays dl i and dl ' i.
  • the two circuits CA i and CR i are identical, we will limit our to the description of the circuit CA i .
  • a delay compensation circuit CA i of rank i comprises a conductive line denoted LS with an input E0 connected vertically to the input of the delay compensation circuit CA i and N outputs (S1, S2, S3).
  • the conductive line is formed by a stack of N sections so as to introduce a propagation delay equal to dly between each output respectively.
  • the conductive line LS is designed to have the following propagation delays: delay from E0 to S3 equal to 0, delay from S3 to S2 equal to dly and delay from S2 to S1 equal to dly.
  • the conductive line LS is designed to have a propagation delay from S j to S j-1 equal to the horizontal propagation delay dly through a partial circuit.
  • the multiplexer MUX1 of the row 1 compensation circuit is programmed to propagate the output S1.
  • the multiplexer MUX2 of the row 2 compensation circuit is programmed to propagate the output S2.
  • the multiplexer MUX3 of the rank 3 compensation circuit is programmed to propagate the output S3 and so on for N partial circuits.
  • This implementation makes it possible to obtain the propagation delays as described in Table 1.
  • the second delay compensation circuit CR i is identical to the first delay compensation circuit CA i .
  • This implementation has the following advantages: elimination of desynchronization due to the difference in horizontal propagation paths of the clock signal Clk on the outward and return paths, simpler measurement of the phase shift in the calibration circuit CAL, but also an embodiment of the mask of simpler microelectronic manufacturing because the delay compensation circuits in a partial circuit are identical.
  • the value of the dphi output is reset by closing the reset switch SW2 and the discharge of the capacitive element Cap1 for a reset time.
  • the clock signals to be compared are chosen from among the N inputs of the calibration circuit CAL via the programming of the multiplexers MUX_CAL and MUX'_CAL.
  • the logic circuit XOR receives for example the two phase-shifted signals phi1 and phi2.
  • the EXCLUSIVE_OR function generates a high logic level at its output as long as the two inputs are different. Thus, if we take the case where there is a phase shift between a transition edge of phi1 and a transition edge of phi2, the duration of the pulse generated by the circuit XOR is proportional to the phase shift between phi1 and phi2.
  • the activation switch SW1 is controlled by the output of the logic circuit XOR. When this output is at a high logic level, the activation switch SW1 is closed. The pulse at the output of the circuit XOR thus charges the capacitive element CAP1 which then stores the signal for the measurement of the phase shift dphi. In addition, the capacitive element CAP1 gives the possibility of integrating the phase shift over several clock cycles.
  • the figure 6 represents a diagram of the implementation of the synchronization solution with an example of control of the multiplexers of the synchronization circuits according to the first embodiment.
  • each partial circuit of rank i selects the appropriate input of the multiplexers of the two delay compensation circuits CA i and CR i
  • the propagated control signal is slightly different from the received control signal, but the difference (one unit increment) is the same for all partial circuits.
  • the multiplexer of the partial circuit of rank i is controlled differently from the following partial circuit. .
  • control lines associated with the multiplexer (MUX i , MUX ' i ) of the partial circuit of rank i receive a control signal (cont or cont') of N-bits in which the i th bit is at the active logic level 1 is the other bits are at 0.
  • An incrementing circuit of one unit, designated by INCR, is then inserted between the control lines arriving at the multiplexer and the control outputs intended for the next partial circuit to increment the position of the bit at the level. logic active 1.
  • the figure 7 represents an electric diagram of a partial synchronization circuit SYNCH i including identical buffer amplifiers BF between the successive outputs of the conductive lines LS and LS 'of the delay compensation circuits CA i and CR i . These buffer amplifiers serve to preserve the quality of the signals propagated through the partial circuits.
  • the invention described makes it possible to implement a system on a chip including an integrated circuit obtained by photo-repetitions of identical partial circuits having certain specific characteristics.
  • the integrated circuit obtained by photo-repetitions according to the invention has technical advantages compared to the state of the art allowing the reduction of the desynchronization of the clock (or generally control) signals managing the operation of the various circuits.
  • photo-repeated partials taking into account the different sources of this desynchronization, namely the large dimensions of this type of circuit, the variability of microelectronic manufacturing processes and the temperature gradient around the circuit.
  • a person skilled in the art can design the various circuits used to perform the functions described in the various embodiments of the invention, whether it is the automated mode during the operation of the system or the manual mode during a validation phase before setting. system running.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

L'invention concerne un système sur puce comprenant un circuit formé de N motifs adjacents tous identiques correspondant à N circuits partiels identiques adjacents, nécessitant pour son fonctionnement un signal maître reçu sur un circuit partiel de rang 1 et transmis en cascade d'un circuit partiel de rang i au circuit partiel de rang i+1 par une ligne conductrice principale dans chaque circuit partiel, chaque circuit partiel de rang i comprend :- un premier circuit de compensation de délai ;- un premier composant d'insertion de délai programmable ;- un second composant d'insertion de délai programmable; un second circuit de compensation de délai et N lignes conductrices.Le circuit intégré comprend en outre un circuit de calibration destiné à piloter chaque composant d'insertion de délai programmable de chaque circuit partiel. La sortie du premier composant d'insertion de délai programmable du circuit partiel de rang i fournissant ainsi un signal local pour ce circuit partiel.

Description

    Champ d'application
  • L'invention concerne les circuits intégrés de grande dimension à motifs juxtaposés répétitifs, produits par exposition partielle répétée d'un même motif dans plusieurs zones d'un même substrat.
  • Cette technique de réalisation est parfois appelée technique de "stitching" ; elle consiste à utiliser lors d'une étape d'exposition photo-lithographique d'un substrat de circuit intégré un même masque définissant le motif à reproduire, masque qui est décalé successivement d'une zone du substrat à une autre zone adjacente, au cours de sous-étapes d'exposition. L'étape de photolithographie constituée par cette succession de sous-étapes peut être complétée par d'autres sous-étapes d'exposition de zones supplémentaires correspondant à des motifs différents, donc exposées à travers un ou plusieurs masques différents. L'étape de photolithographie est par exemple une étape de définition d'un motif de conducteurs dans une couche conductrice déposée sur le substrat. D'autres étapes de photolithographie sont effectuées pour la fabrication du circuit intégré, et pour chacune d'elles on va également procéder par « stitching », donc par exposition répétée d'un même motif dans des zones adjacentes ; on aboutit, à la fin de toutes les étapes de photolithographie et à la fin des traitements physiques ou chimiques associés, à un circuit intégré dont certaines zones, adjacentes les unes aux autres, sont rigoureusement identiques entre elles.
    • Problème soulevé
  • Dans des circuits intégrés de large taille (quelques centimètres) et fonctionnant à des fréquences suffisamment élevées, la synchronisation des signaux de commandes généralement et du signal d'horloge spécifiquement présentent un défi technologique à résoudre pour assurer le bon fonctionnement de l'ensemble. En effet, un signal généré par un circuit séquenceur est propagé le long du circuit intégré obtenu par photo-répétition via une ligne conductrice horizontale pour être distribué aux différents circuits partiels photo-répétés composant le circuit intégré. Ainsi le délai de propagation du signal de contrôle entre le circuit séquenceur et le circuit partiel le plus éloigné est supérieur à celui propagé vers le circuit partiel le plus proche.
  • Dans le cas de la propagation d'un signal horloge, cette différence de délai de propagation engendre un problème de désynchronisation entre les différents circuits partiels surtout à haute fréquence de fonctionnement. Cette limitation est appelée en anglais « clock skew». Dans les circuits électroniques numériques, résoudre ce problème de déphasage entre des signaux de commande régissant le fonctionnement de différents circuits partiels est fondamental pour assurer le bon fonctionnement de l'ensemble du circuit intégré à des fréquences élevées. Pour des circuits de plusieurs centimètres de côté, le décalage peut être de plusieurs dizaines de nanosecondes, ce qui n'est pas compatible avec des cadences de fonctionnement de plusieurs dizaines de mégahertz.
  • D'autres sources de désynchronisation des signaux de commande dans les circuits intégrés sont à retenir en plus de la différence de longueur de trajet parcouru par le signal pour atteindre un circuit partiel. D'ailleurs, la variabilité du procédé de fabrication des circuits intégrés engendre des différences structurelles à l'échelle des composants d'un circuit partiel à un autre. A titre d'exemple, les caractéristiques suivantes peuvent être impactées par la variabilité du procédé de fabrication microélectronique : l'épaisseur de l'oxyde de la grille d'un transistor, le dopage du substrat ou encore la largeur d'une connexion métallique.
  • L'impact de cette variabilité se manifeste à travers une différence dans la performance des composants d'un circuit partiel à un autre ce qui engendre une désynchronisation entre les signaux de commande pour chaque circuit partiel. Le même phénomène est aussi causé par un gradient de température à travers le circuit intégré et la variation de la performance des composants d'un circuit partiel à un autre selon ce gradient de température.
  • Ainsi, il existe un besoin pour réduire au maximum la désynchronisation des signaux de commande distribués dans des circuits intégrés de grande dimension réalisée par photo-répétition de plusieurs circuits partiels identiques les uns aux autres pour assurer un bon fonctionnement de l'ensemble à des fréquences suffisamment hautes.
    • Art antérieur/ Restrictions de l'état de l'art
  • La demande de brevet EP 2 980 992 décrit un circuit intégré de grande taille réalisé par photo-répétition de plusieurs motifs partiels identiques les uns aux autres. Chaque circuit partiel du circuit intégré contient un circuit de compensation de délai à sorties multiples pour fournir un signal d'horloge local à chaque circuit partiel de façon synchronisé. La limite de la solution technique présentée dans EP 2 980 992 est son manque de robustesse par rapport à une variabilité en procédés de fabrication microélectronique et aussi par rapport à un gradient de température à travers le circuit intégré. Cette solution ne tient pas compte de l'ensemble des sources possibles de désynchronisation des signaux de commande citées précédemment.
  • De plus, la solution proposée ne permet pas de détecter et corriger l'état d'évolution de la désynchronisation des signaux de commande au cours du temps.
    • Réponse au problème et apport solution
  • Pour pallier les limitations des solutions existantes en ce qui concerne la synchronisation des signaux de commandes dans les circuits intégrés réalisés par photo répétition, l'invention propose l'intégration d'un circuit de synchronisation de signaux de commande (ou signal d'horloge) dans chaque circuit partiel générant un signal de commande local pour gérer le fonctionnement du circuit partiel. Les circuits de synchronisation sont connectés à un circuit de calibration global mesurant le déphasage entre les signaux entre chaque couple de signaux reçus sur deux entrées respectives. Le signal de mesure étant destiné à piloter des composants d'insertion de délai programmables implémentés dans chaque circuit de synchronisation de chaque circuit partiel.
  • Cette solution permet de réduire le déphasage de plusieurs dizaines de nanosecondes à une centaine de picosecondes offrant une synchronisation optimale entre les signaux qui pilotent les différents circuits partiels. Elle présente en plus l'avantage de mesurer et corriger le déphasage pour une synchronisation qui tient en compte de la distribution spatiale des circuits partiels, de la variabilité des procédés de fabrication à travers le circuit intégré et du gradient spatio-temporel de la température.
  • L'invention a pour objet un système sur puce comprenant :
    un circuit intégré formé de N motifs adjacents tous identiques correspondant à N circuits partiels identiques adjacents de rang i = 1 à i = N dans l'ordre de succession des circuits partiels. Le circuit intégré nécessite pour son fonctionnement un signal maître reçu sur un circuit partiel de rang 1 et transmis en cascade d'un circuit partiel de rang i au circuit partiel de rang i+1 par une ligne conductrice principale dans chaque circuit partiel. Chaque circuit partiel de rang i comprend :
    • un premier circuit de compensation de délai dont l'entrée est connectée à la ligne conductrice principale, le premier circuit de compensation de délai établissant un premier retard de propagation entre son entrée et sa sortie ;
    • un premier composant d'insertion de délai programmable en série avec le premier circuit de compensation de délai ;
    • un second composant d'insertion de délai programmable en série avec le premier composant d'insertion de délai programmable ;
    • un second circuit de compensation de délai connecté à la sortie du second composant d'insertion de délai programmable, le second circuit de compensation de délai établissant un second retard de propagation entre son entrée et sa sortie ;
    • N lignes conductrices de rang j=1 à j=N tel que la ligne de rang j du circuit partiel de rang i est connectée à la ligne de rang j du circuit partiel de rang i+1,
    la ligne conductrice de rang j=i du circuit partiel de rang i étant connectée à la sortie du second circuit de compensation de délai du circuit partiel de rang i.
  • Le circuit intégré comprend en outre un circuit de calibration à N entrées reliées respectivement aux N lignes conductrices, configuré pour générer un signal de mesure du déphasage entre chaque couple de signaux reçus sur deux entrées respectives du circuit de calibration. De plus, le signal de mesure est destiné à piloter chaque composant d'insertion de délai programmable de chaque circuit partiel.
  • La sortie du premier composant d'insertion de délai programmable du circuit partiel de rang i fournissant ainsi un signal local pour ce circuit partiel.
  • Selon un aspect particulier de l'invention, le signal maître est un signal d'horloge général et le signal local issu du premier composant d'insertion de délai programmable de rang i est un signal d'horloge locale pour le circuit partiel de rang i.
  • Selon un aspect particulier de l'invention, le délai de propagation à travers le premier circuit de compensation de délai est égal au délai de propagation à travers le second circuit de compensation de délai.
  • Selon un aspect particulier de l'invention, le système sur puce comprend notamment un convertisseur analogique-numérique pour convertir le signal de mesure de déphasage en signal numérique et un circuit de programmation connecté à la sortie du convertisseur analogique-numérique pour commander les composants d'insertion de délai programmables dans chaque circuit partiel de rang i.
  • Selon un aspect particulier de l'invention, le circuit de calibration comprend :
    un premier multiplexeur de calibration à N entrées reliées respectivement aux N entrées du circuit de calibration, un second multiplexeur de calibration à N entrées reliées respectivement aux N entrées du circuit de calibration et un circuit logique assurant la fonction OU EXCLUSIF à deux entrées reliées respectivement aux sorties des multiplexeurs de calibration.
  • De plus, le circuit de calibration comprend aussi, un élément capacitif entre la sortie du circuit logique et la masse électrique, une source de courant pour alimenter le circuit de calibration, un commutateur d'activation contrôlé par la sortie du circuit logique et un commutateur de réinitialisation connecté en parallèle à l'élément capacitif.
  • Selon un aspect particulier de l'invention, le premier circuit de compensation de délai d'un circuit partiel de rang i comprend une première ligne conductrice de compensation à N sorties successives de rang j = 1 à N, reliée à la ligne principale et un premier multiplexeur à N entrées de rang j = 1 à N reliées respectivement à chacune des N sorties de la première ligne conductrice de compensation et à une sortie reliée à la sortie du premier circuit de compensation de délai.
  • D'autre part, le second circuit de compensation de délai d'un circuit partiel de rang i comprend une seconde ligne conductrice de compensation à N sorties successives de rang j = 1 à N, reliée à la sortie du second composant d'insertion de délai programmable. Il comprend notamment un second multiplexeur à N entrées de rang j = 1 à N reliées respectivement à chacune des N sorties de la seconde ligne conductrice de compensation et à une sortie reliée à la sortie du second circuit de compensation de délai.
  • Selon un aspect particulier de l'invention, le premier multiplexeur du circuit partiel de rang i est configuré pour sélectionner la sortie de rang j=i parmi les N sorties de la première ligne de compensation à partir d'un premier signal de contrôle. Le second multiplexeur du circuit partiel de rang i est configuré pour sélectionner la sortie de rang i parmi les N sorties de la seconde ligne de compensation à partir d'un second signal de contrôle.
  • Selon un aspect particulier de l'invention, au moins un amplificateur tampon est inséré dans la ligne principale. De plus, un amplificateur tampon identique respectif est inséré dans la première ligne de compensation de délai entre chacune de ses sorties et la sortie de rang immédiatement suivant de la ligne. D'autre part, un amplificateur tampon identique respectif est inséré dans la seconde ligne de compensation de délai entre chacune de ses sorties et la sortie de rang immédiatement suivant de la ligne.
  • Selon un aspect particulier de l'invention, chaque circuit partiel de rang i comprend un circuit d'incrémentation d'une unité pour recevoir les signaux de contrôle des circuits multiplexeurs du circuit partiel de rang i, incrémenter d'une unité le rang de l'entrée sélectionnée et propager le signal de commande incrémenté vers les circuits multiplexeurs du circuit partiel de rang i+1.
  • Selon un aspect particulier de l'invention, les circuits partiels identiques adjacents sont réalisés au moyen d'une succession d'expositions photo-lithographiques d'un même masque, décalées spatialement.
  • D'autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description qui suit en relation aux dessins annexés suivants :
    • [Fig. 1] représente un schéma fonctionnel d'un système sur puce incluant un circuit intégré obtenu par photo répétition de plusieurs motifs partiels identiques selon l'invention.
    • [Fig. 2] représente un schéma fonctionnel de l'implémentation de la solution de synchronisation selon un premier mode de réalisation de l'invention.
    • [Fig. 3] représente un schéma fonctionnel de l'implémentation de la solution de synchronisation selon un second mode de réalisation de l'invention.
    • [Fig. 4] représente un schéma électrique des circuits de synchronisation obtenus par photo-répétition.
    • [Fig. 5] représente un exemple de schéma électrique du circuit de calibration.
    • [Fig. 6] représente un schéma de l'implémentation de la solution de synchronisation avec un exemple de commande des multiplexeurs des circuits de synchronisation.
    • [Fig. 7] représente un schéma électrique d'un circuit de synchronisation partiel incluant des amplificateurs tampons.
  • Pour illustrer l'invention, la figure 1 représente un schéma fonctionnel d'un exemple d'un système sur puce SoC incluant un circuit intégré IC obtenu par photo répétition de plusieurs motifs partiels identiques. Par exemple, le système sur puce décrit à la figure 1 peut être utilisé pour implémenter un capteur d'image. Plus généralement, il est compatible de tout type d'application qui nécessite la répétition de plusieurs motifs partiels identiques. Le système SoC comporte les éléments suivants.
  • Un circuit intégré IC obtenu par la juxtaposition de trois circuits partiels identiques C1 C2 C3 est réalisé par photo répétition. La figure 1 représente un exemple de trois circuits partiels mais la structure est généralisable pour N circuits partiels. Des liaisons conductrices sont établies entre les circuits adjacents par simple abutement d'un circuit partiel avec un autre identique circuit adjacent.
  • Dans le cas du capteur d'image représenté à la figure 1, chaque circuit partiel comprend les éléments suivants: une matrice de pixels MP1, MP2, MP3 pour assurer la capture des images par effet de conversion photoélectrique ; un circuit de lecture CL1, CL2, CL3 pour traiter les signaux générés par la matrice de pixel MP1,MP2,MP3 ;un circuit de commande numérique pour générer des signaux de commande locaux au circuit de lecture CTRL1 ,CTRL2,CTRL3 ; et un circuit de synchronisation SYNCH1,SYNCH2,SYNCH3 servant à réduire la désynchronisation des signaux de contrôles propagés dans l'ensemble du circuit intégré IC et commandant le fonctionnement de chacun des circuits partiels C1, C2 et C3. Dans ce qui suit nous allons traiter le cas du signal d'horloge Clk à titre d'exemple. Cependant la solution reste applicable pour tout signal nécessitant une synchronisation lors de sa distribution dans les circuits partiels identiques formant le circuit intégré IC.
  • Le système sur puce SoC comprend par ailleurs d'autres circuits électroniques non photo-répétés qui interagissent entre eux et avec le circuit intégré réalisé par photo-répétition IC. Il comprend notamment un circuit séquenceur général SEQ destiné à produire des signaux de commande pour les circuits partiels et notamment le signal d'horloge maître CLK qui sert de référence générale pour le déroulement des séquences de fonctionnement du capteur. Un autre circuit DEC comporte un décodeur de rangées pour l'adressage successif des lignes de la matrice lors des opérations de lecture des signaux issus des pixels. Ce décodeur adresse simultanément les lignes de même rang des matrices MP des trois circuits partiels. Cette organisation générale de la puce n'est donnée qu'à titre d'exemple non limitatif, l'invention étant applicable quels que soient les circuits de la puce à partir du moment où on a besoin de contrôler étroitement la synchronisation des fronts de signaux d'horloge utilisés dans les différents circuits partiels identiques, ou la synchronisation d'autres signaux de commande utilisés dans les circuits partiels. Dans cette organisation, comme cela est bien connu pour des circuits formés par photo-répétition, les circuits partiels sont connectés entre eux c'est-à-dire qu'un conducteur arrivant jusqu'à un bord latéral droit d'un circuit partiel est en contact direct avec un conducteur partant au même endroit du bord latéral gauche du circuit immédiatement adjacent de rang suivant. Ainsi, par exemple, un conducteur de ligne réunissant les pixels d'une ligne d'une matrice MP est en continuité avec un conducteur de ligne des matrices MP des autres circuits partiels.
  • De plus, un circuit de calibration CAL est implémenté dans le système sur puce SoC pour mesurer le déphasage entre les signaux d'horloges locaux Clkl1, Clkl2 et Clkl3 propagés dans chaque circuit partiel C1, C2 et C3 deux à deux et corriger la désynchronisation mesurée.
  • A titre indicatif, on utilise des procédés de photo-répétition de circuits partiels identiques sur une même puce pour des circuits de larges dimensions de l'ordre de quelques centimètres de largeur. Le délai de propagation d'un signal pour parcourir un circuit partiel horizontalement (noté dly) est de l'ordre de quelques dizaines de nanosecondes ce qui n'est pas négligeable pour des fréquences de fonctionnement de centaines de Mégahertz. Pour N circuits partiels adjacents ayant chacun quelques centimètres de large, les temps de propagation jusqu'au dernier circuit partiel sont multipliés par N, ainsi une désynchronisation de N x dly est observée entre le signal d'horloge local Clkl1 du circuit partiel de rang i=1 et celui ClklN du circuit partiel de rang i=N. L'invention permet de réduire la désynchronisation à une centaine de picosecondes permettant d'améliorer la performance du système sur puce en termes de vitesse d'exécution.
  • Les délais de propagation selon l'axe vertical n'interviennent pas dans la désynchronisation de l'horloge car les trajets des signaux dans les circuits partiels selon cet axe présentent des différences négligeables ainsi ces délais seront exclus dans les calculs suivants par souci de simplification.
  • La figure 2 représente un schéma fonctionnel de l'implémentation de la solution de synchronisation du signal horloge Clk selon un premier mode de réalisation de l'invention. On se limite à la représentation de la partie utile du système SoC pour la compréhension de l'invention.
  • Le premier mode de réalisation décrit ci-dessous permet à l'Homme du métier de calibrer le système pour réduire la désynchronisation du signal horloge lors d'une phase de test et de validation avant la mise en marche du système. Une partie de cette calibration se fait manuellement dans ce mode de réalisation, d'où la calibration avant la mise en marche utilisant les circuits de synchronisations identiques Synch1, Synch2 et Synch3 (N=3) implémentés respectivement dans chaque circuit partiel C1, C2 et C3 en combinaison avec le circuit de calibration CAL.
  • Le signal d'horloge maitre Clk est généré par le circuit séquenceur SEQ et propagé aux circuits partiels adjacents photo-répétés au pied des circuits de synchronisation via une ligne conductrice principale LP. La continuité de la ligne conductrice LP est obtenue par l'abutement des différents circuits partiels identiques obtenus par photo-répétition.
  • Soit i un entier naturel entre 1 et N=3 ; un circuit de synchronisation de rang i SYNCHi contient un premier circuit de compensation de délai CAi dont l'entrée est connectée à la ligne conductrice principale LP, le premier circuit de compensation de délai établissant un premier retard de propagation entre son entrée et sa sortie Clk de valeur dli. Le circuit de compensation de délai CAi est conçu de façon à obtenir un délai de propagation global entre l'entrée Clkin recevant le signal d'horloge Clk et la sortie du circuit CAi qui soit égal pour tous les circuits partiels C1, C2 et C3 en retenant l'hypothèse que la variabilité des procédés de fabrication microélectronique et le gradient de température sont négligeables. Cette solution basée sur les hypothèses détaillées ci-dessus correspond à celle proposée dans la demande de brevet EP 2 980 992 .
  • Le tableau 1 résume les délais obtenus pour chaque circuit de compensation partiel de rang i pour N=3 avec une généralisation à la dernière ligne. [Tableaux 1]
    Circuit partiel Délai de propagation entre Clkin et l'entrée de CAi Délai de propagation à travers CAi dli Délai global
    i=1 0,5.dly 2.dly 2,5.dly
    i=2 1,5.dly dly 2,5.dly
    i=3 2,5.dly 0 2,5.dly
    ∀i de 1 à N (i-0,5). dly (N-i).dly (N-0,5).dly
  • Avec l'introduction du premier circuit de compensation de délai CAi dans chaque circuit partiel Ci, le délai de propagation global entre Clkin et la sortie de CAi est indépendant du rang i du circuit partiel et il est égal à (N-0,5) fois dly. L'effet de désynchronisation lié à la largeur des circuits photo-répétés est annulé avec l'implémentation de CAi . Cependant, la désynchronisation résultant d'une variabilité du procédé de fonctionnement ou d'un gradient de température n'est pas résolue par le premier circuit de compensation de délai CAi d'où la circuiterie supplémentaire proposée par l'invention par rapport à la solution décrite dans la demande EP 2 980 992 .
  • Un circuit de synchronisation de rang i SYNCHi contient notamment un premier composant d'insertion de délai programmable DPi en série avec le premier circuit de compensation de délai CAi. A la sortie du composant DPi le signal d'horloge local Clkli est récupéré pour piloter le fonctionnement de la globalité du circuit partiel Ci à travers des connexions verticales non représentées sur la figure 2. Le composant DPi est programmé à partir de la mesure du déphasage dphi détectée par le circuit de calibration CAL de façon à réduire le déphasage entre le signal d'horloge local de rang i Clkli et les autres signaux d'horloge locaux. Cette insertion de délai programmable selon la mesure du déphasage détectée permet de corriger la désynchronisation entre les différents signaux d'horloges locaux Clkli pour i=1 à i=N résultants de la variabilité des procédés de fabrication à travers les circuits partiels.
  • Pour pouvoir mesurer le déphasage dans le circuit de calibration, il est nécessaire de ramener chacun des signaux d'horloge locaux Clkli aux N entrées successives du circuit de calibration CAL. Pour réaliser ce chemin de retour, on connecte un second composant d'insertion de délai programmable DP'i en série avec le premier composant d'insertion de délai programmable DP'i qui lui aussi sera programmé sur la base de la mesure du déphasage générée par le circuit de calibration CAL. A la sortie de DP'i, on connecte un second circuit de compensation de délai CRi rajoutant un délai de propagation dl'i dépendant du rang du circuit partiel.
  • De plus, un circuit de synchronisation de rang i SYNCHi, tel que représenté dans la figure 2, contient trois lignes conductrices LCi1, LCi2, LCi3 pour tout i de 1 à N=3 pour établir les connexions horizontales entre chacune des sorties des second circuits de compensation de délai CRi et respectivement les entrées du circuit de calibration. Par juxtaposition entre les circuits partiels identiques, la première ligne conductrice du circuit de synchronisation d'ordre i LCi,1 est connectée à la première ligne conductrice du circuit de synchronisation d'ordre i+1 LC(i+1),1. De même pour les deuxièmes et les troisièmes lignes conductrices. Pour généraliser, un circuit de synchronisation de rang i SYNCHi contient N lignes conductrices LCij de rang j=1 à j=N tel que pour tout i de 1 à N, pour tout jde 1 à N : la jeme ligne du ieme circuit de synchronisation LCij est connectée à la jeme ligne du (i+1)eme circuit de synchronisation LCij.
  • La ligne conductrice LC1,1 connecte la sortie du second circuit de compensation de délai CR1 du circuit partiel de rang i=1 avec une première entrée du circuit de calibration CAL. La combinaison des lignes conductrices LC22, LC13 connecte la sortie du second circuit de compensation de délai CR2 du circuit partiel de rang i=2 avec une deuxième entrée du circuit de calibration CAL. La combinaison des lignes conductrices LC33, LC23, LC13 connecte la sortie du second circuit de compensation de délai CR3 du circuit partiel de rang i=3 avec une troisième entrée du circuit de calibration CAL. Pour généraliser, pour tout i de 1 à N, pour tout j de 1 à N : la sortie du second circuit de compensation de délai CRi du circuit partiel de rang i est connectée à la ieme entrée du circuit de calibration via la ligne conductrice LCi,i.
  • Le circuit de calibration mesure le déphasage entre les signaux d'horloge locaux reçus sur ces N entrées deux à deux. L'Homme du métier sélectionne le couple de signaux d'horloges locaux à comparer pendant la phase de test et programme les composants d'insertion de délai programmables (DPi, DP'i) correspondants aux signaux d'horloges locaux comparés pour réduire le déphasage mesuré.
  • Cette manipulation manuelle permet alors de résoudre la désynchronisation résultant de facteurs figés dans le temps, à savoir la différence de trajet pour atteindre les circuits partiels et la variabilité des procédés de fabrication microélectronique. L'effet du gradient de température pouvant évoluer au cours du temps n'est pas résolu avec cette implémentation nécessitant l'intervention manuelle de l'Homme du métier.
  • Dans un autre mode de réalisation, le délai de propagation du signal à travers le premier circuit de compensation de délai CAi et le délai de propagation du signal à travers le second circuit de compensation de délai CRi sont égaux. Cela permet d'annuler la composante de la désynchronisation résultante de la différence de trajets parcourus horizontalement sur le chemin de retour et récupérer à l'entrée du circuit de calibration des signaux d'horloge avec uniquement une désynchronisation résultante de la variabilité de procédés de fabrication microélectronique et le gradient de température. Cette optimisation permet d'accélérer et simplifier la mesure du déphasage dans le circuit de calibration CAL. Ainsi, le signal de mesure du déphasage dphi généré par le circuit de calibration CAL permet à l'Homme de métier de programmer les composants d'insertion de délai programmables (DPi, DP'i) pour compenser le déphasage résultant de la variabilité de procédés de fabrication microélectronique dans le mode de réalisation décrit ci-dessus nécessitant une intervention manuelle de l'Homme de métier.
  • La figure 3 représente un schéma fonctionnel de l'implémentation de la solution de synchronisation du signal horloge Clk selon un second mode de réalisation. On se limite à la représentation de la partie utile du système SoC pour la compréhension de l'invention.
  • Le second mode de réalisation est une amélioration du premier mode de réalisation en rajoutant une boucle de rétroaction reliant le signal de mesure du déphasage à l'ensemble des composants d'insertion de délai programmables DPi, DP'i. Cette boucle de rétroaction permet d'automatiser le pilotage des composants DPi, DP'i pour rajouter ou soustraire des délais assurant une synchronisation entre tous les signaux d'horloge locaux Clkli. Ainsi, la détection et la correction du déphasage par la solution proposée est possible en temps réel même après la mise en marche du système sur puce SoC ce qui permet de tenir en compte de l'effet désynchronisant des variations spatio-temporelles de la température dans aux environs du circuit intégré IC.
  • La boucle de rétroaction est réalisée en rajoutant un circuit convertisseur analogique-numérique CAN pour générer un signal numérique dphi_num transmis à un circuit de programmation PROG qui pilote les composants d'insertion de délai programmables correspondants aux couples de signaux d'horloge locaux comparés par le circuit de calibration CAL. Pour simplifier la figure, on se limite à représenter le bus reliant la sortie du circuit de programmation PROG avec le circuit intégré obtenu par photo-répétition IC pour piloter les différents composants d'insertion de délai programmables.
  • Le signal dphi_num est converti en une consigne de retard programmable. La calibration du circuit est réalisée selon un fonctionnement en boucle fermée. Un déphasage sensiblement nul est obtenu lorsque le système de calibration a convergé et que la consigne de retard programmable approche la valeur réelle de la désynchronisation.
  • L'avantage de cette implémentation comparée à l'état de l'art et au premier mode de réalisation est d'avoir une détection et correction en continu de la désynchronisation entre les signaux d'horloges locaux Clkli en tenant en compte des trois sources de déphasage détaillées précédemment.
  • La figure 4 représente un schéma fonctionnel de l'implémentation de la solution de synchronisation du signal horloge Clk avec des détails de la réalisation des circuits de compensation de délais CAi et CRi. A titre d'exemple, nous allons présenter le cas où les circuits de compensation de délais CAi et CRi introduisent des délais dli et dl'i identiques. Dans ce cas, les deux circuits CAi et CRi sont identiques, nous nous limiterons à la description du circuit CAi.
  • Un circuit de compensation de délai CAi de rang i comprend une ligne conductrice notée LS avec une entrée E0 connectée verticalement à l'entrée du circuit de compensation de délai CAi et N sorties (S1, S2, S3) . La ligne conductrice est formée par un empilement de N tronçons de façon à introduire un délai de propagation égal à dly entre chaque sortie respectivement. En effet, la ligne conductrice LS est conçue pour avoir les délais de propagation suivants : délai d'E0 à S3 égal à 0, délai de S3 à S2 égal à dly et délai de S2 à S1 égal à dly. Pour généraliser pour N sorties, la ligne conductrice LS est conçue pour avoir un délai de propagation de Sj vers Sj-1 égal au délai de propagation horizontal dly à travers un circuit partiel.
  • Un circuit de compensation de délai CAi de rang i comprend notamment un multiplexeur (MUX1, MUX2, MUX3) à N entrées de rang j = 1 à N reliées respectivement à chacune des N sorties de la première ligne conductrice de compensation LS et à une sortie reliée à la sortie du premier circuit de compensation de délai CAi. Le multiplexeur MUX1 du circuit de compensation de rang 1 est programmé pour propager la sortie S1. Le multiplexeur MUX2 du circuit de compensation de rang 2 est programmé pour propager la sortie S2. Le multiplexeur MUX3 du circuit de compensation de rang 3 est programmé pour propager la sortie S3 et ainsi de suite pour N circuit partiels.
  • Cette implémentation permet l'obtention des délais de propagation tel que décrits dans le tableau 1.
  • Dans un mode de réalisation particulier, le second circuit de compensation de délai CRi est identique au premier circuit de compensation de délai CAi. Cette implémentation présente les avantages suivants : une élimination de la désynchronisation due à la différence de trajets de propagation horizontale du signal d'horloge Clk aux chemins d'aller et de retour, une mesure du déphasage plus simple dans le circuit de calibration CAL, mais aussi une réalisation du masque de fabrication microélectronique plus simple car les circuits de compensation de délais dans un circuit partiel sont identiques.
  • Dans le cas où l'Homme du métier souhaite implémenter un délai de propagation différent dans le second circuit de compensation de délai CRi, il suffit de moduler la largeur des N tronçons qui constituent la ligne conductrice LS du circuit CRi pour modifier le délai de propagation entre les sorties successives S1, S2, S3.
  • La figure 5 représente un exemple de schéma électrique du circuit de calibration CAL à N=3 entrées phi1, phi2 et phi3 et générant le signal de mesure de déphasage dphi.
  • Le circuit CAL comporte les éléments suivants : deux multiplexeurs MUX_CAL et MUX'_CAL à N=3 entrées chacun pour choisir le couple de signaux à comparer à partir des signaux d'horloges locaux ; un circuit logique XOR assurant la fonction OU EXCLUSIF à deux entrées reliées respectivement aux sorties des multiplexeurs de calibration MUX_CAL, MUX'_CAL ; un élément capacitif Cap1 entre la sortie du circuit logique XOR et la masse électrique, une source de courant Ibias pour alimenter le circuit de calibration CAL ; un commutateur d'activation SW1 pour contrôler la source de courant et un commutateur de réinitialisation SW2 connecté en parallèle à l'élément capacitif Cap1.
  • La valeur de la sortie dphi est réinitialisée en fermant le commutateur de réinitialisation SW2 et la décharge de l'élément capacitif Cap1 pendant une durée de réinitialisation.
  • Les signaux d'horloges à comparer sont choisis parmi les N entrées du circuit de calibration CAL via la programmation des multiplexeurs MUX_CAL et MUX'_CAL.
  • Suite au choix des signaux à comparer via les deux multiplexeurs, le circuit logique XOR reçoit par exemple les deux signaux déphasés phi1 et phi2. La fonction OU_EXCLUSIF génère à sa sortie un niveau logique haut tant que les deux entrées sont différentes. Ainsi, si on prend le cas où il y a un déphasage entre un front de transition de phi1 et un front de transition de phi2, la durée de l'impulsion générée par le circuit XOR est proportionnelle au déphasage entre phi1 et phi2.
  • Le commutateur d'activation SW1 est commandé par la sortie du circuit logique XOR. Lorsque cette sortie est à un niveau logique haut, le commutateur d'activation SW1 est fermé. L'impulsion à la sortie du circuit XOR charge ainsi l'élément capacitif CAP1 qui stocke alors le signal de la mesure du déphasage dphi. De plus, l'élément capacitif CAP1 donne la possibilité d'intégrer le déphasage sur plusieurs cycles d'horloge.
  • L'Homme du métier a la possibilité d'utiliser d'autres implémentations alternatives d'un circuit de calibration pour mesurer un déphasage entre deux signaux tout en restant dans le cadre de l'invention.
  • La figure 6 représente un schéma de l'implémentation de la solution de synchronisation avec un exemple de commande des multiplexeurs des circuits de synchronisation selon le premier mode de réalisation.
  • Pour que chaque circuit partiel de rang i sélectionne l'entrée adéquate des multiplexeurs des deux circuits de compensation de délai CAi et CRi, on prévoit de préférence que les multiplexeurs MUX possèdent des lignes de commande qui se propagent d'une entrée de commande cont et cont' du circuit partiel à une sortie de commande qui elle-même est reliée à l'entrée de commande du circuit partiel suivant (liaison par simple abutement des motifs des circuits partiels juxtaposés) ; mais cette propagation se fait à chaque fois en incrémentant le rang de l'entrée sélectionnée. En d'autres mots, le signal de commande propagé est légèrement différent du signal de commande reçu, mais la différence (incrémentation d'une unité) est la même pour tous les circuits partiels. Ainsi, bien que les circuits partiels et notamment l'organisation des lignes de commande soit exactement la même d'un circuit au suivant (incluant le circuit permettant l'incrémentation) on commande le multiplexeur du circuit partiel de rang i différemment du circuit partiel suivant.
  • Sur la figure 6, les lignes de commande associées au multiplexeur (MUXi, MUX'i) du circuit partiel de rang i reçoivent un signal de contrôle (cont ou cont') de N-bits dans lequel le ième bit est au niveau logique actif 1 est les autres bits sont à 0. Un circuit d'incrémentation d'une unité, désigné par INCR, est alors inséré entre les lignes de commande arrivant au multiplexeur et les sorties de commande destinées au circuit partiel suivant pour incrémenter la position du bit au niveau logique actif 1.
  • La figure 7 représente un schéma électrique d'un circuit de synchronisation partiel SYNCHi incluant des amplificateurs tampons identiques BF entre les sorties successives des lignes conductrices LS et LS' des circuits de compensation de délai CAi et CRi. Ces amplificateurs tampons servent à préserver la qualité des signaux propagés à travers les circuits partiels.
  • En guise de conclusion, l'invention décrite permet d'implémenter un système sur puce incluant un circuit intégré obtenu par photo-répétitions de circuits partiels identiques présentant certaines caractéristiques spécifiques. Le circuit intégré obtenu par photo-répétitions selon l'invention présente des avantages techniques par rapport à l'état de l'art permettant la réduction de la désynchronisation des signaux de d'horloge (ou généralement de commande) gérant le fonctionnement des différents circuits partiels photo-répétés en tenant en compte des différentes sources de cette désynchronisation à savoir les larges dimensions de ce type de circuit, la variabilité des procédés de fabrication microélectronique et le gradient de la température aux environs du circuit. L'Homme du métier peut concevoir les différents circuits utilisés pour réaliser les fonctions décrites dans les différents modes de réalisation de l'invention qu'il soit le mode automatisé pendant le fonctionnement du système ou le mode manuel pendant une phase de validation avant la mise en marche du système.

Claims (10)

  1. Système sur puce (SoC) comprenant :
    un circuit (IC) formé de N motifs adjacents tous identiques correspondant à N circuits partiels identiques adjacents (C1, C2, C3) de rang i = 1 à i = N dans l'ordre de succession des circuits partiels, le circuit intégré (IC) nécessitant pour son fonctionnement un signal maître (CLK) reçu sur un circuit partiel de rang 1 et transmis en cascade d'un circuit partiel de rang i au circuit partiel de rang i+1 par une ligne conductrice principale (LP) dans chaque circuit partiel, chaque circuit partiel de rang i comprenant :
    - un premier circuit de compensation de délai (CA1, CA2, CA3) dont l'entrée est connectée à la ligne conductrice principale (LP), le premier circuit de compensation de délai établissant un premier retard de propagation entre son entrée et sa sortie ;
    - un premier composant d'insertion de délai programmable (DP1, DP2, DP3) en série avec le premier circuit de compensation de délai ;
    - un second composant d'insertion de délai programmable (DP'1, DP'2, DP'3) en série avec le premier composant d'insertion de délai programmable (DP1, DP2, DP3) ;
    - un second circuit de compensation de délai (CR1, CR2, CR3) connecté à la sortie du second composant d'insertion de délai programmable (DP'1, DP'2, DP'3), le second circuit de compensation de délai établissant un second retard de propagation entre son entrée et sa sortie ;
    - N lignes conductrices (LC1,1 ; LC1,2 ; LC1,3) de rang j=1 à j=N tel que la ligne de rang j du circuit partiel de rang i est connectée à la ligne de rang j du circuit partiel de rang i+1,
    la ligne conductrice de rang j=i du circuit partiel de rang i étant connectée à la sortie du second circuit de compensation de délai du circuit partiel de rang i,
    le circuit intégré (IC) comprenant en outre un circuit de calibration (CAL) à N entrées reliées respectivement aux N lignes conductrices, configuré pour générer un signal (dphi) de mesure du déphasage entre chaque couple de signaux reçus sur deux entrées respectives du circuit de calibration (CAL), le signal de mesure étant destiné à piloter chaque composant d'insertion de délai programmable (DP1, DP2, DP3, DP'1, DP'2, DP'3) de chaque circuit partiel,
    la sortie du premier composant d'insertion de délai programmable du circuit partiel de rang i fournissant ainsi un signal local (ClkL1, ClkL2, ClkL3) pour ce circuit partiel.
  2. Système sur puce (SoC) selon la revendication 1, dans lequel le signal maître (Clk) est un signal d'horloge général et le signal local (CIkL1, ClkL2, ClkL3) issu du premier composant d'insertion de délai programmable (DP1, DP2, DP3) de rang i est un signal d'horloge locale pour le circuit partiel de rang i.
  3. Système sur puce (SoC) selon l'une quelconque des revendications précédentes, dans lequel le délai de propagation à travers le premier circuit de compensation de délai (CA1, CA2, CA3) est égal au délai de propagation à travers le second circuit de compensation de délai (CR1, CR2, CR3).
  4. Système sur puce (SoC) selon l'une quelconque des revendications précédentes comprenant un convertisseur analogique-numérique (CAN) pour convertir le signal de mesure de déphasage (dphi) en signal numérique (dphi_num) et un circuit de programmation (PROG) connecté à la sortie du convertisseur analogique-numérique (CAN) pour commander les composants d'insertion de délai programmables dans chaque circuit partiel de rang i.
  5. Système sur puce (SoC) selon l'une quelconque des revendications précédentes, dans lequel le circuit de calibration (CAL) comprend :
    un premier multiplexeur de calibration (MUX_CAL) à N entrées reliées respectivement aux N entrées du circuit de calibration,
    un second multiplexeur de calibration (MUX'_CAL) à N entrées reliées respectivement aux N entrées du circuit de calibration,
    un circuit logique (XOR) assurant la fonction OU EXCLUSIF à deux entrées reliées respectivement aux sorties des multiplexeurs de calibration (MUX_CAL, MUX'_CAL),
    un élément capacitif (Cap1) entre la sortie du circuit logique (XOR) et la masse électrique,
    une source de courant (Ibias) pour alimenter le circuit de calibration (CAL),
    un commutateur d'activation (SW1) contrôlé par la sortie du circuit logique (XOR),
    un commutateur de réinitialisation (SW2) connecté en parallèle à l'élément capacitif (Cap1).
  6. Système sur puce (SoC) selon l'une quelconque des revendications précédentes dans lequel
    le premier circuit de compensation de délai (CA1, CA2, CA3) d'un circuit partiel de rang i comprend :
    une première ligne conductrice de compensation (LS) à N sorties successives (S1 ; S2 ; S3) de rang j = 1 à N, reliée à la ligne principale (LP)
    un premier multiplexeur (MUX1, MUX2, MUX3) à N entrées de rang j = 1 à N reliées respectivement à chacune des N sorties de la première ligne conductrice de compensation (LS) et à une sortie reliée à la sortie du premier circuit de compensation de délai (CA1, CA2, CA3),
    le second circuit de compensation de délai (CR1, CR2, CR3) d'un circuit partiel de rang i comprend :
    une seconde ligne conductrice de compensation (LS') à N sorties successives (S'1 ; S'2 ; S'3) de rang j = 1 à N, reliée à la sortie du second composant d'insertion de délai programmable (DP'1, DP'2, DP'3),
    un second multiplexeur (MUX'1, MUX'2, MUX'3) à N entrées de rang j = 1 à N reliées respectivement à chacune des N sorties de la seconde ligne conductrice de compensation (LS') et à une sortie reliée à la sortie du second circuit de compensation de délai (CR1, CR2, CR3).
  7. Système sur puce (SoC) selon la revendication 6, dans lequel
    le premier multiplexeur (MUX1, MUX2, MUX3) du circuit partiel de rang i est configuré pour sélectionner la sortie de rang j=i parmi les N sorties de la première ligne de compensation (LS) à partir d'un premier signal de contrôle (cont),
    le second multiplexeur (MUX'1, MUX'2, MUX'3) du circuit partiel de rang i est configuré pour sélectionner la sortie de rang i parmi les N sorties de la seconde ligne de compensation (LS') à partir d'un second signal de contrôle (cont').
  8. Système sur puce (SoC) selon l'une des revendications 6 ou 7, dans lequel
    au moins un amplificateur tampon (BF) est inséré dans la ligne principale (LP),
    un amplificateur tampon identique (BF) respectif est inséré dans la première ligne de compensation de délai (LS) entre chacune de ses sorties et la sortie de rang immédiatement suivant de la ligne,
    un amplificateur tampon identique (BF) respectif est inséré dans la seconde ligne de compensation de délai (LS') entre chacune de ses sorties et la sortie de rang immédiatement suivant de la ligne.
  9. Système sur puce (SoC) selon l'une quelconque des revendications 6 à 8 comprenant dans chaque circuit partiel de rang i un circuit d'incrémentation d'une unité (INCR) pour recevoir les signaux de contrôle (cont ,cont') des circuits multiplexeurs (MUX1, MUX'1, MUX2, MUX'2, MUX3, MUX'3) du circuit partiel de rang i, incrémenter d'une unité le rang de l'entrée sélectionnée et propager le signal de commande incrémenté vers les circuits multiplexeurs (MUX1, MUX'1, MUX2, MUX'2, MUX3, MUX'3) du circuit partiel de rang i+1.
  10. Système sur puce (SoC) selon l'une quelconque des revendications précédentes, dans lequel les circuits partiels identiques adjacents (C1, C2, C3) sont réalisés au moyen d'une succession d'expositions photo-lithographiques d'un même masque, décalées spatialement.
EP21150586.2A 2020-02-11 2021-01-07 Distribution et calibration de signaux synchronisés à travers un circuit intégré obtenu par photo-répétition Active EP3866341B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR2001341A FR3107150B1 (fr) 2020-02-11 2020-02-11 Distribution et calibration de signaux synchronisés à travers un circuit intégré obtenu par photo-répétition

Publications (3)

Publication Number Publication Date
EP3866341A1 true EP3866341A1 (fr) 2021-08-18
EP3866341C0 EP3866341C0 (fr) 2025-08-27
EP3866341B1 EP3866341B1 (fr) 2025-08-27

Family

ID=71661943

Family Applications (1)

Application Number Title Priority Date Filing Date
EP21150586.2A Active EP3866341B1 (fr) 2020-02-11 2021-01-07 Distribution et calibration de signaux synchronisés à travers un circuit intégré obtenu par photo-répétition

Country Status (2)

Country Link
EP (1) EP3866341B1 (fr)
FR (1) FR3107150B1 (fr)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19510038C1 (de) * 1995-03-20 1996-08-14 Siemens Nixdorf Inf Syst Anordnung zum Autokalibrieren der Taktverteilung bei synchronen digitalen Schaltungen
US6774694B1 (en) * 2001-12-26 2004-08-10 Analog Devices, Inc. Timing vernier architecture for generating high speed, high accuracy timing edges
FR2932336A1 (fr) * 2008-06-06 2009-12-11 Tiempo Circuit asynchrone insensible aux delais avec circuit d'insertion de delai
EP2980992A1 (fr) 2014-08-01 2016-02-03 Pyxalis Circuit integré photorépété avec compensation des retards de propagation de signaux, notamment de signaux d'horloge

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19510038C1 (de) * 1995-03-20 1996-08-14 Siemens Nixdorf Inf Syst Anordnung zum Autokalibrieren der Taktverteilung bei synchronen digitalen Schaltungen
US6774694B1 (en) * 2001-12-26 2004-08-10 Analog Devices, Inc. Timing vernier architecture for generating high speed, high accuracy timing edges
FR2932336A1 (fr) * 2008-06-06 2009-12-11 Tiempo Circuit asynchrone insensible aux delais avec circuit d'insertion de delai
EP2980992A1 (fr) 2014-08-01 2016-02-03 Pyxalis Circuit integré photorépété avec compensation des retards de propagation de signaux, notamment de signaux d'horloge

Also Published As

Publication number Publication date
FR3107150B1 (fr) 2022-01-21
EP3866341C0 (fr) 2025-08-27
FR3107150A1 (fr) 2021-08-13
EP3866341B1 (fr) 2025-08-27

Similar Documents

Publication Publication Date Title
JP7491335B2 (ja) 撮像素子、及び撮像装置
FR2611987A1 (fr) Detecteur d'image du type a dispositifs a couplage de charge
FR2709624A1 (fr) Synthétiseur de fréquence.
EP0143039A1 (fr) Procédé de fabrication d'une matrice de composants électroniques
EP0645888A1 (fr) Ligne à retard numérique
FR2712987A1 (fr) Procédé et circuit de test de circuits intégrés.
FR2682521A1 (fr) Dispositif integre a memoire a semiconducteurs.
FR2790842A1 (fr) Procede de fabrication d'un circuit de test sur une plaquette de silicium
EP2887176A1 (fr) Circuit électronique à référence de courant PTAT auto-calibrée, et procédé pour sa mise en action
EP1114377A1 (fr) Systeme modulaire d'acquisition de donnees
EP4020978B1 (fr) Procede d'etalonnage d'une matrice de photodetecteurs, dispositif d'etalonnage et systeme d'imagerie associes
EP2177020A1 (fr) Procédé de correction de sensibilité et capteur d'image matriciel pour la mise en oeuvre de ce procédé
EP3866341B1 (fr) Distribution et calibration de signaux synchronisés à travers un circuit intégré obtenu par photo-répétition
EP0474541B1 (fr) Procédé et dispositif de réglage des signaux d'horloge dans un système synchrone
EP3102956A1 (fr) Procédé de caractérisation du fonctionnement d'un circuit électronique numérique et circuit électronique numérique
EP2833622A1 (fr) Diagnostic de l'etat defectueux d'une matrice de detection bolométrique
FR2848302A1 (fr) Procede de calibration d'une source hyperfrequence
EP0696116B1 (fr) Procédé d'échantillonnage d'un signal numérique en série
EP2980992B1 (fr) Circuit intégré photorépété avec compensation des retards de propagation de signaux, notamment de signaux d'horloge
EP0393763A1 (fr) Procédé de correction des dispersions des décalages présentés par les détecteurs photoélectriques et dispositif de correction utilisant un tel procédé
FR2846790A1 (fr) Dispositif pour la determination de la version de masque utilisee pour chaque couche metal d'un circuit integre
US10616514B2 (en) Hybrid calibration method for row and column noise correction
EP3860113A1 (fr) Procédé de correction de défauts et notamment de réduction du bruit dans une image fournie par capteur d'image
FR3096796A1 (fr) Dispositif à plusieurs domaines d'horloge
BE1014890A4 (fr) Circuit de traitement video.

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN PUBLISHED

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20220214

RBV Designated contracting states (corrected)

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

GRAP Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOSNIGR1

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: GRANT OF PATENT IS INTENDED

INTG Intention to grant announced

Effective date: 20250331

GRAS Grant fee paid

Free format text: ORIGINAL CODE: EPIDOSNIGR3

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE PATENT HAS BEEN GRANTED

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

REG Reference to a national code

Ref country code: CH

Ref legal event code: EP

REG Reference to a national code

Ref country code: DE

Ref legal event code: R096

Ref document number: 602021036950

Country of ref document: DE

REG Reference to a national code

Ref country code: IE

Ref legal event code: FG4D

Free format text: LANGUAGE OF EP DOCUMENT: FRENCH

U01 Request for unitary effect filed

Effective date: 20250908

U07 Unitary effect registered

Designated state(s): AT BE BG DE DK EE FI FR IT LT LU LV MT NL PT RO SE SI

Effective date: 20250912

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IS

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20251227

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 20251218

Year of fee payment: 6

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: NO

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20251127

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: HR

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20250827

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GR

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20251128

U20 Renewal fee for the european patent with unitary effect paid

Year of fee payment: 6

Effective date: 20251218

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: PL

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20250827

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: RS

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20251127

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: ES

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20250827

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: SM

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20250827

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: CZ

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20250827

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: SK

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20250827