EP4500582A1 - Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi) - Google Patents

Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)

Info

Publication number
EP4500582A1
EP4500582A1 EP23715149.3A EP23715149A EP4500582A1 EP 4500582 A1 EP4500582 A1 EP 4500582A1 EP 23715149 A EP23715149 A EP 23715149A EP 4500582 A1 EP4500582 A1 EP 4500582A1
Authority
EP
European Patent Office
Prior art keywords
layer
substrate
trapping
piezoelectric
poi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23715149.3A
Other languages
German (de)
English (en)
Inventor
Brice Tavel
Isabelle Bertrand
Christelle Veytizou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of EP4500582A1 publication Critical patent/EP4500582A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/704—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings
    • H10N30/706—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings characterised by the underlying bases, e.g. substrates
    • H10N30/708—Intermediate layers, e.g. barrier, adhesion or growth control buffer layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1914—Preparing SOI wafers using bonding
    • H10P90/1916—Preparing SOI wafers using bonding with separation or delamination along an ion implanted layer, e.g. Smart-cut
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/03—Assembling devices that include piezoelectric or electrostrictive parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/07—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
    • H10N30/072—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by laminating or bonding of piezoelectric or electrostrictive bodies
    • H10N30/073—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by laminating or bonding of piezoelectric or electrostrictive bodies by fusion of metals or by adhesives
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/85—Piezoelectric or electrostrictive active materials
    • H10N30/853—Ceramic compositions
    • H10N30/8542—Alkali metal based oxides, e.g. lithium, sodium or potassium niobates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02543—Characteristics of substrate, e.g. cutting angles
    • H03H9/02574—Characteristics of substrate, e.g. cutting angles of combined substrates, multilayered substrates, piezoelectrical layers on not-piezoelectrical substrate

Definitions

  • Piezoelectric substrate on insulator (POI) and method of manufacturing a piezoelectric substrate on insulator (POI)
  • the invention relates to a piezoelectric substrate on insulator (POI) comprising in this order a support substrate, a trapping structure, a dielectric layer and a piezoelectric layer, as well as a method of manufacturing such a POI substrate.
  • POI piezoelectric substrate on insulator
  • Such substrates are known in the state of the art, for example a POI substrate comprising a monocrystalline silicon substrate, a polycrystalline silicon trapping structure, a silicon oxide layer and a piezoelectric layer, in particular a layer of lithium tantalate (LTO) or lithium niobate (LNO).
  • LTO lithium tantalate
  • LNO lithium niobate
  • the trapping structure makes it possible to reduce losses linked to parasitic conduction effects at the interface between the support substrate and the dielectric layer.
  • the trapping layer which is inserted between the support substrate and the dielectric layer, serves to reduce the lifespan of the charges in this region.
  • the object of the invention is therefore to increase the number of traps with less risk of the appearance of parasitic effects.
  • a piezoelectric substrate on insulator comprising: a support substrate, in particular a silicon-based substrate, a piezoelectric layer, in particular a layer of lithium tantalate (LTO) or lithium niobate (LNO), a dielectric layer, in particular a silicon oxide layer, sandwiched between the piezoelectric layer and the support substrate, and a trapping structure sandwiched between the dielectric layer and the support substrate comprising a first trapping layer based on polycrystalline or amorphous or porous silicon, preferably based on polycrystalline silicon.
  • LTO lithium tantalate
  • LNO lithium niobate
  • a dielectric layer in particular a silicon oxide layer
  • a trapping structure sandwiched between the dielectric layer and the support substrate comprising a first trapping layer based on polycrystalline or amorphous or porous silicon, preferably based on polycrystalline silicon.
  • This POI substrate is characterized in that the trapping structure comprises a second trapping layer based on a different material
  • the second trapping layer may be based on silicon carbide.
  • a second layer based on silicon carbide effectively reduces parasitic currents.
  • the second trapping layer based on silicon carbide may be thinner than the first layer.
  • a thinner layer of silicon carbide makes it possible to increase the number of traps, while limiting the appearance of parasitic modes due to the presence of the trapping structure, particularly in comparison with a trapping layer silicon-based mono-material having the same trap number.
  • the second trapping layer based on silicon carbide may have a thickness less than or equal to 500nm, in particular a thickness less than or equal to 200nm, more in particular less than or equal to 50nm. Even for such small thicknesses, a sufficient increase in the number of traps is observed.
  • the first silicon-based trapping layer may have a thickness less than or equal to 2 pm, in particular a thickness less than or equal to 1 pm.
  • the second trapping layer can be directly formed on the first trapping layer.
  • a compact structure can be maintained.
  • the first trapping layer is positioned between the support substrate and the second trapping layer. This facilitates the formation of the trapping structure, because a layer of silicon carbide is deposited at a lower temperature than a layer of silicon.
  • the trapping structure comprises only the first trapping layer and the second trapping layer.
  • the trapping structure is arranged directly on the substrate and the dielectric layer is arranged directly on the trapping structure.
  • the object of the invention is also achieved by a method of manufacturing a piezoelectric substrate on insulator (POI) as described above and comprising the steps of: providing a support substrate, in particular a silicon-based substrate , provide a substrate comprising a piezoelectric layer, in particular a substrate comprising lithium tantalate (LTO) or lithium niobate (LNO), form a trapping structure over the support substrate, form a dielectric layer, in particular a silicon oxide layer, over the substrate comprising a piezoelectric layer and/or over the trapping structure, assembling the piezoelectric substrate with the support substrate such that the dielectric layer and the trapping structure are sandwiched between the piezoelectric layer and the support substrate, characterized in that the formation of the trapping structure comprises the formation of a first layer to based on polycrystalline or amorphous or porous silicon, preferably based on polycrystalline silicon, and the formation of a second trapping layer based on a different material.
  • LTO lithium tantalate
  • the method of manufacturing a piezoelectric substrate may further comprise a step of: forming a weakening zone inside the piezoelectric layer, in particular before the assembly step, and carrying out a fracture along the weakening zone to separate part of the piezoelectric layer from the remainder of the substrate comprising the piezoelectric layer after the assembly step to transfer the part of the piezoelectric layer to the support substrate.
  • This process makes it possible to manufacture the POI substrates according to the invention in an industrial manner.
  • Figure 1 schematically represents a piezoelectric substrate on insulator (POI) according to a first embodiment of the invention.
  • Figure 2 schematically represents a method of manufacturing a piezoelectric substrate on insulator (POI) according to a second embodiment of the invention.
  • Figure 1 schematically represents a piezoelectric substrate on insulator (POI) 100 according to the first embodiment of the invention.
  • the piezoelectric substrate on insulator 100 comprises a support substrate 102.
  • the support substrate 102 is a silicon-based substrate, in particular a monocrystalline silicon wafer.
  • a trapping structure 104 is arranged over the support substrate 102.
  • the trapping structure 104 may be in direct contact with the support substrate 102.
  • the trapping structure 104 has a thickness equal to or less than 2 pm, preferably equal to or less at 1 pm, even more preferably equal to or less than 600nm.
  • the trapping structure 104 comprises two layers: a first trapping layer 104a and a second trapping layer 104b having a material different from the material of the first trapping layer 104a.
  • the trapping structure 104 comprises only the first trapping layer 104a and the second trapping layer 104b.
  • the first trapping layer 104a is based on polycrystalline silicon or based on amorphous silicon or based on porous silicon.
  • the second trapping layer 104b is based on silicon carbide (SiC).
  • SiC silicon carbide
  • these are layers deposited by low pressure chemical vapor deposition (LPCVD) or by chemical vapor deposition activated by plasma (PECVD) or by high density plasma activated chemical vapor deposition (HDP-CVD).
  • the two trapping layers 104a, 104b have different thicknesses.
  • the silicon-based trapping layer 104a preferably has a thickness less than or equal to 2 pm, in particular a thickness less than or equal to 1 pm.
  • the trapping layer based on silicon carbide 104b preferably has a thickness less than or equal to 500nm, in particular a thickness less than or equal to 200nm, and more particularly a thickness less than or equal to 50nm.
  • the first trapping layer 104a has a thickness of 500nm and the second trapping layer 104b has a thickness of 50nm.
  • a dielectric layer 106 is arranged above, in particular directly on the trapping structure 104.
  • the dielectric layer 106 is preferably a layer based on silicon oxide.
  • the dielectric layer 106 preferably has a thickness between 100nm and 1 pm, in particular between 200nm and 700nm.
  • the dielectric layer 106 can be formed by CVD deposition or any other suitable deposition process.
  • a piezoelectric layer 108 is arranged above, in particular directly on the dielectric layer 106. This is preferably a layer of lithium tantalate (LTO) or lithium niobate (LNO). The piezoelectric layer 108 typically has a thickness of between 200nm and 1 pm.
  • LTO lithium tantalate
  • LNO lithium niobate
  • the order of the first trapping layer 104a and the second trapping layer 104b can be reversed.
  • it is the second trapping layer based on silicon carbide which is located between the support substrate 102 and the first trapping layer 104a based on polycrystalline silicon or based on amorphous silicon or based on porous silicon.
  • Figure 2 schematically represents a method of manufacturing a piezoelectric substrate on insulator (POI) according to the second embodiment of the invention to obtain a POI substrate 100 according to the first embodiment as described above in relation with Figure 1.
  • POI piezoelectric substrate on insulator
  • step II) provides for the formation of the trapping structure 104 on a free surface 120 of the support substrate 102.
  • the formation of the trapping structure 104 begins with the formation of a first trapping layer 104a produced by low pressure chemical vapor deposition (LPCVD).
  • LPCVD low pressure chemical vapor deposition
  • the formation of the first trapping layer 104a of step II) can be carried out by a thermal growth technique or by physical vapor deposition (PVD).
  • the trapping layer 104a formed on the support substrate 102 is a layer based on polycrystalline silicon, based on amorphous silicon or based on porous silicon.
  • the thickness of the trapping layer 104a is equal to or less than 2 pm, in particular equal to or less than 1 pm.
  • a second trapping layer 104b is formed on the first trapping layer 104b.
  • This second trapping layer 104b is based on silicon carbide.
  • the second trapping layer 104b is formed with a thickness less than the first trapping layer, preferably with a thickness equal to or less than 500nm, in particular a thickness less than or equal to 200nm, more particularly with a thickness equal to or less at 50nm.
  • the second trapping layer 104b is produced by low-pressure chemical vapor deposition (LPCVD) or by plasma-activated chemical vapor deposition (PECVD) or by high-density plasma-activated chemical vapor deposition (HDP-CVD). .
  • LPCVD low-pressure chemical vapor deposition
  • PECVD plasma-activated chemical vapor deposition
  • HDP-CVD high-density plasma-activated chemical vapor deposition
  • the formation of the second trapping layer 104b during step II) can be carried out by a thermal growth technique or by physical vapor deposition (PVD).
  • PVD physical vapor deposition
  • the formation of the second trapping layer 104b is carried out at a lower temperature than the first trapping layer 104a.
  • one or more treatments of the surface of the first trapping layer 104a can take place, such as polishing, in particular CMP type polishing, or activation of the surface by plasma treatment or ozone.
  • a dielectric layer 106a is formed on the free surface 122 of the second trapping layer 104b.
  • the dielectric layer 106a is preferably a silicon oxide layer formed by chemical vapor deposition (CVD) or physical vapor deposition (PVD).
  • the dielectric layer 106a preferably has a thickness equal to or less than 1 pm, in particular equal to or less than 700 nm.
  • a heat treatment can be carried out after deposition of the dielectric layer 106a to densify it.
  • a substrate 124 comprising a piezoelectric layer 126 in particular a substrate 124 comprising lithium tantalate (LTO) or lithium niobate (LNO), is provided.
  • the piezoelectric layer 124 is, in this embodiment, arranged over a base substrate 126.
  • the piezoelectric layer 126 is a solid layer and forms the entire substrate 124.
  • a second dielectric layer 106b in particular a layer of silicon oxide, is produced on the free surface 130 of the piezoelectric layer 126.
  • This layer is produced in the same manner as the dielectric layer 106a formed during stage III).
  • the thickness is chosen such that the sum of the thicknesses of the two dielectric layers 106a and 106b is between 10Onm and 1 pm, in particular between 200nm and 700nm.
  • one or more surface treatment steps of the free surface 130 of the substrate 124 comprising a piezoelectric layer can be carried out before the formation of the dielectric layer 106b.
  • a surface activation treatment can be carried out, such as a plasma treatment and/or an ozone-based treatment.
  • step VI) the substrate 124 obtained after step V) is assembled with the support substrate 102 obtained in step III) to form a support substrate - substrate assembly 132 comprising a piezoelectric layer.
  • the assembly is implemented in such a way that the dielectric layers 106a and 106b are placed in direct contact. Assembly is preferably carried out by molecular adhesion.
  • a thinning step VII) of the assembly 132 is carried out to obtain the POI substrate 100 with a thinner piezoelectric layer 108, as illustrated in Figure 1.
  • the thinning step can be carried out by grinding, or by a step of forming a weakening zone in the piezoelectric layer 126 before the assembly step VI), so as to delimit the piezoelectric layer 108 to be transferred to the support substrate 102, followed by fracturing.
  • This step of forming a weakened zone is carried out by implantation of atomic or ionic species in the piezoelectric layer 126.
  • the atomic or ionic implantation can be carried out in such a way that the weakened zone is located inside of the piezoelectric layer 126 and delimits a piezoelectric layer 108 to be transferred from the rest of the piezoelectric layer 126.
  • a step of fracturing the assembly 132 by providing thermal and/or mechanical energy at the level of the weakening zone of the piezoelectric layer 126 is then produced, in order to obtain the piezoelectric substrate on insulator (POI) 100.
  • the bonding between the support substrate 102 and the substrate 124 can also be done between the trapping structure 104 and the dielectric layer 106b, that is to say without carrying out step III), or between the layer dielectric 106a and the piezoelectric layer 126.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

Divulgué est un substrat piézoélectrique sur isolant (POI) (100) comprenant un substrat support (102), en particulier un substrat à base de silicium, une couche piézoélectrique (108), en particulier une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO), une couche diélectrique (106), en particulier une couche d'oxyde en silicium, en sandwich entre la couche piézoélectrique (108) et le substrat support (102), une structure de piégeage (104) en sandwich entre la couche diélectrique (106) et le substrat support (102). La structure de piégeage (104) comprend au moins deux couches de piégeage (104a, 104b) à base de matériaux différents. L'invention concerne également un procédé de fabrication d'un substrat piézoélectrique sur isolant (POI).

Description

Description
Titre de l’invention : Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)
[001]. L’invention concerne un substrat piézoélectrique sur isolant (POI) comprenant dans cet ordre un substrat support, une structure de piégeage, une couche diélectrique et une couche piézoélectrique, ainsi qu’un procédé de fabrication d’un tel substrat POI.
[002]. De tels substrats sont connus dans l’état de l’art, par exemple un substrat POI comprenant un substrat silicium monocristallin, une structure de piégeage en silicium polycristallin, une couche d’oxyde de silicium et une couche piézoélectrique, en particulier une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO). La structure de piégeage permet de réduire des pertes liées à des effets de conduction parasitique à l’interface entre le substrat support et la couche diélectrique. En effet, la couche de piégeage, qui est insérée entre le substrat support et la couche diélectrique, sert à réduire la durée de vie des charges dans cette région.
[003]. Cependant on observe que, lors de traitements thermiques dans le cadre de ou ultérieurs à la fabrication des substrats POI, des éléments métalliques de la couche piézoélectrique, tel que le lithium, peuvent diffuser à travers la couche diélectrique et la structure de piégeage jusqu’à l’interface avec le substrat support. L’accumulation de ces éléments métalliques réduit les performances de la structure de piégeage et la suppression des courants parasitiques est ainsi négativement affectée.
[004]. Il est possible d’augmenter l’épaisseur de la couche de piégeage pour augmenter le nombre de pièges disponibles. Or, dans ce cas, des modes parasites apparaissent dans des dispositifs utilisant le substrat POI, tels que des filtres, des capteurs etc.
[005]. L’objet de l’invention est donc d’augmenter le nombre de pièges avec moins de risque d’apparition d’effets parasites.
[006]. L’objet de l’invention est réalisé par un substrat piézoélectrique sur isolant (POI) comprenant : un substrat support, en particulier un substrat à base de silicium, une couche piézoélectrique, en particulier une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO), une couche diélectrique, en particulier une couche d’oxyde de silicium, en sandwich entre la couche piézoélectrique et le substrat support, et une structure de piégeage en sandwich entre la couche diélectrique et le substrat support comprenant une première couche de piégeage à base de silicium polycristallin ou amorphe ou poreux, de préférence à base de silicium polycristallin. Ce substrat POI est caractérisé en ce que la structure de piégeage comprend une deuxième couche de piégeage à base d’un matériau différent.
[007]. L’ajout d’une deuxième couche de piégeage avec un matériau différent dans la structure de piégeage permet d’augmenter le nombre de pièges, sans avoir à augmenter l’épaisseur totale de la structure de piégeage dans la même mesure qu’il le serait nécessaire dans le cas d’une structure de piégeage mono-matériau. [008]. Selon un mode de réalisation, la deuxième couche de piégeage peut être à base de carbure de silicium. Une deuxième couche à base de carbure de silicium permet de réduire de manière efficace les courants parasitiques.
[009]. Selon un mode de réalisation, la deuxième couche de piégeage à base de carbure de silicium peut être plus fine que la première couche. Ainsi l’apport d’une couche plus mince de carbure de silicium permet d’augmenter le nombre de pièges, tout en limitant l’apparition de modes parasites dus à la présence de la structure de piégeage, notamment en comparaison avec une couche de piégeage mono-matériau à base de silicium ayant le même nombre de piège.
[0010]. Selon un mode de réalisation, la deuxième couche de piégeage à base de carbure de silicium peut avoir une épaisseur inférieure ou égale à 500nm, en particulier une épaisseur inférieure ou égale à 200nm, plus en particulier inférieure ou égale à 50nm. Même pour de telles faibles épaisseurs, on observe une augmentation suffisante du nombre de pièges.
[0011]. Selon un mode de réalisation, la première couche de piégeage à base de silicium peut avoir une épaisseur inférieure ou égale à 2pm, en particulier une épaisseur inférieure ou égale à 1 pm. En utilisant une deuxième couche de piégeage, il devient possible de maintenir l’épaisseur de la première couche de piégeage suffisamment faible. Ainsi les modes parasites dus à cette couche ne peuvent pas se développer, ou tout au moins leur contribution reste négligeable.
[0012]. Selon un mode de réalisation, la deuxième couche de piégeage peut être directement formée sur la première couche de piégeage. Ainsi peut être maintenue une structure compacte.
[0013]. Selon un mode de réalisation, la première couche de piégeage est positionnée entre le substrat support et la deuxième couche de piégeage. Ceci facilite la formation de la structure de piégeage, car une couche de carbure de silicium est déposée à plus basse température qu’une couche de silicium.
[0014]. Selon un mode de réalisation, la structure de piégeage comprend seulement la première couche de piégeage et la deuxième couche de piégeage.
[0015]. Selon un mode de réalisation, la structure de piégeage est arrangée directement sur le substrat et la couche diélectrique est arrangée directement sur la structure de piégeage.
[0016]. L’objet de l’invention est également réalisé par un procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) tel que décrit ci-dessus et comprenant les étapes de : fournir un substrat support, en particulier un substrat à base de silicium, fournir un substrat comprenant une couche piézoélectrique, en particulier un substrat comprenant du tantalate de lithium (LTO) ou du niobate de lithium (LNO), former une structure de piégeage par-dessus le substrat support, former une couche diélectrique, en particulier une couche d’oxyde de silicium, par-dessus le substrat comprenant une couche piézoélectrique et/ou par-dessus la structure de piégeage, assembler le substrat piézoélectrique avec le substrat support tel que la couche diélectrique et la structure de piégeage sont en sandwich entre la couche piézoélectrique et le substrat support, caractérisé en ce que la formation de la structure de piégeage comprend la formation d’une première couche à base de silicium polycristallin ou amorphe ou poreux, de préférence à base de silicium polycristallin, et la formation d’une deuxième couche de piégeage à base d’un matériau différent.
[0017]. Selon un mode de réalisation, le procédé de fabrication d’un substrat piézoélectrique peut comprendre de plus une étape de : former une zone de fragilisation à l’intérieur de la couche piézoélectrique, en particulier avant l’étape d’assemblage, et réaliser une fracture le long de la zone de fragilisation pour séparer une partie de la couche piézoélectrique du restant du substrat comprenant la couche piézoélectrique après l’étape d’assemblage pour transférer la partie de la couche piézoélectrique sur le substrat support. Ce procédé permet de fabriquer les substrats POI selon l’invention de manière industrielle.
[0018]. L’invention et ses avantages sont décrits plus en détail dans la suite au moyen de modes de réalisation avantageux exemplaires et en se référant notamment aux figures d’accompagnement suivantes, dans lesquelles les numéros de référence identifient des caractéristiques de l’invention.
[0019]. [Figure 1] représente schématiquement un substrat piézoélectrique sur isolant (POI) selon un premier mode de réalisation de l’invention.
[0020]. [Figure 2] représente schématiquement un procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) selon un deuxième mode de réalisation de l’invention.
[0021]. Les modes de réalisation décrits sont simplement des configurations possibles et il convient de garder à l'esprit que les caractéristiques individuelles telles que décrites ci-dessus peuvent être fournies indépendamment les unes des autres, ou peuvent être omises intégralement lors de la mise en oeuvre de la présente invention.
[0022]. [Figure 1] représente schématiquement un substrat piézoélectrique sur isolant (POI) 100 selon le premier mode de réalisation de l’invention.
[0023]. Le substrat piézoélectrique sur isolant 100 comprend un substrat support 102. Dans ce premier mode de réalisation, le substrat support 102 est un substrat à base de silicium, notamment une plaquette de silicium monocristallin.
[0024]. Une structure de piégeage 104 est agencée par-dessus le substrat support 102. La structure de piégeage 104 peut être en contact direct avec le substrat support 102. La structure de piégeage 104 a une épaisseur égale ou inférieure à 2pm, de préférence égale ou inférieure à 1 pm, encore plus de préférence égale ou inférieure à 600nm.
[0025]. Selon le premier mode de réalisation la structure de piégeage 104 comprend deux couches : une première couche de piégeage 104a et une deuxième couche de piégeage 104b ayant un matériau différent du matériau de la première couche de piégeage 104a.
[0026]. Selon une variante, la structure de piégeage 104 comprend seulement la première couche de piégeage 104a et la deuxième couche de piégeage 104b.
[0027]. La première couche de piégeage 104a est à base de silicium polycristallin ou à base de silicium amorphe ou à base de silicium poreux. La deuxième couche de piégeage 104b est é base de carbure de silicium (SiC). De préférence il s’agit de couches déposées par dépôt chimique en phase vapeur à basse pression (LPCVD) ou par dépôt chimique en phase vapeur activé par plasma (PECVD) ou par dépôt chimique en phase vapeur activé par plasma haute densité (HDP- CVD).
[0028]. Dans ce mode de réalisation les deux couches de piégeage 104a, 104b ont des épaisseurs différentes. La couche de piégeage à base de silicium 104a a, de préférence, une épaisseur inférieure ou égale à 2pm, en particulier une épaisseur inférieure ou égale à 1 pm. La couche de piégeage à base de carbure de silicium 104b a de préférence une épaisseur inférieure ou égale à 500nm, en particulier une épaisseur inférieure ou égale à 200nm, et plus en particulier une épaisseur inférieure ou égale à 50nm. Selon un exemple de l’invention, la première couche de piégeage 104a a une épaisseur de 500nm et la deuxième couche de piégeage 104b a une épaisseur de 50nm.
[0029]. Une couche diélectrique 106 est agencée par-dessus, en particulier directement sur la structure de piégeage 104. La couche diélectrique 106 est de préférence une couche à base d’oxyde de silicium. La couche diélectrique 106 a de préférence une épaisseur entre 100nm et 1 pm, en particulier entre 200nm et 700nm. La couche diélectrique 106 peut être formée par dépôt CVD ou tout autre procédé de dépôt approprié.
[0030]. Une couche piézoélectrique 108 est agencée par-dessus, en particulier directement sur la couche diélectrique 106. Il s’agit de préférence d’une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO). La couche piézoélectrique 108 a typiquement une épaisseur comprise entre 200nm et 1 pm.
[0031]. L’utilisation d’une structure de piégeage 104 avec deux couches de piégeage 104a, 104b de matériaux différents permet d’augmenter le nombre de pièges sans pour autant augmenter l’épaisseur de la structure de piégeage 104 de manière excessive.
[0032]. En ajoutant une deuxième couche de piégeage 104b d’un matériau différent, et en particulier plus mince, il devient possible d’augmenter le nombre de pièges tout en gardant une épaisseur suffisamment faible de la structure de piégeage pour limiter l’apparition de modes parasites dans des dispositifs finaux tels que des capteurs, des filtres etc.
[0033]. Selon une variante, l’ordre de la première couche de piégeage 104a et de la deuxième couche de piégeage 104b peut être inversé. Dans ce cas c’est la deuxième couche de piégeage à base de carbure de silicium qui se trouve entre le substrat support 102 et la première couche de piégeage 104a à base de silicium polycristallin ou à base de silicium amorphe ou à base de silicium poreux.
[0034]. [Figure 2] représente schématiquement un procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) selon le deuxième mode de réalisation de l’invention pour obtenir un substrat POI 100 selon le premier mode de réalisation tel que décrit ci-dessus en relation avec la Figure 1. Les numéros de référence déjà utilisés en référence à la Figure 1 dans le cadre de la description du substrat POI 100 sont réutilisés afin de décrire le procédé du second mode de réalisation.
[0035]. Le procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) 100 commence par l’étape I) de fournir un substrat support 102, notamment un substrat à base de silicium, en particulier une plaquette de silicium monocristallin. [0036]. Selon ce deuxième mode de réalisation de l’invention, l’étape II) prévoit la formation de la structure de piégeage 104 sur une surface libre 120 du substrat support 102.
[0037]. La formation de la structure de piégeage 104 commence par la formation d’une première couche de piégeage 104a réalisée par dépôt chimique en phase vapeur à basse pression (LPCVD). Selon des variantes, la formation de la première couche de piégeage 104a de l’étape II) peut être réalisée par une technique de croissance thermique ou par dépôt physique en phase vapeur (PVD).
[0038]. La couche de piégeage 104a formée sur le substrat support 102 est une couche à base de silicium polycristallin, à base de silicium amorphe ou à base de silicium poreux.
[0039]. L’épaisseur de la couche de piégeage 104a est égale ou inférieure à 2pm, en particulier égale ou inférieure à 1 pm.
[0040]. Ensuite, une deuxième couche de piégeage 104b est formée sur la première couche de piégeage 104b. Cette deuxième couche de piégeage 104b est à base de carbure de silicium. La deuxième couche de piégeage 104b est formée avec une épaisseur inférieure à la première couche de piégeage, de préférence avec une épaisseur égale ou inférieur à 500nm, en particulier une épaisseur inférieure ou égale à 200nm, plus en particulier d’une épaisseur égale ou inférieure à 50nm.
[0041]. La deuxième couche de piégeage 104b est réalisée par dépôt chimique en phase vapeur à basse pression (LPCVD) ou par dépôt chimique en phase vapeur activé par plasma (PECVD) ou par dépôt chimique en phase vapeur activé par plasma haute densité (HDP-CVD). Selon des variantes, la formation de la deuxième couche de piégeage 104b lors de l’étape II) peut être réalisée par une technique de croissance thermique ou par dépôt physique en phase vapeur (PVD). Typiquement la formation de la deuxième couche de piégeage 104b est réalisée à plus basse température que la première couche de piégeage 104a.
[0042]. Avant la formation de la deuxième couche de piégeage un ou plusieurs traitements de la surface de la première couche de piégeage 104a peuvent avoir lieu, tel qu’un polissage, en particulier un polissage de type CMP, ou une activation de la surface par traitement plasma ou ozone.
[0043]. Lors de l’étape III) une couche diélectrique 106a est formée sur la surface libre 122 de la deuxième couche de piégeage 104b. La couche diélectrique 106a est de préférence une couche d’oxyde de silicium formée par dépôt chimique en phase vapeur (CVD) ou par dépôt physique en phase vapeur (PVD).
[0044]. La couche diélectrique 106a a de préférence une épaisseur égale ou inférieure à 1 pm, en particulier égale ou inférieure à 700nm.
[0045]. Un traitement thermique peut être réalisé après le dépôt de la couche diélectrique 106a pour la densifier.
[0046]. Lors de l’étape IV), un substrat 124 comprenant une couche piézoélectrique 126, en particulier un substrat 124 comprenant du tantalate de lithium (LTO) ou du niobate de lithium (LNO), est fourni. La couche piézoélectrique 124 est, dans ce mode de réalisation, agencée par-dessus d’un substrat de base 126. Dans une alternative, la couche piézoélectrique 126 est une couche massive et forme le substrat 124 en entier.
[0047]. Lors de l’étape V) une deuxième couche diélectrique 106b, en particulier une couche d’oxyde de silicium, est réalisée sur la surface libre 130 de la couche piézoélectrique 126. Cette couche est réalisée de la même manière que la couche diélectrique 106a formée lors de l’étape III). L’épaisseur est choisie telle que la somme des épaisseurs des deux couches diélectriques 106a et 106b est entre 10Onm et 1 pm, en particulier entre 200nm et 700nm.
[0048]. Selon une variante, une ou plusieurs étapes de traitement de surface de la surface libre 130 du substrat 124 comprenant une couche piézoélectrique peuvent être réalisées avant la formation de la couche diélectrique 106b. Par exemple peut être réalisés un traitement d’activation de surface, tel qu’un traitement plasma et/ou un traitement à base d’ozone.
[0049]. Lors de l’étape VI), le substrat 124 obtenu après l’étape V) est assemblé avec le substrat support 102 obtenu à l’étape III) pour former un assemblage 132 substrat support - substrat comprenant une couche piézoélectrique.
[0050]. L’assemblage est mis en œuvre de manière à ce que les couches diélectriques 106a et 106b soient mis en contact direct. L’assemblage se met en œuvre de préférence par adhésion moléculaire.
[0051]. Une fois les deux substrats assemblés, une étape d’amincissement VII) de l’assemblage 132 est réalisée pour obtenir le substrat POI 100 avec une couche plus mince piézoélectrique 108, tel qu’illustré dans la Figure 1 .
[0052]. Par exemple, l’étape d’amincissement peut être réalisée par meulage, ou par une étape de formation d’une zone de fragilisation dans la couche piézoélectrique 126 avant l’étape VI) d’assemblage, de manière à délimiter la couche piézoélectrique 108 à transférer sur le substrat support 102, suivi par une fracturation. Cette étape de formation d’une zone de fragilisation est réalisée par une implantation d'espèces atomiques ou ioniques dans la couche piézoélectrique 126. L’implantation atomique ou ionique peut être réalisée de telle manière que la zone de fragilisation est située à l’intérieur de la couche piézoélectrique 126 et délimite une couche piézoélectrique 108 à transférer du reste de la couche piézoélectrique 126. Ensuite, une étape de fracturation de l’assemblage 132 par un apport d’énergie thermique et/ou mécanique au niveau de la zone de fragilisation de la couche piézoélectrique 126 est ensuite réalisé, afin d’obtenir le substrat piézoélectrique sur isolant (POI) 100.
[0053]. Selon des variantes, le collage entre le substrat support 102 et le substrat 124 peut aussi se faire entre la structure de piégeage 104 et la couche diélectrique 106b, c’est-à-dire sans réaliser l’étape III), ou entre la couche diélectrique 106a et la couche piézoélectrique 126.
[0054]. Avant la réalisation d’une ou plusieurs des couches mentionnées ci-dessus, une ou plusieurs étapes de nettoyage, de brossage ou de polissage de la surface directement en dessous peuvent être réalisées pour enlever la présence de particules et de poussière.

Claims

Revendications
[Revendication 1]. Substrat piézoélectrique sur isolant (POI) comprenant :
- un substrat support (102), en particulier un substrat à base de silicium,
- une couche piézoélectrique (108), en particulier une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO),
- une couche diélectrique (106), en particulier une couche d’oxyde en silicium, en sandwich entre la couche piézoélectrique (108) et le substrat support (102),
- une structure de piégeage (104) en sandwich entre la couche diélectrique (106) et le substrat support (102) comprenant une première couche de piégeage (104a) à base de silicium polycristallin ou amorphe ou poreux, de préférence à base de silicium polycristallin, et, la structure de piégeage (104) comprend une deuxième couche de piégeage (104b) à base de carbure de silicium caractérisé en ce que la première couche de piégeage (104a) est positionnée entre le substrat support (102) et la deuxième couche de piégeage (104b).
[Revendication 2], Substrat piézoélectrique sur isolant (POI) selon la revendication 1 , dans lequel la deuxième couche de piégeage (104b) est plus fine que la première couche de piégeage (104a).
[Revendication 3]. Substrat piézoélectrique sur isolant (POI) selon la revendication 1 ou 2, dans lequel la deuxième couche de piégeage (104b) a une épaisseur inférieure ou égale à 500nm, en particulier une épaisseur inférieure ou égale à 200nm, en particulier une épaisseur inférieure ou égale à 50nm.
[Revendication 4]. Substrat piézoélectrique sur isolant (POI) selon une des revendications 1 à 3, dans lequel la première couche de piégeage a une épaisseur inférieure ou égale à 2pm, en particulier une épaisseur inférieure ou égale à 1 pm.
[Revendication 5]. Substrat piézoélectrique sur isolant (POI) selon une des revendications 1 à 4, dans lequel la deuxième couche de piégeage (104b) est directement formée sur la première couche de piégeage (104a).
[Revendication 6]. Substrat piézoélectrique sur isolant (POI) selon une des revendications 1 à 5, dans lequel la structure de piégeage (104) comprend seulement la première couche de piégeage (104a) et la deuxième couche de piégeage (104b).
[Revendication 7]. Procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) selon une des revendications 1 à 5 comprenant les étapes de :
- fournir un substrat support, en particulier un substrat à base de silicium,
- fournir un substrat comprenant une couche piézoélectrique, en particulier un substrat comprenant du tantalate de lithium (LTO) ou du niobate de lithium (LNO),
- former une structure de piégeage par-dessus le substrat support,
- former une couche diélectrique, en particulier une couche d’oxyde de silicium, pardessus le substrat piézoélectrique et/ou par-dessus la structure de piégeage,
- assembler le substrat comprenant une couche piézoélectrique avec le substrat support tel que la couche diélectrique et la structure de piégeage sont en sandwich entre la couche piézoélectrique et le substrat support la formation de la structure de piégeage comprend la formation d’une première couche à base de silicium polycristallin ou amorphe ou poreux sur le substrat support, de préférence à base de silicium polycristallin, et, ensuite la formation d’une deuxième couche de piégeage à base de carbure de silicium.
[Revendication 8]. Procédé de fabrication d’un substrat piézoélectrique selon la revendication 6, comprenant par ailleurs une étape de :
- former une zone de fragilisation à l’intérieur de la couche piézoélectrique, et
- réaliser une fracture le long de la zone de fragilisation pour séparer une partie de la couche piézoélectrique du restant du substrat comprenant la couche piézoélectrique après l’étape d’assemblage pour transférer la partie de la couche piézoélectrique sur le substrat support.
EP23715149.3A 2022-03-30 2023-03-30 Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi) Pending EP4500582A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2202897A FR3134239B1 (fr) 2022-03-30 2022-03-30 Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)
PCT/EP2023/058244 WO2023187030A1 (fr) 2022-03-30 2023-03-30 Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)

Publications (1)

Publication Number Publication Date
EP4500582A1 true EP4500582A1 (fr) 2025-02-05

Family

ID=82319873

Family Applications (1)

Application Number Title Priority Date Filing Date
EP23715149.3A Pending EP4500582A1 (fr) 2022-03-30 2023-03-30 Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)

Country Status (8)

Country Link
US (1) US20250255187A1 (fr)
EP (1) EP4500582A1 (fr)
JP (1) JP2025511029A (fr)
KR (1) KR20240167880A (fr)
CN (1) CN118974909A (fr)
FR (1) FR3134239B1 (fr)
TW (1) TW202404135A (fr)
WO (1) WO2023187030A1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117460388B (zh) * 2023-12-25 2024-07-23 天通瑞宏科技有限公司 一种复合衬底及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3048306B1 (fr) * 2016-02-26 2018-03-16 Soitec Support pour une structure semi-conductrice
WO2022023630A1 (fr) * 2020-07-28 2022-02-03 Soitec Procede de report d'une couche mince sur un substrat support muni d'une couche de piegeage de charges

Also Published As

Publication number Publication date
FR3134239B1 (fr) 2025-02-14
JP2025511029A (ja) 2025-04-15
US20250255187A1 (en) 2025-08-07
TW202404135A (zh) 2024-01-16
WO2023187030A1 (fr) 2023-10-05
FR3134239A1 (fr) 2023-10-06
CN118974909A (zh) 2024-11-15
KR20240167880A (ko) 2024-11-28

Similar Documents

Publication Publication Date Title
FR2856192A1 (fr) Procede de realisation de structure heterogene et structure obtenue par un tel procede
EP4430933B1 (fr) Procede de preparation d'une couche mince en materiau ferroelectrique
EP4500582A1 (fr) Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)
WO2022195225A1 (fr) Procédé de transfert d'une couche d'une hétérostructure
WO2007006914A1 (fr) Procede d'assemblage de substrats par depot d'une couche mince de collage d'oxyde ou de nitrure
WO2020128245A1 (fr) Procede de fabrication d'un dispositif comprenant une membrane surplombant une cavite
WO2023135181A1 (fr) Procédé de fabrication d'un substrat donneur pour le transfert d'une couche piézoélectrique et procédé de transfert d'une couche piézoélectrique sur un substrat support
EP4500583A1 (fr) Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)
EP4466966B1 (fr) Procédé de fabrication d'un substrat donneur pour le transfert d'une couche piézoélectrique et procédé de transfert d'une couche piézoélectrique sur un substrat support
FR3141590A1 (fr) Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)
FR3141591A1 (fr) Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)
EP4490990B1 (fr) Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)
FR3141592A1 (fr) Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)
FR3140474A1 (fr) Substrat donneur et Procédé de fabrication d’un substrat donneur pour être utilisé dans un procédé de transfert de couche mince piézoélectrique.
EP3961684B1 (fr) Procédé de fabrication d'un substrat-poignée destiné au collage temporaire d'un substrat
WO2024223276A1 (fr) Procede de preparation d'une couche mince en materiau ferroelectrique
WO2024156465A1 (fr) Structure comprenant une couche superficielle reportee sur un support muni d'une couche de piegeage de charges a contamination limitee et procede de fabrication
WO2024235838A1 (fr) Procede de fabrication d'une pluralite de substrats de carbure de silicium polycristallin

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: UNKNOWN

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20241021

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC ME MK MT NL NO PL PT RO RS SE SI SK SM TR

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)