EP4714042A2 - Circuit égaliseur mimo, unité de communication et procédé d'annulation successive d'interférences - Google Patents

Circuit égaliseur mimo, unité de communication et procédé d'annulation successive d'interférences

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EP4714042A2
EP4714042A2 EP24806715.9A EP24806715A EP4714042A2 EP 4714042 A2 EP4714042 A2 EP 4714042A2 EP 24806715 A EP24806715 A EP 24806715A EP 4714042 A2 EP4714042 A2 EP 4714042A2
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EP
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matrix
circuit
square root
vector
preprocessed
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Application number
EP24806715.9A
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Siyao Lu
Robert Geoffrey MAUNDER
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AccelerComm Ltd
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AccelerComm Ltd
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Abstract

Un circuit égaliseur MIMO (800) comprend un dispositif de commande (848) ; et un circuit délivrant une matrice de covariance de racine carrée inversée Rl 1/2 (816). Un circuit de prétraitement de combinaison de rejet d'interférences (817) multiplie la matrice de covariance de racine carrée inversée Rr1/2 (816) avec (i) une matrice d'estimation de canal d'entrée H (121) qui génère une matrice d'estimation de canal prétraitée H2 (821) ; et (ii) un vecteur de signal reçu y (801) qui génère un vecteur de signal reçu prétraité y1 (820). Un circuit d'extension de matrice (822) étend la matrice d'estimation de canal prétraitée H2 (821) qui produit une matrice d'estimation de canal prétraitée étendue H3 (823) ; et étend le vecteur de signal reçu prétraité y1 (820) qui produit un vecteur de signal reçu prétraité étendu y2 (824). Un circuit de détection d'annulation successive d'interférences (825) utilise la matrice d'estimation de canal prétraitée étendue H3 (823) pour effectuer une annulation successive d'interférences sur le vecteur de signal reçu prétraité étendu y2 (824) qui produit un vecteur de signal égalisé x (842). Le circuit de matrice de racine carrée inverse (802) comprend : un circuit de décomposition de Schur (803) configuré pour convertir la matrice de covariance Ri (123) en une matrice de vecteurs propres orthogonaux U (804) et une matrice diagonale à valeur réelle D (805) ; un circuit de racine carrée inverse (806) configuré pour effectuer une opération de racine carrée inverse qui convertit la matrice diagonale à valeur réelle D (805) en une matrice diagonale à valeur réelle de racine carrée inversée D-1/2 (807) ; et un circuit de manipulation de matrice (808) configuré pour générer une matrice B1 (812) à partir de la matrice de vecteurs propres orthogonaux U (804) et de la matrice diagonale à valeur réelle de racine carrée inversée D-1/2 (807).
EP24806715.9A 2023-05-16 2024-05-16 Circuit égaliseur mimo, unité de communication et procédé d'annulation successive d'interférences Pending EP4714042A2 (fr)

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