ES2200935T3 - Procedimiento para el intercambio de datos entre modulos conectados a un bus comun. - Google Patents

Abstract

Procedimiento para el intercambio de datos entre módulos (1-4) conectados a un bus común, teniendo las siguientes etapas: todos los módulos (1-4) son sincronizados a la vez; un módulo (1-4) que desea accionar el bus, emite una información de solicitud de bus que es recibida por los otros módulos (1-4); en todos los módulos (1-4) se memorizan el origen de la información de solicitud de bus en una memoria de solicitud (5); cada módulo (1-4) decide con la ayuda de la información de solicitud de bus memorizada (1a, 2a, 10A, 10B), de manera independiente de los otros módulos (1-4), si existe una señal sobre el bus en un pulso de reloj común, siendo tomada la decisión de acuerdo con un patrón de decisión predeterminado, que es idéntico para todos los módulos (1-4), caracterizado porque el pulso de reloj de la emisión es memorizado adicionalmente en la memoria de solicitud.

Description

Procedimiento para el intercambio de datos entre módulos conectados a un bus común.

La presente invención se refiere a un procedimiento para el intercambio de datos entre módulos conectados a un bus común así como a un dispositivo para la realización de este procedimiento.

Habitualmente, los ordenadores contienen una serie de módulos de hardware, que están conectados en un bus común, por ejemplo en un bus ISA o en un bus PCI. En este caso, varios de estos módulos de hardware -llamados en general maestros de bus- están autorizados para transmitir señales sobre las líneas de bus, que pueden ser recibidas entonces por los otros abonados del bus, por ejemplo esclavos. En este caso debe asegurarse que dos maestros de bus no transmitan al mismo tiempo señales sobre las líneas de bus. Por este motivo, los sistemas de bus presentan habitualmente un módulo de administración central (árbitro), que asigna en instantes determinados el bus a los maestros de bus individuales para la transmisión de datos.

Si un maestro de bus quiere utilizar en bus durante un periodo de tiempo determinado, transmite al árbitro una información correspondiente de solicitud del bus a través de una línea de solicitud o de petición, que conecta el maestro de bus con el árbitro central. En este caso, entre cada maestro de bus individual y el árbitro debe estar presente una línea de solicitud. El árbitro propiamente dicho presenta, por ejemplo, una memoria, en la que se depositan las solicitudes de bus que llegan desde los diferentes maestros de bus, y asigna entonces el bus, de acuerdo con un patrón de decisión predeterminado, a uno de los maestros de bus durante uno o varios pulsos de reloj. La asignación se realiza en este caso a través de la transmisión de una señal de concesión especial por medio de una línea de asignación o de concesión, debiendo existir de nuevo una línea de este tipo entre cada maestro de bus individual y el árbitro.

Puesto que desde los maestros de bus solamente se emiten en cada caso datos sobre el bus cuando les ha sido concedido el permiso por el árbitro central, se asegura que nunca dos maestros de bus utilizan al mismo tiempo el bus, es decir, emiten una señal sobre las líneas de bus.

Si se trata de un sistema de bus muy grande y ampliamente ramificado con muchísimos abonados del bus, entonces en la solución descrita anteriormente debe tenerse en cuenta con frecuencia un tiempo de propagación relativamente largo de las informaciones de solicitud y de asignación. No obstante, esto significa que el bus puede trabajar, en general, sólo con un pulso de reloj relativamente bajo y, por lo tanto, sólo lentamente. Otro problema consiste en que los maestros de bus pueden transmitir, en efecto, en cualquier momento sus informaciones de solicitud de bus al árbitro, pero entonces deben esperar un periodo de tiempo largo hasta que pueden utilizar el bus realmente. No obstante, puesto que ellos mismos no conocen el instante exacto de la asignación del bus, permanece inutilizado el tiempo entre la emisión de la información de solicitud de bus y la recepción de la información de asignación. Esto tiene como consecuencia que los abonados individuales del bus no pueden aprovechar de una manera óptima su potencia de cálculo.

Se conoce por el documento US 5051946 un sistema de bus, que posibilita un intercambio de datos sin árbitro. Pero el método utilizado allí no memoria el pulso de reloj de la emisión de la solicitud del bus.

Por lo tanto, el cometido de la presente invención es indicar un procedimiento y un sistema para el intercambio de datos entre módulos conectados a un bus común, en los que se pueden utilizar lo más efectivamente posible las líneas de bus así como las capacidades de cálculo de los módulos individuales.

El cometido se soluciona a través de un procedimiento, que presenta las características de la reivindicación 1 o bien por medio de un sistema de acuerdo con la reivindicación 7. Según la invención, la administración del sistema de bus no se lleva a cabo ya a través de un único módulo de administración central, sino a través de todos los módulos interconectados en el sistema, donde cada módulo decide, de una manera independiente de los otros abonados del bus, si emite o no datos sobre las líneas de bus durante un pulso de reloj determinado del bus. De esta manera, cada módulo presente su propio árbitro. Para asegurar también en este procedimiento que durante un pulso de reloj determinado el bus no es accionado al mismo tiempo por dos abonados, un módulo que quiere accionar el bus emite en primer lugar una información de solicitud del bus, que es recibida por todos los otros módulos. El instante de la solicitud, -es decir, el pulso de reloj- así como el origen de la información de solicitud del bus -por ejemplo un número o dirección del módulo- son memorizados en una memoria de solicitud presente en todos los módulos (también en la memoria de solicitud de aquel módulo, que ha emitido la información de solicitud de bus propiamente dicha), de manera que en todos los módulos están presentes las mismas informaciones de solicitud de bus. En virtud de estas informaciones de solicitud de bus, se decide entonces en cada caso de forma individual por los módulos si utilizan en bus en un pulso de reloj determinado, siendo tomada la decisión de acuerdo con un patrón de decisión predeterminado e idéntico para toldos los módulos.

Puesto que cada abonado del bus decide directamente por sí mismo si utiliza o no el bus, en este procedimiento se suprime el tiempo de propagación de la señal de asignación o bien de la señal de concesión, con lo que el bus puede trabajar, en general, más rápidamente. Puesto que ahora en todos los abonados del bus están presentes árbitros de bus idénticos, es decir, árbitros que memorizan las informaciones de solicitud de bus de la misma manera y que toman una decisión sobre la ocupación del bus según el patrón de decisión idéntico, cada abonado del bus conoce el estado de ocupación actual así como el estado de ocupación siguiente del bus. Un módulo individual, que sabe, por ejemplo, que puede funcionar el bus ya en algunos pulsos de reloj, puede utilizar el tiempo intermedio para otras tareas, de manera que en el procedimiento según la invención, se puede conseguir una descarga más efectiva de los abonados individuales del bus. Para que los árbitros distribuidos puedan trabajar partiendo del mismo estado básico, son sincronizados al comienzo por medio de una señal de reposición síncrona.

Los desarrollos de la invención son objeto de las reivindicaciones dependientes. Con preferencia, la decisión sobre una ocupación del bus según la patrón de decisión se realiza de tal forma que el bus es funcionado por los módulos en la secuencia temporal en la que han sido emitidas las informaciones de solicitud del bus. En este caso, la memoria de solicitud presente en todos los abonados de bus está configurada con preferencia como FIFO (primero en entrar, primero en salir). No obstante, habitualmente en los sistemas de bus, la unidad de tiempo mínima, que se puede distinguir todavía es un pulso de reloj individual. Por lo tanto, no se puede excluir que varios módulos emitan al mismo tiempo una información de solicitud de bus en un pulso de reloj. Entonces puede estar previsto que la secuencia de la ocupación del bus sea realizada por varias informaciones de solicitud del bus emitidas en un único pulso de reloj de acuerdo con una secuencia predeterminada especial.

La unidad de tiempo mínima que se puede distinguir todavía en el sistema de bus es, como se ha mencionado anteriormente, un pulso de reloj individual. Por lo tanto, puede aparecer el caso de que en un pulso de reloj varios módulos (en el caso extremo todos los módulos) presenten una solicitud, donde, sin embargo, por cada pulso de reloj, solamente un módulo puede ocupar, respectivamente, las líneas de bus propiamente dichas, que son utilizadas para la transmisión de señales. Por lo tanto, por ejemplo, en el caso de que en un bus, en el que una transferencia de bus ocupa el bus solamente durante un pulso de reloj, todos los n abonados del bus solicitan el bus, el procesamiento u ocupación total del bus dura n pulsos de reloj, en virtud de estas n solicitudes, mientras que las solicitudes propiamente dichas solamente han sido emitidas en un único pulso de reloj. Esto significa de nuevo que mientras son procesadas las n solicitudes, pueden continuar siendo presentadas nuevas solicitudes por los abonados del bus, de manera que las memorizas de solicitud pueden ser ocupadas completamente con el tiempo. Para impedir que se presentes solicitudes que no son memorizadas ya y, por lo tanto, tampoco pueden ser procesadas ya, hay que procurar que cada módulo "sepa" cuándo se han agotado los recursos de memoria para nuevas solicitudes. Puesto que los árbitros descentralizados están constituidos de forma idéntica en cada módulo y, por lo tanto, el grado de utilización de los recursos es igual en todas partes, cada módulo individual puede recibir o derivar esta información desde su árbitro personal, de manera que se puede determinar que los módulos no emiten más solicitudes ya sobre sus líneas de solicitud hasta que queden libres de nuevo capacidades de memoria en el árbitro propio.

Además, es concebible que algunos de los abonados del bus cumplan tareas más importantes para todo el sistema, de manera que sus solicitudes de bus deberían ser procesadas con preferencia. Para poder tener en cuenta esto igualmente, puede estar previsto que además de la memoria de solicitud individual, cada abonado del bus presente una memoria adicional de solicitud para solicitudes de una fase de prioridad más elevada, en la que son depositadas aparte las solicitudes de estos abonados especiales del bus. De acuerdo con el patrón de decisión, puede estar previsto entonces que el bus sea utilizado, de acuerdo con una secuencia predeterminada para solicitudes procedentes de la memoria de solicitud normal o bien para solicitudes de la fase de prioridad más elevada. El llenado de esta segunda memoria de solicitud así como la secuencia temporal de la ocupación del bus se lleva a cabo a través de solicitudes dispuestas por orden de prioridad, independientemente del procesamiento de las solicitudes regulares del bus. Si deben ser tenidas en cuenta todavía otras fases diferentes de prioridad, entonces es necesaria una pluralidad de memorias de solicitud y debe adaptarse de forma correspondiente el algoritmo de arbitraje, es decir, la secuencia en la que el bus es ocupado por solicitudes procedentes de las diferentes memorias.

Según otro aspecto de la invención se indica un sistema de bus para el intercambio de señales entre varios módulos, donde desde cada módulo parte una línea de solicitud, que se ramifica hacia todos los otros módulos y donde cada módulo presenta al menos una memoria de solicitud, en la que se memorizan el instante de la información de la solicitud de bus y su origen, así como un circuito de ocupación del bus, que con la ayuda de las informaciones memorizadas de solicitud del bus, de acuerdo con un patrón de decisión predeterminado e idéntico para todos los módulos, posibilita o no una ocupación del bus a través del módulo en un pulso de reloj determinado.

Por el concepto módulo se designa en este caso cada abonado individual del bus, pudiendo tratarse en este caso, por ejemplo, de grupos estructurales agrupados o también de chips IC individuales.

A continuación se explica en detalle la invención con la ayuda del dibujo adjunto. En este caso:

La figura 1 muestra una representación del enlace según la invención de cuatro abonados del bus; y

La figura 2 muestra una representación esquemática de la memoria y del procesamiento de informaciones de solicitud del bus.

En la figura 1 se representa la conexión de cuatro módulos 1-4 en un sistema de bus según la invención. No se muestran en este caso las líneas de bus utilizadas para la transferencia de datos propiamente dicha. Desde cada módulo 1-4 parte en cada caso una línea de solicitud (línea de petición) R1-R4, que se ramifica hacia todos los otros módulos, de manera que se puede comunicar una información de solicitud de bus a todos los módulos. Para posibilitar un comportamiento síncrono en el tiempo de todo los módulos 1-4, éstos son sincronizados a través de una línea de sincronización CI común. Además, se puede transmitir a los módulos 1-4 una señal de reposición a través de una línea de reposición R1, que desplaza a todos los abonados del bus, en realidad, en cada caso a los árbitros -por lo tanto, a los circuitos de ocupación del bus- y el contenido de las memorias de solicitud en un estado inicial común. Según la invención, un módulo discrecional 1-4 establece una solicitud del bus para la ocupación del bus durante el tiempo de una transferencia, siendo activada durante un pulso de reloj su línea de solicitud respectiva R1-R4. Si el módulo quiere solicitar el bus para dos transferencias, entonces se activa la línea de solicitud correspondiente R1-R4 durante dos pulsos de reloj.

El llenado de la memoria de solicitud así como el procesamiento de las diferentes solicitudes se explica ahora con la ayuda de la figura 2. En la figura 2, se representa ampliado el primer módulo 1. El árbitro A1 (el circuito de ocupación del bus) responsable de la ocupación de las líneas de bus está integrado ahora fijamente en el módulo 1. Además, a este árbitro A1 está asociada en primer lugar una primera memoria de solicitud 5, que está diseñada con preferencia como FIFO.

En el presente ejemplo se supone en primer lugar que están presentes, en total cuatro módulos como abonados del bus con el mismo grado de autorización. El módulo 1 presenta una solicitud de ocupación del bus, activando su línea de solicitud interna 7. Esta línea de solicitud interna 7 conduce, por una parte, directamente a la memoria de solicitud 5 y, por otra parte, a la línea de solicitud externa R1, que se ramifica de nuevo hacia todos los otros módulos -como se muestra aquí hacia el segundo módulo 2-.

Puesto que los tiempos de propagación de las informaciones de solicitud del bus pueden variar ligeramente de acuerdo con la longitud de las líneas de solicitud R1-R4, se memoriza en la memoria de solicitud 5 solamente la información acerca del pulso de reloj en el que ha sido presentada una solicitud, pero no el instante exacto. Dentro de un pulso de reloj se puede presentar como máximo una solicitud por cada módulo 1-4. Esto se tiene en cuenta porque todas las solicitudes presentadas dentro de un pulso de reloj son depositadas en un bloque de la memoria, que corresponde a una línea en la representación de la memoria de solicitud 5. Puesto que en el caso de cuatro módulos, se pueden presentar como máximo cuatro solicitudes por cada pulso de reloj, un bloque presenta, por lo tanto, cuatro células. En el presente ejemplo, la memoria de solicitud 5 tiene, además, una profundidad de memoria de cuatro.

De acuerdo con la representación, en el instante a (en realidad, durante un pulso de reloj a) todos los módulos 1-4 han presentado solicitudes (1a, 2a, 3a, 4a), que han sido depositadas todas en las cuatro células del primer bloque de la memoria. Ahora se constata que todas las solicitudes, que son depositadas dentro de un bloque de memoria común, son procesadas en una secuencia fija. Por lo tanto, por ejemplo, el bus es ocupado en los cuatro pulsos de reloj siguientes de forma consecutiva por los módulos 1, 2, 3 y finalmente 4.

Sin embargo, durante el procesamiento de la solicitud 1a han sido presentadas por los módulos 3 y 4 en el pulso de reloj b siguiente otras solicitudes de ocupación del bus (3b, 4b), que han sido depositadas en el bloque siguiente de la memoria. Puesto que en este pulso de reloj los dos primeros módulos 1 y 2 no representan solicitudes, permanecen libres las células correspondientes de este segundo bloque.

En el pulso de reloj siguiente, en el que ha sido procesada la solicitud 2a, los módulos 1 a 3 han presentado finalmente las solicitudes 1c, 2c y 3c, y en el pulso de reloj siguiente (procesamiento de la solicitud 3a) los módulos 2 a 4 han presentado las solicitudes 2d, 3d y 4d. Puesto que la memoria de solicitud 5 tiene en la representación solamente una profundidad de memoria de cuatro bloques, ahora cada bloque de la memoria está ocupado por al menos una solicitud no procesada todavía, puesto que en primer lugar debe ser atendida todavía la solicitud 4a, para vaciar totalmente el primer bloque. En este caso, la ocupación de la memoria de solicitud 5 es idéntica en todos los árbitros de los cuatro módulos 1 a 4. Este estado de ocupación debe ser comunicado a los módulos por sus árbitros respectivos, de manera que no se presentan en primer lugar otras solicitudes adicionales del bus. Solamente cuando también la solicitud 4a ha sido procesada, con lo que se libera de nuevo el bloque inferior de la memoria, se pueden presentar nuevas solicitudes. De esta manera, todas las solicitudes conducen a la ocupación del bus en la misma secuencia en la que éstas han sido presentadas en el tiempo. Se supone que los instantes a, b, c y d no deben ser necesariamente pulsos de reloj consecutivos, puesto que solamente se llena un bloque de la memoria cuando se ha presentado al menos una solicitud en un pulso de reloj.

Si el árbitro A1 decide que el módulo 1 puede ocupar el bus de acuerdo con las solicitudes memorizadas en la memoria de solicitud 5, entonces lo comunica al módulo 1 a través de una línea interna de concesión G1.

En un sistema de bus más complejo, habitualmente algunos de los abonados del bus ejecutan tareas más importantes que otros. Para tener en cuenta con preferencia las solicitudes de estos módulos, en los que podría tratarse, por ejemplo, de un puente de bus, se asocia a los árbitros, como se representa en la figura 2, otra memoria de solicitud 6, que solamente memoriza solicitudes de prioridad de los módulos 10 y 11 prioritarios añadidos nuevos. Esta memoria de solicitud 6 adicional funciona de acuerdo con el mismo principio que la memoria de solicitud original descrita anteriormente, es decir, que el llenado de los bloques de la memoria se realiza de la misma manera que en la memoria de solicitud 5 convencional. No obstante, ahora se puede establecer que el procesamiento de las solicitudes depositadas en esta memoria adicional 6 es realizada con prioridad a través del árbitro A1. En este caso, se puede ejecutar, por ejemplo, un algoritmo de arbitraje, que procesa en primer lugar una solicitud de los módulos 1 a 4 con prioritarios y a continuación dos solicitudes de los módulos prioritarios 10 y 11. En la ocupación mostrada en la figura 2 de las dos memorias de solicitud 5 y 6, esto conduciría a la concesión de las solicitudes en la siguiente secuencia: 1a, 10A, 10B, 2a, 11B, 10C, 3a, 10D, 4a, 3b, 4b, etc.

También los módulos prioritarios 10 y 11 pueden presentar solicitudes hasta que esta memoria de ocupación adicional 6 para solicitudes prioritarias está llena, independientemente del grado de ocupación de la memoria de solicitud original 5. Los instantes de la solicitud en letras minúsculas y mayúsculas no están en este caso correlacionados entre sí.

Por último, si deben tenerse en cuenta todavía otras fases de prioridad para la concesión del bus, entonces deben asociarse a los árbitros números correspondientes de memorias de solicitud y debe diseñarse de una manera correspondiente el algoritmo de arbitraje descrito anteriormente a modo de ejemplo.

Puesto que de acuerdo con el patrón de decisión predeterminado fijamente para la ocupación de las líneas de bus cada módulo sabe por sí mismo cuándo puede ocupar el bus la próxima vez, se puede preparar para la ocupación del bus, es decir, que puede realizar otros cálculos posiblemente en el periodo de tiempo intermedio. Además, cada módulo puede presentar, con una realización adecuada, tantas solicitudes que se optimice su ocupación del bus. Puesto que, además, también se suprimen los tiempos de propagación largos de las señales de concesión, que aparecen en el caso de un árbitro central, se puede accionar el bus con una frecuencia más elevada de pulsos de reloj. Por lo tanto, el procedimiento según la invención ofrece la posibilidad de aprovechar las capacidades del bus y de cálculo del sistema de una manera esencialmente más efectiva que la que era posible hasta ahora.

Claims (9)

1. Procedimiento para el intercambio de datos entre módulos (1-4) conectados a un bus común, teniendo las siguientes etapas:

todos los módulos (1-4) son sincronizados a la vez;

un módulo (1-4) que desea accionar el bus, emite una información de solicitud de bus que es recibida por los otros módulos (1-4);

en todos los módulos (1-4) se memorizan el origen de la información de solicitud de bus en una memoria de solicitud (5);

cada módulo (1-4) decide con la ayuda de la información de solicitud de bus memorizada (1a, 2a, 10A, 10B), de manera independiente de los otros módulos (1-4), si existe una señal sobre el bus en un pulso de reloj común, siendo tomada la decisión de acuerdo con un patrón de decisión predeterminado, que es idéntico para todos los módulos (1-4), caracterizado porque el pulso de reloj de la emisión es memorizado adicionalmente en la memoria de solicitud.

2. Procedimiento según la reivindicación 1, caracterizado porque en el inicio del procedimiento, todas las memorias de solicitud (5) son puestas en un estado inicial idéntico a través de una señal de reposición.

3. Procedimiento según la reivindicación 1 ó 2, caracterizado porque de acuerdo con el patrón de decisión, el bus es accionado por los módulos (1-4) en la secuencia de tiempo en la que se emitió la información de solicitud de bus correspondiente.

4. Procedimiento según la reivindicación 3, caracterizado porque para el caso de que se emitan en un pulso de reloj por una pluralidad de módulos (1-4) al mismo tiempo informaciones de solicitud de bus, las informaciones correspondientes son memorizadas en un bloque de memoria común de la memoria de petición (5), donde de acuerdo con el patrón de decisión, la ocupación del bus se realiza de acuerdo con una secuencia predeterminada en virtud de informaciones (1a, 2a, 3a, 4a) memorizadas en un bloque de memoria.

5. Procedimiento según la reivindicación 4, caracterizado porque los módulos (1-4) no emiten informaciones de solicitud adicionales, en el caso de que el número de los bloques de memoria utilizados al menos parcialmente haya alcanzado un valor límite predeterminado.

6. Procedimiento según una de las reivindicaciones precedentes, caracterizado porque algunos módulos pueden emitir informaciones de solicitud de bus que tienen un nivel de prioridad más alto, donde las informaciones (10A, 10B) correspondiente son memorizadas en una memoria adicional (6), el bus es utilizado de acuerdo con un algoritmo de ocupación predeterminado para informaciones de solicitud de bus en la primera memoria de ocupación (5) o para informaciones de solicitud de bus que tienen un nivel de prioridad más elevado en la memoria adicional (6), y la ocupación del bus se realiza de acuerdo con las informaciones de solicitud de bus que tienen el nivel de prioridad más alto independientemente de la ocupación de acuerdo con las informaciones normales de solicitud de bus.

7. Sistema para el intercambio de datos entre módulos (1-4) conectados a un bus común que presenta:

líneas de solicitud (R1-R4), que conectan, respectivamente, un módulo (1-4) con los otros módulos
(1-4), para la transmisión de informaciones de solicitud de bus;

una memoria de solicitudes (5) en cada uno de los módulos (1-4) para memorización del origen de la información de solicitud de bus;

un circuito de ocupación del bus (A1) en cada uno de los módulos (1-4) para controlar la ocupación del bus a través del módulo adecuado (1-4) con la ayuda de las informaciones de solicitud de bus (1a, 2a, 10A, 10B) memorizadas en la memoria de solicitud (5) de acuerdo con un patrón de decisión que está predeterminado y es idéntico para todos los módulos (1-4); y

una línea de sincronizador (C1) conectada con todos los módulos (1-4) para la sincronización de los módulos (1-4), caracterizado porque la memoria de solicitud sirve adicionalmente para memorizar el pulso de reloj de la emisión.

8. Sistema según la reivindicación 7, caracterizado porque el sistema presenta también una línea (Re) para la transmisión de una señal de reposición, a través de la cual se desplazan todas las memorias de solicitud (5) a un estado inicial unitario.

9. Sistema según la reivindicación 7 u 8, caracterizado porque cada módulo (1-4) presenta una memoria adicional (6) para informaciones de solicitud de bus de prioridad mayor que son emitidas por algunos módulos, donde los circuitos de ocupación del bus (A1) tienen en cuenta la información de solicitud de bus de mayor prioridad memorizada en esta memoria adicional (6) de acuerdo con un algoritmo de ocupación predeterminado.