ES2206454T3 - Metodo y dispositivo que permite la reduccion del consumo de potencia en un telefono publico. - Google Patents
Metodo y dispositivo que permite la reduccion del consumo de potencia en un telefono publico.Info
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Abstract
EL CONSUMO ELECTRICO DE UNA CABINA TELEFONICA ES REDUCIDO EN EL DESCANSO POR UN GESTIONARIO DE RELOJ (2) QUE HACE VARIAR LA FRECUENCIA DE LOS IMPULSOS ENVIADOS AL MICROPROCESADOR (4) PARA SU FUNCIONAMIENTO.
Description
Método y dispositivo que permite la reducción del
consumo de potencia en un teléfono público.
La presente invención está relacionada con el
campo de los aparatos eléctricos que contienen microprocesadores y,
en particular, un método y un dispositivo para reducir su consumo
medio de energía eléctrica.
Con ciertos aparatos eléctricos, la necesidad de
limitar el consumo de energía eléctrica hasta un valor mínimo es
muy importante. Esto sucede particularmente en las estaciones
telefónicas públicas. En efecto, éstas son abastecidas, por lo
general, por la línea telefónica y se puede deducir que la energía
eléctrica autorizada para su funcionamiento es muy limitada.
El problema se va complicando a medida que las
estaciones telefónicas públicas se van perfeccionando.
El documento EP-A 0 275 566
describe un método para reducir el consumo eléctrico de una
estación telefónica pública en la que la instalación de control
contiene un microprocesador. En este método, la frecuencia del ciclo
de base del sistema, controlada desde fuera, es cortada por el
microprocesador mediante una señal de corte generada interiormente
en un momento dado y se restablece en un momento ulterior, mediante
una señal de restablecimiento generada exteriormente; dicha señal
de restablecimiento es emitida por un reloj de control cuya
frecuencia es débil en comparación con la frecuencia del ciclo de
base del sistema. Este método presenta los inconvenientes
siguientes:
- el sistema sólo funciona con una frecuencia
única, la del reloj del sistema (Systemtakt). El reloj de control
(Steuertakt) sólo activa o inicia el reloj del sistema. Durante el
periodo de tiempo entre una activación y la activación siguiente,
el microprocesador queda paralizado y no es capaz de identificar las
interrupciones o condiciones externas que normalmente deberían
provocar su reacción;
- el microprocesador no puede gestionar el
tiempo, ya que el reloj del sistema se interrumpe de forma
intermitente;
- como se puede comprobar fácilmente, en el mejor
de los casos, el ahorro de energía que se puede obtener no supera
el 50%.
El documento EP-A 0 391 543
describe un reloj de un microprocesador para una estación de
teléfono público, donde un periférico del microprocesador envía una
interrupción de forma simultánea a la aceleración de la señal de
reloj, al recibir un paquete de datos de la central telefónica. La
interrupción es tratada gracias a la señal acelerada de reloj para
reducir el tiempo de respuesta del sistema, lo que permite reducir
la frecuencia de reloj normal para ahorrar energía.
Este método presenta como inconveniente el hecho
de depender de manera excesiva del periférico del
microprocesador.
En este documento, se supone que el
microprocesador es el principal consumidor de energía, por lo que
nos limitamos a reducir su consumo, sin ocuparnos del consumo del
periférico, que también puede ser importante. En consecuencia, no
se reduce lo suficiente el consumo global del aparato.
Se conocen algunos métodos, por ejemplo en la
patente Europea N° EP-A-O 155 126,
en los que un oscilador proporciona los impulsos de reloj necesarios
para el funcionamiento del microprocesador, y en los que un
acontecimiento exterior esperado, o interrupción, como por ejemplo
la introducción de una moneda en la ranura adecuada de un teléfono
público, provoca el paso de un subconjunto del aparato, es decir,
el sistema de reconocimiento y de identificación de monedas, de un
estado de espera a un estado de actividad.
Sin embargo, en estos métodos, el control del
consumo eléctrico del microprocesador sigue siendo rudimentario.
Durante el estado de espera, el microprocesador sigue siendo
alimentado con la frecuencia normal, lo cual resulta en un consumo
de energía eléctrica bastante elevado todavía.
El documento
EP-A-O 343 528 (D1) describe un
sistema para un teléfono móvil con el que se puede alcanzar una
reducción de energía importante durante la interrupción de la
frecuencia de reloj del microprocesador durante sus fases de
inactividad.
Una primera aproximación hacia un control de la
frecuencia del microprocesador más preciso ha sido descrita en los
documentos JP 3104360, JP 1119155 y JP 59200537. Ésta consiste en
definir unos estados en los que la frecuencia debe estar a su
máximo rendimiento así como unos estados en los que una frecuencia
reducida puede ser suficiente. Por estado se entiende un período
que dura desde algunos segundos, por ejemplo, para tratar una
llamada entrante, hasta algunos minutos durante los cuales se
utilizan unas funciones avanzadas del teléfono, como el repertorio
telefónico. Estas soluciones presentan un inconveniente importante
que es el de imponer el tratamiento de tareas desarrolladas en la
frecuencia máxima. También hay que recordar que durante estos
estados van a intervenir otros consumidores, como el aceptador de
monedas, la iluminación de los botones o la presentación visual.
Por lo tanto, las soluciones que se proponen no permiten reducir la
energía máxima consumida, y sólo permiten reducir la energía media.
Sin embargo, en el caso de una línea telefónica, el valor máximo es
determinante.
La invención que va a ser descrita a
continuación, permite disminuir aún más y de forma muy considerable
el consumo de energía eléctrica en las estaciones de teléfonos
automáticas equipadas con un dispositivo, tal y como está descrito
en el preámbulo de la reivindicación 1, por los medios descritos en
la parte que caracteriza a dicha reivindicación.
La solución que aquí se propone está basada en el
hecho de que, los microprocesadores consumen sobre todo energía
eléctrica durante la conmutación de los impulsos de reloj,
utilizados para ponerlos en funcionamiento. Por lo tanto, si
durante los períodos de inactividad de un microprocesador, se
reduce su frecuencia de reloj, entonces disminuirá de forma
automática su consumo de energía eléctrica.
El oscilador principal, con frecuencias
habituales de 4 MHz, presenta un consumo considerable
(aproximadamente de 1 mA), la invención prevé de manera general un
sistema de osciladores colocados hacia arriba en el gestor de
reloj, este conjunto es susceptible de provocar una variación de la
frecuencia de reloj que llega al microprocesador.
El método consiste en atribuir el periodo de
espera y el ritmo de conmutación entre una frecuencia normal y una
frecuencia secundaria, a un gestor de reloj que incluya una base de
tiempos fija de frecuencia todavía bastante inferior a la
frecuencia secundaria elegida para el estado de espera del
microprocesador. La frecuencia de esta base de tiempos fija
dependerá de la frecuencia secundaria. Si la frecuencia normal de
funcionamiento del microprocesador es de 4 MHz, la frecuencia
secundaria característica del estado de espera será, por ejemplo,
de 250 KHz, y la frecuencia de la base de tiempos fija de 50
Hz.
Una primera línea conecta al gestor con el
microprocesador y permite enviar los impulsos de la base de tiempos
fija.
Cada vez que un impulso, correspondiente a la
frecuencia de la base de tiempos fija, es enviado por el gestor de
reloj, a través de una segunda línea, al microprocesador, éste pasa
al estado activo y realiza ciertos controles sobre el estado de los
periféricos (teclado, contacto de combinado, etc.). Una vez que el
microprocesador ha realizado estos controles, éste enviará una orden
al gestor, en caso de necesidad, a través de una tercera línea,
para que vuelva al estado inactivo.
En otra forma de realización de la invención, el
sistema de osciladores está constituido por dos osciladores, el
primero, llamado oscilador principal, que libera la frecuencia
normal, y el otro, llamado oscilador secundario, que libera la
frecuencia secundaria. El gestor corta la alimentación del oscilador
principal cuando el oscilador secundario, que genera la frecuencia
secundaria de valor inferior a la frecuencia normal, es
seleccionado por el gestor. Las únicas señales que permanecen en la
segunda línea son aquellas generadas por el oscilador
secundario.
En una forma particular de realización de la
invención, la frecuencia normal es de 4 MHz y la frecuencia
secundaria de 250 KHz. En el caso de un divisor de frecuencia,
dicha frecuencia secundaria no es otra que la frecuencia normal
dividida por 16 por el gestor.
A continuación, se describen otras ventajas de la
invención en la descripción detallada de una forma de realización
de la invención, por referencia al dibujo anexo, constituido por
las figuras 1 a 4 en las que:
- la figura 1 representa un diagrama de bloques,
y muestra esquemáticamente el funcionamiento del método que
requiere un divisor de frecuencia;
- la figura 1a representa el mismo diagrama de
bloques con un sistema de osciladores que incluye dos
osciladores;
- la figura 2 representa un organigrama del
proceso de acción del gestor de reloj 2;
- la figura 3 representa un esquema funcional del
gestor de reloj 2 de la figura 1, en caso de un oscilador único con
división de frecuencia;
- la figura 4 representa esquemáticamente la
implantación de los circuitos lógicos 5 de la figura 1, así
como
El paso al estado activo también puede estar
definido por la llegada de una interrupción, que es también la
consecuencia de un acontecimiento externo: la llegada de un impulso
de tarificación desde la central, la introducción de una moneda en
una ranura, la vigilancia de las tensiones de suministro, etc.
La orden transmitida al gestor por el
microprocesador depende de la actividad de dicho microprocesador.
Éste podrá elegir entre realizar una conmutación o quedarse en la
frecuencia normal en caso de necesidad (por ejemplo, cronometraje
de un período como la duración que corresponde a una tarificación).
Cuando los controles determinan la falta de cronometraje, el
microprocesador envía al gestor la orden de pasar al estado de
espera.
En una forma particular de realización de la
invención, el gestor provoca una variación discontinua de la
frecuencia de reloj, entre unos valores discretos. Esta forma de
realización difiere de otra en la que todos los valores de las
frecuencias situados entre un mínimo y un máximo pueden ser elegidos
a priori.
En una forma de realización particular de la
invención, la frecuencia sólo puede tener dos valores: el valor de
la frecuencia normal del ciclo de base del microprocesador, llamado
frecuencia normal, y un valor mas débil, llamado frecuencia
secundaria, elegido para reducir el consumo eléctrico del
microprocesador cuando las condiciones provocan que éste se
encuentre en estado inactivo.
En una forma de realización particular de la
invención, el sistema de osciladores está constituido por un
oscilador único, que libera la frecuencia normal, donde el gestor
consiste en un divisor de frecuencia, y donde la unidad central del
microprocesador 4 y de los buses conectan físicamente dichos
elementos.
En la figura 1,
- el rectángulo 1 representa al oscilador;
- el rectángulo 2 representa al gestor de
reloj;
- el rectángulo 4 representa al
microprocesador,
- el rectángulo 5 representa al conjunto de
circuitos controlados por el microprocesador 4 cuando está en
actividad.
Una primera línea 3 conecta la base de tiempos
fija, contenida en el gestor 2, con el microprocesador 4. Ésta
conduce, desde el gestor 2 hasta el microprocesador 4, las señales
de la base de tiempos fija cuya frecuencia depende de la frecuencia
secundaria con un divisor de frecuencia que divide esta frecuencia
entre el valor P (figura 3). Esta frecuencia de la base de tiempos
fija está seleccionada con un valor mucho más bajo que el valor
mínimo de una frecuencia de reloj, conducida por una segunda línea 6
entre el gestor 2 y el microprocesador 4. Esta frecuencia de reloj
está definida a la vez por el gestor 2 y el microprocesador 4, de
la manera siguiente:
- el microprocesador 4 realiza una serie de
controles tras cada recepción de un impulso de la base de tiempos
fija en la primera línea 3. Al finalizar esta serie de controles,
el microprocesador genera una orden hacia el gestor 2 que es
conducida por una tercera línea 7, indicada en la figura 1 por una
flecha hacia la izquierda;
- esta orden es interpretada por el gestor 2
provocando así la variación de la frecuencia de reloj de los
impulsos de reloj conducidos hacia el microprocesador 4 a través de
la segunda línea 6.
La optimización de la frecuencia de reloj
mediante la constante interacción entre el gestor 2 y el
microprocesador 4, permite por su parte reducir al mínimo el
consumo de energía del microprocesador 4 y, por lo tanto, de la
estación.
Los circuitos 5 dirigidos por el microprocesador
4 cuando está en estado activo, están conectados a éste por un bus
de dirección 15, conocido per se.
La vuelta a la frecuencia normal de los
temporizadores, para que el microprocesador 4 pueda recuperar su
actividad normal, es decir, realizar gestiones temporales de
programa, se realiza como sigue:
- sea gracias a la base de tiempos cuyas señales
son transmitidas por la primera línea 3 al microprocesador 4, que
de este modo envía la orden al gestor 2 de volver a la frecuencia
normal de los temporizadores de forma periódica a través de la
tercera línea 7,
- sea de forma automática, y de manera conocida,
tras la detección de cualquier interrupción, es decir, por ejemplo:
una señal de tarificación, la introducción de una moneda en la
máquina, el hecho de pulsar una tecla del teclado, el hecho de
descolgar o de colgar el combinado, gracias a una orden cualquiera
no representada en la figura 1. El gestor 2 recibe las direcciones
desde AO hasta A15 del bus de dirección 15 (figura 3) del
microprocesador 4, lo que permite detectar automáticamente, gracias
al comparador 12, las interrupciones, y conmutar en la frecuencia
normal una vez realizado el reconocimiento de éstas, sin ayuda de la
tercera línea 7. De esta forma se obtiene una reacción del
microprocesador 4 frente a las interrupciones con la frecuencia
normal, de forma que los rendimientos no disminuyen. Durante el
intervalo que corresponde al resto de los 20 ms, en el caso de que
la frecuencia de la base de tiempos fija sea de 50 Hz, el
microprocesador trabajará con la frecuencia secundaria
reducida.
La figura 1a representa un diagrama de bloques
para la forma de realización de la invención que requiere un
sistema de osciladores compuesto por dos osciladores:
- un oscilador principal 1, que libera una
frecuencia alta llamada normal;
- un oscilador secundario 1, que libera una
frecuencia baja llamada secundaria.
Cuando las condiciones que prevalecen en la
estación permiten que el microprocesador 4 pase al estado inactivo,
éste envía al gestor 2 la orden de pasar al estado inactivo, a
través de la tercera línea 7. Dicho gestor envía a través de la
línea 8, que sólo aparece en esta forma de realización de la
invención representada por la figura 1a, una orden de activación al
oscilador principal 1. Este último entonces se corta, y los únicos
impulsos que llegan al gestor son los impulsos de frecuencia
secundaria transmitidos al microprocesador a través de la segunda
línea 6, así como los impulsos de la base de tiempos fija,
transmitidos al microprocesador 4 por la primera línea 3.
La figura 2 representa un organigrama que detalla
el proceso según el cual el gestor 2 pasa a la frecuencia normal
después de una interrupción, intentando volver a pasar después a la
frecuencia secundaria ahorrando energía eléctrica.
Este organigrama, que debe ser leído de arriba a
abajo, incluye las etapas siguientes:
- la etapa A se refiere a un estado de espera del
microprocesador 4, con una frecuencia que puede ser normal o
secundaria.
- la etapa B se refiere a la aparición de una
interrupción externa, de tipo aleatorio.
- la etapa C, que es una alternativa a la etapa B
con el mismo resultado, es decir, el paso a la frecuencia normal,
designa una acción de software interna en el gestor 2, es decir,
una interrupción interna, provocada por la base de tiempos fija del
gestor, o bien por el cierre de unos subciclos del microprocesador,
llamados normalmente temporizadores.
En estos dos casos, el paso a la frecuencia
normal se hace automáticamente por el gestor 2, mediante el
reconocimiento de una interrupción externa o interna.
- la etapa D se refiere al paso o mantenimiento
en frecuencia normal.
- la etapa E se refiere a un estado en el que el
microprocesador 4 realiza al menos un ciclo de controles.
Este ciclo sólo podrá realizarse en condiciones
óptimas si la frecuencia es normal. Puede incluir la puesta en
marcha de unos temporizadores del microprocesador 4, que deben
ejecutarse obligatoriamente en la frecuencia normal hasta sus
plazos respectivos para que las operaciones siguientes se realicen
correctamente.
- la etapa F representa, tras un ciclo de trabajo
del microprocesador 4, una rutina interna del microprocesador 4 que
comprueba la llegada o no llegada a término de diversos
temporizadores.
- la etapa G representa el camino del proceso en
caso de resultado positivo de la prueba precedente: puesto que
todos los temporizadores han llegado a término, el microprocesador
4 puede pasar al estado inactivo y la frecuencia de reloj a la
frecuencia secundaria. Este paso a la frecuencia secundaria se hace
a través del envío de una orden al circuito integrado de aplicación
específica, comúnmente llamado ASIC, del cual forma parte íntegra
el gestor 2, con el fin de reducir el número de circuitos
integrados.
- la etapa H representa el camino del proceso en
caso de resultado negativo de la prueba de la etapa F: al menos uno
de los temporizadores no ha llegado a término y el microprocesador
4 no puede pasar al estado inactivo, de manera que hay que mantener
la frecuencia normal.
- una vez realizadas las etapas G o H, el proceso
vuelve a ponerse en marcha en la etapa A.
La figura 3 representa un esquema funcional del
gestor de reloj 2 que incluye un divisor de frecuencia en el caso
de un oscilador único. Este gestor 2 forma parte del circuito
integrado de aplicación específica llamado ASIC. El oscilador 1
está conectado al gestor 2 por el punto CKIN, y transmite una
frecuencia fija de 4 MHz según el presente ejemplo. El
microprocesador 4 está conectado al gestor 2 a través de la segunda
línea 6 que desemboca en el punto CKOUT. Entre estos dos puntos, el
gestor incluye, en esta forma de realización de la invención, un
divisor 11 de la frecuencia entre una potencia N de 2, y N puede
variar de manera ocasional. El valor máximo de N está determinado
por la frecuencia mínima en la que el microprocesador 4 puede
funcionar normalmente.
La selección entre ambas frecuencias se hace, sea
a través de la tercera línea 7 (que transmite la orden llamada a
partir de ahora SPEED), o sea mediante la identificación de una
interrupción gracias a un comparador 12 conectado en las
direcciones desde AO hasta A15 del bus de dirección 15. La
referencia 13 representa una función OU, constituida por una parte,
de un flip-flop de tipo D que memoriza el estado
del comparador 12 (llegada de una interrupción) sincrónicamente con
la ejecución de las órdenes internas del microprocesador 4, y por
otra parte, de la orden específica del microprocesador 4 (línea 7),
estas dos condiciones determinarán la posición del conmutador 14, y
por lo tanto la frecuencia conducida por la línea 6.
La función OU funciona según la forma detallada
en el párrafo a continuación, donde 1 se refiere al estado positivo
y 0 al estado negativo:
- si el bus de dirección 15 está en 1 y SPEED
también en 1, el resultado también está en 1;
- si el bus de dirección 15 está en 1 y SPEED en
0, el resultado está en 1;
- si el bus de dirección 15 está en 0 y SPEED
está en 1, el resultado está en 1;
- si el bus de dirección 15 está en 0 y SPEED
está en 0, el resultado está en 0.
El reconocimiento de una interrupción por el
comparador 12 permite pasar a la frecuencia normal, sea cual sea el
estado de la orden SPEED que llega a través de la tercera línea 7.
El resultado de este reconocimiento llega al conmutador 14 y
determina directamente la frecuencia de la segunda línea 6 que va
al microprocesador 4.
En el ejemplo elegido, relativo a una forma de
realización que requiere un divisor de frecuencia, la frecuencia de
base de tiempos fija es de 20 milisegundos. Esta base de tiempos
fija también forma parte del circuito integrado de aplicación
específica llamado ASIC representado en la figura 3. Esta última
incluye en particular dos divisores en cascada, uno que divide entre
4000, y el otro entre un número entero P que varia entre 1 y 128.
En el ejemplo representado, se elige una frecuencia de oscilador
normal igual a 4 MHz y N igual a 20. Se obtendrá entonces una señal
de base de tiempos fija cada 20 ms, es decir una frecuencia igual a
50 Hz.
Este valor tiene la ventaja de permitir la
utilización de impulsos de reloj para generar las señales emitidas
desde el teclado numérico de la estación, cuando dicha estación
llame a un número de teléfono que el usuario haya marcado. Las
señales del teclado se obtienen a una frecuencia que puede variar,
en la mayoría de los países, entre un valor alto "HIGH", que
corresponde a un periodo de 40 ms, y un valor bajo "LOW", que
corresponde a un período de 60 ms. Sin embargo, en Francia, se
requiere la utilización de una base de tiempos de 16,6 ms para
marcar un número de llamada. Ésta es la razón de que exista un
divisor por P. El valor de P es objeto de una regulación antes de
que se entregue la estación. Por otro lado, 20 ms es el tiempo
máximo permitido para evitar que el sistema de detección de monedas
introducidas en la ranura de pago de la estación no pierda las
monedas introducidas de forma inmediata una tras otra.
La elección de la frecuencia de 250 KHz está
relacionada con las características del microprocesador 4
utilizado. Es la frecuencia mínima que permite un funcionamiento
sin riesgo.
La línea telefónica libera aproximadamente 150
mW. Cuanto más bajas son las frecuencias utilizadas o, al
contrario, más elevados son los períodos, más económica será la
parte inteligente de la estación en cuanto a energía se refiere y
quedará mas energía almacenable con el objetivo, por ejemplo, de
accionar los imanes del selector de monedas.
La figura 4 muestra esquemáticamente, en la placa
lógica de la estación, la implantación de los circuitos lógicos 5
de la figura 1, con la conexión de los distintos componentes con
el bus de dirección 15, representado por flechas gruesas, en este
ejemplo de realización. Es evidente que las flechas finas también
pueden incluir varios conductores, o más generalmente, varios medios
de transmisión de señales, por ejemplo, por multiplexado.
El bus de dirección 15 conecta el módem, definido
como modulador-demodulador, el RTC, que significa
Real Time Clock, el emisor-receptor de DTMF, que
significa Dual Tone Multi Frequency, la CPU, que significa Central
Processing Unit, la memoria M y la interfaz I2C. El bus de dirección
15, o vía de circulación, incluye direcciones de orden superior
desde A8 hasta A15 y direcciones de orden inferior desde AO hasta
A7 sacadas de un demultiplexor (no representado). A cada tipo de
interrupción corresponde una dirección, lo que permite en
particular al gestor 2, que pase a una frecuencia normal cuando una
dirección correspondiente a una interrupción aparezca en el bus de
dirección 15.
Para un microprocesador 4 que consume una media
de 3 mA con impulsos de 4 MHz, esta intensidad descenderá hasta
valores entre 0,5 y 1 mA con una frecuencia reducida a 250 KHz.
De los 20 ms que separan dos señales de base de
tiempos fija, 5 ms tendrán un consumo de 3 mA mientras que los
otros 15 ms tendrán un consumo de 0,5 mA. Esto produce un consumo
medio de 1,12 mA, es decir, una relación de 0.37. Esto representa
un ahorro del 63%; con un valor medio, este ahorro pudiendo variar
desde el 40 al 65%.
Una reducción suplementaria de la frecuencia a 10
KHz o incluso inferior, tiene como efecto una reducción
correspondiente de la energía eléctrica consumida por el
microprocesador 4.
Claims (9)
1. Método para reducir el consumo medio de
energía eléctrica de una estación telefónica que incluye un
microprocesador (4), así como de un gestor (2) para provocar una
variación en la frecuencia de reloj aplicada al microprocesador
(4), método que consiste en el hecho de disminuir de forma temporal
la frecuencia aplicada al microprocesador (4), caracterizado
por el hecho de que este microprocesador (4) conmuta varias veces
por segundo entre estados de actividad y estados de espera y envía
la orden al gestor (2), por una tercera línea (7), por el hecho de
reducir la frecuencia de reloj durante la conmutación en estado de
espera, y por el hecho de que el gestor (2) detecta la entrada del
microprocesador (4) en un estado de actividad y restablece la
frecuencia de reloj del microprocesador (4) hasta su valor normal y
proporciona al microprocesador (4), mediante una primera línea (3),
un impulso de base de tiempos fija.
2. Método según la reivindicación 1,
caracterizado por el hecho de que la conmutación entre unos
estados de actividad y unos estados de espera se realiza 50 veces
por segundo.
3. Método según la reivindicación 1,
caracterizado por el hecho de que la detección de la
entrada del microprocesador (4) en un estado de actividad se
realiza mediante el reconocimiento de una interrupción.
4. Dispositivo para reducir el consumo medio de
energía eléctrica de una estación telefónica, que incluye un
microprocesador (4) susceptible de pasar de forma temporal de un
estado de actividad a un estado de espera económico en cuanto a
energía se refiere, donde un sistema de osciladores (1,1)
proporciona unos impulsos necesarios para el funcionamiento del
microprocesador (4), y de un gestor (2) dispuesto para provocar la
variación de la frecuencia de reloj que llega al microprocesador
(4), caracterizado por el hecho de que dicho gestor (2)
dispone de unos medios para identificar el paso del microprocesador
(4) del estado de espera al estado activo, y de unos medios para
aplicar a dicho microprocesador (4) la frecuencia normal así como
de unos medios para proporcionar al microprocesador (4), mediante
una primera línea (3), un impulso de base de tiempos fija, y por el
hecho de que el microprocesador (4) dispone de una tercera línea (7)
para enviar la orden al gestor (2) de pasar a la frecuencia
reducida antes de ponerse en estado de espera.
5. Dispositivo según la reivindicación 4,
caracterizado por el hecho de que los medios para
identificar el paso del microprocesador (4) del estado de espera al
estado activo están provistos para interpretar la llegada de una
interrupción en el microprocesador (4).
6. Dispositivo según las reivindicaciones 4 y 5,
caracterizado por el hecho de que el gestor (2) dispone de
unos medios para provocar la variación discontinua de la frecuencia
de reloj.
7. Dispositivo según las reivindicaciones 4 a 6,
caracterizado por el hecho de que el gestor (2) incluye un
sistema de osciladores constituido por un oscilador único y por el
hecho de que el gestor (2) incluye un divisor de frecuencia que
genera la frecuencia reducida.
8. Dispositivo según la reivindicación 7,
caracterizado por el hecho de que el sistema de osciladores
incluye dos osciladores, uno (1) llamado oscilador principal que
libera la frecuencia superior llamada frecuencia normal, el otro
(1') llamado oscilador secundario que libera la frecuencia inferior
llamada frecuencia reducida, y por el hecho de que el gestor (2)
incluye unos medios que activan el oscilador principal (1) cuando la
frecuencia secundaria es suficiente para el estado de espera y para
reactivarlo cuando la frecuencia normal es necesaria para que el
microprocesador (4) trabaje.
9. Dispositivo según la reivindicación 8,
caracterizado por el hecho de que la frecuencia normal es de
4 MHz, la frecuencia reducida de 250 KHz y la frecuencia de la base
de tiempos fija de 50 Hz.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH80592 | 1992-03-12 | ||
| CH80592 | 1992-03-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2206454T3 true ES2206454T3 (es) | 2004-05-16 |
Family
ID=4195604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES93903792T Expired - Lifetime ES2206454T3 (es) | 1992-03-12 | 1993-03-10 | Metodo y dispositivo que permite la reduccion del consumo de potencia en un telefono publico. |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5499201A (es) |
| EP (1) | EP0593690B1 (es) |
| KR (1) | KR100304138B1 (es) |
| AT (1) | ATE251368T1 (es) |
| DE (1) | DE69333222T2 (es) |
| ES (1) | ES2206454T3 (es) |
| FI (1) | FI934977A7 (es) |
| NO (1) | NO308977B1 (es) |
| WO (1) | WO1993018608A1 (es) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8312310B2 (en) * | 2007-05-01 | 2012-11-13 | Canon Kabushiki Kaisha | Apparatus and method for changing clock frequency and modulation method based on current state |
| US9854659B2 (en) * | 2014-10-16 | 2017-12-26 | Advanced Energy Industries, Inc. | Noise based frequency tuning and identification of plasma characteristics |
| CN115662868A (zh) | 2017-07-07 | 2023-01-31 | 先进能源工业公司 | 等离子体功率输送系统的周期间控制系统及其操作方法 |
| US11804362B2 (en) | 2018-12-21 | 2023-10-31 | Advanced Energy Industries, Inc. | Frequency tuning for modulated plasma systems |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4097923A (en) * | 1975-04-16 | 1978-06-27 | Pitney-Bowes, Inc. | Remote postage meter charging system using an advanced microcomputerized postage meter |
| US5274843A (en) * | 1987-11-28 | 1993-12-28 | Kabushiki Kaisha Toshiba | Paging apparatus having a battery saving function |
| US5204986A (en) * | 1988-02-25 | 1993-04-20 | Kabushiki Kaisha Toahiba | Battery powered radio devices having a battery saving function |
| JPH0642691B2 (ja) * | 1988-05-21 | 1994-06-01 | 富士通株式会社 | 移動電話端末 |
| US4979208A (en) * | 1988-06-29 | 1990-12-18 | Mars Incorporated | Method and apparatus for electronic payphone open switch interval management |
| US5041964A (en) * | 1989-06-12 | 1991-08-20 | Grid Systems Corporation | Low-power, standby mode computer |
| US5142684A (en) * | 1989-06-23 | 1992-08-25 | Hand Held Products, Inc. | Power conservation in microprocessor controlled devices |
| US5021679A (en) * | 1989-06-30 | 1991-06-04 | Poqet Computer Corporation | Power supply and oscillator for a computer system providing automatic selection of supply voltage and frequency |
| US5222239A (en) * | 1989-07-28 | 1993-06-22 | Prof. Michael H. Davis | Process and apparatus for reducing power usage microprocessor devices operating from stored energy sources |
| US4964121A (en) * | 1989-08-30 | 1990-10-16 | Motorola, Inc. | Battery saver for a TDM system |
| JPH0491534A (ja) * | 1990-08-06 | 1992-03-25 | Furukawa Electric Co Ltd:The | 消費電流制御装置 |
| JPH0496810A (ja) * | 1990-08-13 | 1992-03-30 | Matsushita Electric Ind Co Ltd | 情報端末装置 |
| US5148380A (en) * | 1990-08-27 | 1992-09-15 | Acer Incorporated | Method and apparatus for conserving power in a data processing system |
| JPH0511876A (ja) * | 1990-12-25 | 1993-01-22 | Mitsubishi Electric Corp | デイジタル回路装置 |
| FI88657C (fi) * | 1991-02-12 | 1993-06-10 | Nokia Mobile Phones Ltd | Foerfarande foer att minska stroemfoerbrukningen i en mobiltelefon |
| JPH0776894B2 (ja) * | 1991-02-25 | 1995-08-16 | インターナショナル・ビジネス・マシーンズ・コーポレイション | プロセッサ用クロック信号の制御方法及び情報処理システム |
| US5369771A (en) * | 1991-12-23 | 1994-11-29 | Dell U.S.A., L.P. | Computer with transparent power-saving manipulation of CPU clock |
-
1993
- 1993-03-10 DE DE69333222T patent/DE69333222T2/de not_active Expired - Fee Related
- 1993-03-10 FI FI934977A patent/FI934977A7/fi unknown
- 1993-03-10 WO PCT/CH1993/000064 patent/WO1993018608A1/fr not_active Ceased
- 1993-03-10 AT AT93903792T patent/ATE251368T1/de not_active IP Right Cessation
- 1993-03-10 US US08/146,009 patent/US5499201A/en not_active Expired - Fee Related
- 1993-03-10 KR KR1019930703425A patent/KR100304138B1/ko not_active Expired - Fee Related
- 1993-03-10 EP EP93903792A patent/EP0593690B1/fr not_active Expired - Lifetime
- 1993-03-10 ES ES93903792T patent/ES2206454T3/es not_active Expired - Lifetime
- 1993-11-09 NO NO934063A patent/NO308977B1/no not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| FI934977A0 (fi) | 1993-11-11 |
| FI934977L (fi) | 1993-11-11 |
| KR100304138B1 (ko) | 2001-11-22 |
| WO1993018608A1 (fr) | 1993-09-16 |
| FI934977A7 (fi) | 1993-11-11 |
| ATE251368T1 (de) | 2003-10-15 |
| DE69333222T2 (de) | 2004-08-26 |
| NO934063D0 (no) | 1993-11-09 |
| NO308977B1 (no) | 2000-11-20 |
| EP0593690A1 (fr) | 1994-04-27 |
| DE69333222D1 (de) | 2003-11-06 |
| US5499201A (en) | 1996-03-12 |
| EP0593690B1 (fr) | 2003-10-01 |
| NO934063L (no) | 1993-11-09 |
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