ES2207567T3 - Disposicion de microprocesadores con codificacion. - Google Patents

Disposicion de microprocesadores con codificacion.

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ES2207567T3 ES00990531T ES00990531T ES2207567T3 ES 2207567 T3 ES2207567 T3 ES 2207567T3 ES 00990531 T ES00990531 T ES 00990531T ES 00990531 T ES00990531 T ES 00990531T ES 2207567 T3 ES2207567 T3 ES 2207567T3
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Abstract

Disposición de microprocesadores, que comprende: - una unidad central de procesamiento (1) - otra unidad (2, 3, 4) - una unidad de memoria (5), - un bus (6), a través del cual están conectadas entre sí la unidad central de procesamiento (1), la otra unidad (2, 3, 4) y la memoria (5) para el intercambio de datos, - una primera unidad de codificación (12, 32, 52) respectiva asociada a las unidades (1, 2, 3, 4, 5), que está conectada entre el bus (6) y la unidad asociada (1, 2, 3, 4, 5) y comprende un medio (10, 50) para la preparación de una clave y un elemento de enlace lógico (11, 51), que está conectado entre el bus (6) y la unidad asociada (1, 2, 3, 5), siendo la clave igual para las unidades y siendo variable, caracterizada por - una segunda unidad de codificación (53) asociada a la unidad de memoria, (5) que comprende un medio (54) para la preparación de otra clave así como un elemento de enlace lógico (55), que está conectado entre el medio (54) para la preparación de la clave de la primera unidad de codificación (50) asociada y el elemento de enlace lógico (51) de la primera unidad de codificación asociada (52).

Description

Disposición de microprocesadores con codificación.
La invención se refiere a una disposición de microprocesadores, en la que están conectadas entre sí a través de un bus una unidad central de procesamiento, otra unidad así como una unidad de memoria.
Tales disposiciones de microprocesadores se emplean en aplicaciones críticas para la seguridad, por ejemplo en una tarjeta de chip. La disposición está integrada en un único chip de semiconductores, un llamado microcontrolador. Todo el tráfico de datos se desarrolla a través del bus. El bus transmite, por ejemplo, datos, direcciones, instrucciones de programas, instrucciones de control, etc. Los programas a ejecutar están memorizados en una memoria no volátil (ROM), los datos pueden ser memorizados igualmente en la memoria no volátil o temporalmente en una memoria volátil (RAM). Debido al acceso largo a estas memorias, los datos a procesar son memorizados temporalmente en memoriza Cache más rápidas.
Todas las memorias así como los buses en el microprocesador o microcontrolador son estructuras regulares fáciles de identificar sobre el chip. Por lo tanto, representan puntos de ataque preferidos cuando se intenta acceder a circuitos internos del chip o a ciclos de funcionamiento para espiar datos y funciones relevantes para la seguridad. Los ataques eventuales se pueden realizar a través de experimentación, en la que se accede a los ciclos de las señales a través de la colocación de agujas sobre estructuras de interés.
Por lo tanto, los datos depositados en la memoria están cifrados en los microprocesadores o microcontroladores convencionales con una codificación costosa. La lectura requiere un gasto de cálculo correspondiente. La transmisión siguiente de los datos y la alimentación a las diferentes unidades funcionales del microprocesador se realizan, en general, de forma no codificada. Por lo tanto, en el caso de un ataque con agujas sobre el bus se pueden consultar datos discrecionales en texto claro. No se recomienda una codificación y decodificación comparativamente costosa también del tráfico de datos desde y hacia la unidad central de procesamiento (CPU), hacia una unidad periférica o hacia una unidad lógica aritmética (ALU) o memoria Cache, porque se reduciría de esta manera en una medida esencial la velocidad de acceso a estas unidades.
El documento WO 99 46774 A muestra un esquema para la decodificación de corrientes binarias de datos codificadas para la configuración de unidades lógicas programables. A tal fin se carga una clave de decodificación en la unidad de decodificación del circuito, encontrándose el circuito en un primer estado. Luego se alimenta una corriente de datos binarios codificada al circuito. Después de que ha sido decodificada una primera parte de esta corriente de datos binarios i del circuito, se desplaza el circuito a un segundo estado. A continuación se decodifica una segunda corriente de datos binarios. La unidad lógica programable está configurada ahora utilizando estas dos corrientes de datos binarios.
El cometido de la invención consiste en indicar una disposición de microprocesador, que presenta una seguridad elevada frente a un espionaje de ciclos internos.
Este cometido se soluciona a través de una disposición de microprocesadores, que comprende: una unidad central de procesamiento, otra unidad, una unidad de memoria; un bus, a través del cual están conectadas entre sí la unidad central de procesamiento, la otra unidad y la memoria para el intercambio de datos; una primera unidad de codificación respectiva asociada a las unidades, que está conectada entre el bus y la unidad asociada y que comprende un medio para la preparación de una clave y un elemento de enlace lógico, que está conectado entre el bus y la unidad asociada, siendo la clave igual para las unidades y siendo variable; una segunda unidad de codificación asociada a la unidad de memoria, que comprende un medio para la preparación de otra clave así como un elemento de enlace lógico, que está conectado entre el medio para la preparación de la clave de la primera unidad de codificación asociada y el elemento de enlace lógico de la primera unidad de codificación asociada.
En la disposición de microprocesadores según la invención, en cada unidad funcional conectada con el bus está prevista una instalación de codificación, que está constituida de forma relativamente sencilla. Comprende un medio para la preparación de una clave, por ejemplo un registro, así como un elemento de enlace, por ejemplo una puerta O Exclusiva. La instalación de codificación está en condiciones tanto de realizar una codificación del dato emitido por la unidad funcional sobre el bus como también una codificación de un dato a recibir. La instalación de codificación está constituida de forma sencilla y, por lo tanto, no conduce a ningún retraso durante la transmisión de datos.
De una manera más conveniente, se modifica de vez en cuando la clave que está depositada en el registro. La actualización de la clave se realiza de una manera más preferida con cada pulso de reloj de funcionamiento. Para que un valor de dato emitido por una unidad funcional sobre el bus y codificado pueda ser decodificado de nuevo por otra unidad funcional en el caso de cambio de clave, los registros de claves de cada unidad funcional deben contener la misma clave durante los procesos de lectura y escritura correspondientes. La clave es generada a tal fin de una manera conveniente por un generador de claves, que transmite la misma clave a todos los registros de claves. Con preferencia, la clave es generada bajo control aleatorio. A pesar de la codificación y decodificación sencillas, que apenas requieren tiempo de retraso, se ofrece a través de la preparación aleatoria de diferentes palabras claves una seguridad suficiente frente al acceso y al espionaje del tráfico de datos.
Para impedir en una memoria conectada en el bus, por ejemplo una memoria Cache, una memoria intermedia o una memoria auxiliar para traducción de direcciones (Translation Lookaside Buffer), que la información sea memorizada allí en texto claro, se requiere una codificación y decodificación adicional. A tal fin, está prevista otra unidad de codificación, que comprende de nuevo un medio para la preparación de la clave, por ejemplo, otro registro de claves, así como un elemento de enlace lógico, por ejemplo una puerta O Exclusiva. Es esencial que el elemento de enlace lógico de la otra unidad de codificación esté dispuesto entre el elemento de enlace lógico de la primera unidad de codificación y su registro de claves. Esto tiene la ventaja de que todas las secciones del bus, especialmente aquéllas que están entre el elemento de enlace lógico de la primera unidad de codificación, que está dispuesta entre el bus y la memoria, y la memoria, conducen datos codificados.
El registro de claves de la segunda unidad de codificación es alimentado por otro generador de claves. De una manera más conveniente, también esta clave es modificada de vez en cuando. En este caso, se puede garantizar que los datos memorizados temporalmente codificados en la memoria son leídos de nuevo con la misma clave. Por lo tanto, la clave para el registro de claves mencionado solamente es actualizado cuando la memoria no contiene ya ninguna información válida. Éste es el caso, por ejemplo, cuando la memoria está totalmente vacía o cuando la memoria es inicializada de nuevo. Esto se lleva a cabo, por ejemplo, cuando la disposición de microprocesadores ha terminado una aplicación y comienza una aplicación nueva. En el caso de un cambio de aplicación de este tipo, no es necesario ya por razones de seguridad modificar el contenido de la memoria, puesto que debido al cambio de claves, los datos contenidos todavía en la memoria no pueden ser utilizados en adelante por una nueva aplicación.
En la configuración de la invención, las unidades de codificación comprenden solamente puestas O Exclusiva y registros de claves correspondientes en cada unidad funcional conectada en el bus. El gasto técnico de circuito es relativamente reducido. Los generadores de claves solamente deben preverse en cada caso en ejecución sencilla. El gasto de cálculo adicional es relativamente reducido medido en la seguridad obtenida frente a un espionaje del tráfico de datos.
A continuación se explica en detalle la invención con la ayuda del ejemplo de realización representado en el dibujo.
La figura representada en el dibujo muestra un diagrama de bloques de un microcontrolador para aplicaciones de seguridad según la invención. El microcontrolador comprende un número de componentes: una unidad central de procesamiento (CPU) 1, que desarrolla el control del tráfico de datos; una memoria 2, que memoria de forma permanente datos y programas a ejecutar; una unidad periférica 3, que ejecuta el tráfico de datos hacia circuitos externos que están dispuestos fuera del microcontrolador; una memoria intermedia 5, que memoria temporalmente datos. Las comunicaciones representadas en negrilla comprenden varias líneas.
La memoria no volátil 2 comprende una instalación de decodificación 21, que ejecuta una codificación muy buena con una longitud de la clave relativamente larga. Sin embargo, la decodificación requiere un tiempo de cálculo relativamente largo y es correspondientemente costosa desde el punto de vista de la técnica de circuitos. Los datos a leer desde la memoria 2 son memorizados temporalmente, por lo tanto, en la memoria 5, que está preparada para un acceso esencialmente rápido. La memoria 5 es una llamada memoria Cache. Las unidades funcionales mencionadas están conectadas entre sí a través de un bus 6, que comprende una pluralidad de líneas de datos y de control.
Entre el bus 6 y cada una de las unidades funcionales está dispuesta una unidad de codificación, por ejemplo las unidades 12, 32 y 52. La unidad de codificación codifica el tráfico de datos emitido por la unidad funcional sobre el bus 6 y decodifica el tráfico de datos recibido.
Las unidades de codificación de las unidades funcionales 1, 2 y 3 están realizadas idénticas. Por ejemplo la unidad de codificación 12 asociada a la CPU 1 comprende un registro de claves 10, en el que está memorizada una palabra clave. Una puerta O Exclusiva 11 está conectada en la trayectoria de los datos entre la CPU 1 y el bus 6. Además, se alimenta a la puerta 11 también la clave K1 desde el registro de claves 10. A través del enlace del valor de datos recibido por el bus 6 con la palabra clave K1 se transforma en texto claro T el dato T1 recibido codificado por el bus 6. La línea desde la puerta O Exclusiva hacia la CPU 1 es audible, en general, sin más, puesto que la CPU1 presenta una estructura irregular. Cuando la CPU 1 emite un valor de datos T sobre el bus, este valor de datos de texto claro en la puerta O Exclusiva 11 es enlazado con una clave acondicionada por el registro de claves 10 y es puesto a disposición como valor de datos T1 en el bus. Otra unidad, por ejemplo una unidad periférica 3, recibe el dato codificado t1 y lo decodifica de manera complementaria.
La clave K1 utilizada para la codificación en la unidad 12 es modificada de forma sincronizada. La clave es acondicionada por un generador de claves 61, que genera la palabra clave de forma aleatoria. Con cada pulso de reloj acondicionado por un generador de pulsos de reloj se modifica la palabra clave K1. Es esencial que una clave K1, que es utilizada para la codificación de un valor de datos emitido aguas arriba de la CPU 1, esté preparada igualmente en las otras unidades de codificación para la descodificación del mismo valor de datos. A tal fin, todos los registros de claves asociados a las unidades funcionales respectivas están conectados en paralelo en el generador de números aleatorios 61 y en el generador de pulsos de reloj 62. De esta manera, por ejemplo, un valor de datos T emitido por la CPU 1 es emitido como valor de datos T1 codificada sobre el bus y es decodificado con la misma clave K1 en la unidad periférica 3 y es puesto a disposición allí como el mismo dato T en texto claro. A través de la actualización bajo control aleatorio de la clave se consigue una alta seguridad frente a un intento de decodificación del dato transmitido a través del bus.
Aguas arriba de la memoria Cache 5 está conectada una instalación de codificación 52, que corresponde a las instalaciones de codificación 52 correspondientes. La instalación de codificación 52 comprende un registro de claves 50, que está conectado de la misma manera con el generador de pulsos de reloj 62 y con el generador de números aleatorios 61 así como una puerta O Exclusiva 51, que está conectada en la trayectoria de datos entre el bus 6 y la memoria Cache 5. Sin medidas adicionales, el tráfico de datos que se desarrolla entre la puerta 51 y la memoria Cache 5, estaría presente en texto claro, además, los datos estarían memorizados en texto claro en la memoria Cache 5.
Para codificar adicionalmente los datos depositados en la memoria Cache 5, está prevista otra unidad de codificación 53, que está combinada con la unidad de codificación 52, para codificar de nuevo los datos decodificados por la instalación de codificación 52 por medio de la clave K1. La otra instalación de codificación 53 comprende un registro de claves 54 así como una puerta O Exclusiva 55. La puerta O Exclusiva 55 está conectada entre el registro de claves 50 y la puerta O Exclusiva 51. A través de la puerta O Exclusiva 55 se enlazan entre sí las claves de los registros 50 y 54. Esto hace que la corriente de datos T2 depositada por la puerta O Exclusiva 51 en la memoria Cache 5 esté codificada.
De una manera correspondiente se decodifican los datos T2 leídos por la memoria Cache 5 de nuevo con la palabra clave K2 depositada en el registro de claves 54 y se codifican con la clave K1 variable actual depositada en el registro de claves 50 para la emisión sobre el bus de datos 6.
Mientras están memorizados datos válidos en la memoria Cache 5, que deben leerse para el procesamiento adicional de nuevo en el bus, debe permanecer igual inalterada la palabra clave K2 acondicionada por el registro de claves 54. La palabra clave K2 es generada por otro generador de claves 63. De una manera más conveniente, se modifica la clave K2 cuando no se encuentran ya datos válidos en la memoria Cache 5. La actualización de la clave se realiza de nuevo de acuerdo con un patrón aleatorio, de manera que se garantiza una seguridad suficiente frente al descifrado de los datos memorizados en la memoria y transmitidos a través de la sección del bus entre la puerta 51 y la memoria 5.
Se recomienda modificar la clave K2 cuando la memoria Cache 5 es vaciada después de un flujo Cache. Se realiza una operación de este tipo, por ejemplo, en el caso de un cambio de la aplicación ejecutada por la disposición de microprocesadores. En el caso de un flujo Cache, todos los valores de datos de la memoria Cache son repuestos a un valor predeterminado. En principio, también es posible prescindir de una reposición del contenido de la memoria, puesto que en el caso de una modificación no se puede decodificara de todos modos el contenido de la memoria.
A través de la invención se consigue que todo el tráfico de datos que se desarrolla a través del bus 6 y, además, los datos memorizados temporalmente en la memoria intermedia, estén siempre codificados y no estén presentes en texto claro. A través de la utilización de puertas O Exclusivas se pueden utilizar procedimientos simétricos de codificación y decodificación, que requieren un gasto reducido de circuito y de cálculo. La anchura de la clave se orienta al número de las líneas del bus. Se pueden codificar todas las líneas o solamente una parte de las líneas. Puesto que el registro de claves es entonces correspondientemente menor. Para cada línea se utiliza un bit de una palabra clave. En el caso de líneas de bus se pueden codificar tanto las líneas de datos como también las líneas de estado y de control del bus. En principio, también es posible codificar líneas de señales individuales relevantes para la seguridad en disposiciones de microprocesadores o en otros circuitos bajo la utilización correspondiente de las medidas descritas anteriormente. Como fuente aleatoria para los generadores de claves 61 y 63 es adecuada de una manera especial una fuente física. Cuando la necesidad de seguridad es menor, se puede generar la clave también a través de un pseudogenerador de números aleatorios. Los generadores de claves se pueden realizar como registros de corredera (LFSR) reacoplados linealmente. La actualización de la clave se puede realizar en cada ciclo de sincronización del bus 6 a través del generador de pulsos de reloj 62 o solamente después de un ciclo de un número determinado de ciclos de pulsos de reloj. A través de la selección adecuada de los parámetros se ajusta una medida deseada de seguridad.

Claims (10)

1. Disposición de microprocesadores, que comprende:
-
una unidad central de procesamiento (1)
-
otra unidad (2, 3, 4)
-
una unidad de memoria (5),
-
un bus (6), a través del cual están conectadas entre sí la unidad central de procesamiento (1), la otra unidad (2, 3, 4) y la memoria (5) para el intercambio de datos,
-
una primera unidad de codificación (12, 32, 52) respectiva asociada a las unidades (1, 2, 3, 4, 5), que está conectada entre el bus (6) y la unidad asociada (1, 2, 3, 4, 5) y comprende un medio (10, 50) para la preparación de una clave y un elemento de enlace lógico (11, 51), que está conectado entre el bus (6) y la unidad asociada (1, 2, 3, 5), siendo la clave igual para las unidades y siendo variable, caracterizada por
-
una segunda unidad de codificación (53) asociada a la unidad de memoria, (5) que comprende un medio (54) para la preparación de otra clave así como un elemento de enlace lógico (55), que está conectado entre el medio (54) para la preparación de la clave de la primera unidad de codificación (50) asociada y el elemento de enlace lógico (51) de la primera unidad de codificación asociada (52).
2. Disposición de microprocesadores según la reivindicación 1, caracterizada porque está previsto un generador (61) para una clave y porque los medios (10, 50) para el acondicionamiento de la clave de las primeras unidades de codificación (12, 32, 52) comprenden, respectivamente, un registro (10, 50), que está conectado, en el lado de entrada, con el elemento de enlace lógico (11, 51) respectivo y, en el lado de salida, con el generador (61) para la clave.
3. Disposición de microprocesadores según la reivindicación 1 ó 2, caracterizada porque el generador (61) es un generador de números aleatorios, a través del cual se pueden generar de forma aleatoria números binarios.
4. Disposición de microprocesadores según la reivindicación 2, caracterizada porque los registros (10, 50) son controlables por un generador de pulsos de reloj (62) común.
5. Disposición de microprocesadores según una de las reivindicaciones 2 ó 4, caracterizada porque los medios (54) para el acondicionamiento de la segunda clave de la segunda unidad de codificación (53) comprenden un registro (54), que está conectado, en el lado de entrada, con un segundo generador (63) para una clave, y porque el elemento de enlace lógico (55) de la segunda unidad de enlace lógico (53) está conectado en el lado de entrada con la salida del registro (54) de la segunda unidad de codificación y con el registro (50) de la primera unidad de codificación (52) asociada y, en el lado de salida, con una entrada de la unidad de enlace lógico (51) de la primera unidad de enlace (52) asociada.
6. Disposición de microprocesadores según una de las reivindicaciones 1 a 5, caracterizada porque las unidades de enlace lógico (11, 51, 55) son puertas O Exclusiva.
7. Disposición de microprocesadores según una de las reivindicaciones 1 a 6, caracterizada porque la unidad de memoria (5) está configurada como una memoria volátil.
8. Disposición de microprocesadores según la reivindicación 5, caracterizada porque el segundo generador (63) para una clave es controlable de tal forma que a través del mismo se puede generar una clave nueva cuando la unidad de memoria (5) no presenta ningún contenido válido de la memoria.
9. Disposición de microprocesadores según la reivindicación 8, caracterizada porque a través del segundo generador se puede generar la clave, después de que ha sido inicializada la unidad de memoria (5).
10. Disposición de microprocesadores según una de las reivindicaciones 1 a 9, caracterizada porque está prevista otra memoria (2) y porque la unidad de memoria (5) es una memoria Cache, en la que se pueden memorizar temporalmente datos de la otra memoria (2).
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