ES2214355T3 - Metodo y sistema para proporcionar redundancia a modulos de enlace de señalizacion en un sistema de telecomunicaciones. - Google Patents
Metodo y sistema para proporcionar redundancia a modulos de enlace de señalizacion en un sistema de telecomunicaciones.Info
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Abstract
Sistema (10) para gestionar mensajes de señalización en un sistema de telecomunicación, que comprende: un primer módulo de control (100A, 200A, 300A) operable para recibir mensajes de señalización desde una pluralidad de enlaces de señalización (92A, 92C), procesar los mensajes de señalización, y enviar los mensajes de señalización procesados a través de una interfaz de una red de comunicación (20); un segundo módulo de control (100B, 200B, 300B) operable para recibir los mensajes de señalización desde la pluralidad de enlaces de señalización (92A, 92C), procesar los mensajes de señalización, y enviar los mensajes de señalización procesados a través de una interfaz de una red de comunicación (20); un enlace de sincronización (95), es decir, un enlace bidireccional, acoplado al primer módulo de control (100A, 200A, 300A) y al segundo módulo de control (100B, 200B, 300B), siendo el enlace de sincronización (95) operable para comunicar el estado del primer módulo de control (100A, 200A, 300A)al segundo módulo de control (100B, 200B, 300B) y el estado del segundo módulo de control (100B, 200B, 300B) al primer módulo de control (100A, 200A, 300A); y en el que el primer módulo de control (100A, 200A, 300A) y el segundo módulo de control (100B, 200B, 300B) son además operables para estar en un modo activo o en un modo en espera, estando sólo uno del primer módulo de control (100A, 200A, 300A) y el segundo módulo de control (100B, 200B, 300B) en el modo activo en un momento dado, enviando el módulo de control en el modo activo los mensajes de señalización procesados a través de la interfaz de la red de comunicación (20) asociada y los mensajes de estado a través del enlace de sincronización (95).
Description
Método y sistema para proporcionar redundancia a
módulos de enlace de señalización en un sistema de
telecomunicaciones.
Esta invención se refiere a sistemas de
telecomunicación y, más particularmente, a proporcionar redundancia
para módulos de enlace de señalización en un sistema de
telecomunicación.
Los puntos de señalización en redes de
telecomunicación, tales como los puntos de transferencia de señal y
los puntos de control de servicio, se están volviendo continuamente
más complejos porque manejan cada vez más enlaces de señalización y
diferentes tipos de enlaces de señalización. Además, los puntos de
señalización se están haciendo más complejos porque están
proporcionando servicios más sofisticados, tales como Portabilidad
de Número Local (LNP) y Traducción de Título Global (GTT).
El documento EP 592 153 A2 describe un sistema de
telecomunicación con interfaces de señalización redundantes. Según
este documento, cada elemento de red está provisto de interfaces de
señalización redundantes, siendo la teoría que si una falla, la
otra está disponible para continuar. Además, según este documento,
las interfaces de señalización SS7 redundantes, aunque procesen
idénticamente mensajes que siguen la norma SS7, deberían tener
diseños de software sustancialmente diferentes. Si las interfaces
de señalización SS7 redundantes son basadas en diseños de software
diferentes, se dice que la red de comunicaciones es menos sensible a
ciertos errores de software puesto que tales errores probablemente
no se produzcan en ambas interfaces de señalización
simultáneamente.
Desafortunadamente, a medida que los puntos de
señalización se hacen más complejos, se hacen también más difíciles
de gestionar porque hay más componentes, interfaces y enlaces de
señalización que tienen que ser gestionados y mantenidos. Además, a
medida que los puntos de señalización se hacen más complejos, cada
punto de señalización se hace mucho más crítico para el rendimiento
global del sistema de telecomunicación, obligando a que raramente
sean no operativos.
Por tanto, es deseable un punto de señalización
que tenga alta funcionalidad para gestionar, controlar y mantener
enlaces de señalización y/o que tenga una configuración fiable.
La presente invención proporciona un método y un
aparato que reduce sustancialmente o elimina al menos alguno de los
inconvenientes y problemas asociados a los métodos y aparatos de la
técnica anterior para proporcionar redundancia para módulos de
enlace de señalización en un sistema de telecomunicación. Por
consiguiente, la presente invención proporciona un método y un
aparato que pueden proporcionar redundancia para módulos de enlace
de señalización en un sistema de telecomunicación.
La presente invención proporciona un sistema para
gestionar mensajes de señalización en un sistema de
telecomunicación. El sistema incluye un primer módulo de control y
un segundo módulo de control. El primer módulo de control es
operable para recibir mensajes de señalización desde una pluralidad
de enlaces de señalización, procesar los mensajes de señalización y
enviar los mensajes de señalización procesados a través de una
interfaz de red de comunicación. El segundo módulo de control es
operable para recibir los mensajes de señalización desde la
pluralidad de enlaces de señalización, procesar los mensajes de
señalización y enviar los mensajes de señalización procesados a
través de una interfaz de red de comunicación. El sistema incluye
también un enlace de sincronización que está acoplado al primer
módulo de control y al segundo módulo de control. El enlace de
sincronización es operable para comunicar el estado del primer
módulo de control al segundo módulo de control y el estado del
segundo módulo de control al primer módulo de control. El primer
módulo de control y el segundo módulo de control son operables
además para estar bien en un modo activo o bien en un modo en
espera, estando sólo uno del primer módulo de control y el segundo
módulo de control en el modo activo en un momento dado, enviando el
módulo de control en el modo activo los mensajes de señalización
procesados a través de la interfaz de red de comunicación asociada
y los mensajes de estado a través del enlace de sincronización.
Además, la presente invención proporciona un
método para gestionar mensajes de señalización en un sistema de
telecomunicación. El método incluye recibir mensajes de
señalización desde una pluralidad de enlaces de señalización en un
primer módulo de control y procesar los mensajes de señalización en
el primer módulo de control. El método incluye también enviar los
mensajes de señalización procesados desde el primer módulo de
control a través de una interfaz de red de comunicación. El método
incluye además recibir los mensajes de señalización desde la
pluralidad de enlaces de señalización en un segundo módulo de
control y procesar los mensajes de señalización en el segundo
módulo de control. El método incluye adicionalmente enviar mensajes
de estado para el primer módulo de control al segundo módulo de
control, estando el primer módulo de control en un modo activo y
estando el segundo módulo de control en un modo en espera.
La presente invención proporciona diversas
ventajas técnicas. Por ejemplo, en realizaciones particulares, la
presente invención permite que sean probados enlaces de
señalización individuales y, si es necesario, desactivados. Como
otro ejemplo, en realizaciones particulares, la presente invención
permite que un grupo de enlaces de señalización sean desactivados
simultáneamente. Como ejemplo final, en ciertas realizaciones, la
presente invención proporciona redundancia de los módulos que
gestionan los mensajes de señalización en los enlaces de
señalización.
Otras ventajas técnicas serán rápidamente
evidentes para el experto en la técnica a la vista de las
siguientes figuras, la descripción y las reivindicaciones.
La presente invención puede ser entendida más
fácilmente por referencia a los dibujos adjuntos, junto con la
siguiente descripción detallada.
Fig. 1, ilustra una realización de un sistema
para controlar los enlaces de señalización en un sistema de
telecomunicación;
Fig. 2, ilustra una vista más detallada de una
realización de un elemento de control de enlace de señalización
para el sistema de la Fig. 1;
Fig. 3, proporciona una vista más detallada de un
módulo de transición de enlace y un módulo de interfaz de enlace
para el elemento de control de enlace de señalización de la Fig.
2;
Fig. 4, proporciona una vista detallada de una
realización de un ordenador para el módulo de interfaz de enlace de
la Fig. 3;
Fig. 5, proporciona una vista más detallada de
una realización de un módulo de transición de enlace de señalización
para el elemento de control de enlace de señalización de la Fig.
2,
Fig. 6, proporciona una ilustración detallada de
una realización de un módulo de control de enlace de señalización
para el elemento de control de enlace de señalización de la Fig.
2,
Fig. 7, ilustra una realización de una tarjeta de
señalización en el módulo de control de enlace de señalización de
la Fig. 6, en la que el elemento de control de enlace de
señalización proporciona soporte para mensajes del sistema de
señalización 7 en enlaces de señalización DS0A;
Fig. 8, ilustra una realización de un mensaje de
enlace de sincronización; y
Fig. 9, proporciona un diagrama de flujo que
ilustra una realización de un método para determinar conmutación de
plano.
La Fig. 1 ilustra una realización de un sistema
10 para controlar mensajes de señalización en una red de
telecomunicación. En general, el sistema 10 está previsto para
iniciar, terminar, y/o conmutar mensajes de señalización. Como está
ilustrado, el sistema 10 incluye una variedad de elementos de
control (CEs), tales como un elemento de control de periféricos y de
carga (PLCE) 70 y un elemento de control de servicios de
señalización (SSCE) 40, acoplados entre sí mediante una red de
comunicación 20. Cada CE realiza funciones discretas en el control y
mantenimiento de dispositivos particulares y en el control de
funciones de señalización, administrativas o de mantenimiento en el
sistema 10. Los CEs pueden estar acoplados a la red de comunicación
20 mediante enlaces analógicos en serie o en paralelo, enlaces
digitales o cualquier otro tipo de enlace que pueda comunicar
señales eléctrica o electromagnéticamente.
En ciertas realizaciones, el sistema 10 podría
servir como punto de transferencia de señal autónomo (STP) en una
red de señalización de canal común (CCS). Por tanto, el sistema 10
podría proporcionar detección-corrección de error
de nivel dos en mensajes de señalización y funciones de enrutamiento
de red de nivel 3 para los mensajes de señalización, así como otros
servicios, tales como traducción de título global (GTT) y
portabilidad de número local (LNP). En realizaciones particulares,
el sistema 10 soporta mensajes de señalización del sistema de
señalización 7 (SS7). En una específica de estas realizaciones, el
sistema 10 soporta también las versiones europea (ITU) y japonesa
de la función de enlace de señalización de nivel 2. En otras
realizaciones, el sistema podría servir como un punto de
señalización (SP) en una red de señalización S12. En todavía otras
realizaciones, el sistema 10 puede proporcionar servicios de
señalización para una diversidad de otros protocolos, tales como
protocolos de Internet (IP). El sistema 10 podría también ser útil
en una amplia variedad de otros sistemas de señalización y/o
sistemas de conmutación.
La red de comunicación 20 puede ser una red
Ethernet, una red de modo de transferencia asíncrona (ATM), una red
de retransmisión de tramas (frame relay) o cualquier otro tipo de
red que pueda intercambiar información electrónica o
electromagnéticamente. En realizaciones particulares, la red de
comunicación 20 incluye conmutadores Ethernet de doscientos
megabits para propósitos de fiabilidad, estando conectado cada
conmutador al otro conmutador mediante un enlace de un gigabit.
Además, todos los CEs y todo el equipo periférico que afectan a más
de un enlace de señalización están configurados de forma
redundante, lo que previene que el fallo de cualquier punto de señal
afecte a la operación del sistema 10. Las comunicaciones entre CEs
pueden usar el protocolo portador en tiempo real (RTB), el
protocolo de paquete interno (IPP), TCP/IP o cualquier otro
protocolo de mensajería adecuado.
Con más detalle, el PLCE 70 proporciona funciones
de mantenimiento y vigilancia de todos los procesadores de control y
equipo periférico previstos en el sistema 10. Por consiguiente, el
PLCE 70 es un elemento de control lógico maestro del sistema 10. El
PLCE 70 proporciona inicialización del sistema y carga,
comunicaciones hombre máquina (MMC), sistema de soporte de operación
(OSS), entradas de servicio, control de periféricos de
almacenamiento masivo, gestión de configuración central, gestión de
defecto de control central, gestión de prueba del control central,
informe de sucesos, gestión de alarma, gestión de archivos de
volcado de memoria en caso de fallo y gestión de reloj. Por ejemplo,
el PLCE 70 proporciona inicialización del sistema para todos los
procesadores y dispositivos en el sistema 10 que empiezan por
encendido. Como otro ejemplo, el PLCE 70 procesa comandos de
usuario y los remite al subsistema correcto. Como otro ejemplo, el
PLCE 70 proporciona procesamiento de mantenimiento en procesadores
y dispositivos y cambia el estado de dispositivos para
retiralos/restaurarlos del/al servicio. Como ejemplo final, el PLCE
70 recibe y procesa defectos detectados en el sistema 10 y coordina
la retirada de los dispositivos defectuosos del servicio. El PLCE 70
puede también incluir una variedad de otra funcionalidad.
Un elemento de control de gestión de señal (SMCE)
30 gestiona el subsistema de señalización. Específicamente, el SMCE
30 proporciona gestión de ruta de señalización, gestión de tráfico
de señalización, aprovisionamiento de señalización y gestión de la
parte de control de conexión de señalización (SCCP).
El SSCE 40 contiene bases de datos lógicas y
servicios de pantalla para el subsistema de señalización. Sin
embargo, el SSCE 40 no controla el hardware relativo a la
señalización. Además, el SSCE 40 puede proporcionar servicios de
portabilidad de número local (LNP). En realizaciones en las que el
sistema 10 soporta mensajes SS7, el SSCE 40 puede también
proporcionar SCCP con traducción de título global (GTT), pantalla
de la pasarela y almacenamiento temporal y enrutamiento de la parte
de transferencia de mensajes (MTP). Los elementos de control de
enlace de señalización (SLCEs) 90 controlan el hardware de enlace de
señalización para proporcionar gestión de enlace de señalización.
En realizaciones particulares, los SLCEs 90 controlan el hardware de
enlace SS7 y contienen funcionalidad MTP hasta el nivel 3. En
algunas de estas realizaciones, los SLCEs 90 proporcionan
funcionalidad SCCP, GTT con SCCP, y pantalla de la pasarela. Cada
SLCE 90 tiene una pluralidad de enlaces de señalización 92 que
comunican mensajes de señalización desde/a otros puntos de la red,
tales como una oficina central (CO). Los SLCEs 90 también comunican
los mensajes de señalización al CE apropiado. En realizaciones
particulares, los enlaces de señalización 92 son parte de una
implementación de un sistema de datos digitales (DDS) entre un STP o
SS y un STP o SS remoto.
Un elemento de control de registro y medición de
tráfico (TMMCE) 50 contiene el mecanismo de recogida central de
todos los datos de medición recogidos en el sistema 10.
Un elemento de control de gestión de bases de
datos (DMCE) 60 contiene las funciones de gestión y monitorización
de bases de datos de portabilidad de número local (LNP) y registro
de localización de aplicación (ALR) para el hardware del SSCE 40.
El DMCE 60 no controla el hardware relativo a la señalización.
El sistema 10 incluye también un agente de
operaciones, administración y mantenimiento (OAM) 80. El agente OAM
80, que está acoplado también a la red de comunicaciones 20,
proporciona la funcionalidad OAM primaria para el sistema 10. Por
consiguiente, el agente OAM 80 es el componente superior en la
jerarquía de control lógico para OAM. El agente OAM 80 proporciona
interfaces de usuario GUI y servicios OSS y pasa datos a/desde el
PLCE 70 vía la red de comunicación 20. En la realización ilustrada
en la Fig.1, el agente OAM 80 no es un CE y, por tanto, el PLCE 70
no lo controla ni lo aprovisiona. Sin embargo, el PLCE 70 no
depende del agente OAM 80 para proporcionar control al resto del
sistema.
En una realización particular, todos los CEs del
sistema 10 incluyen procesadores basados en Pentium II Mobile sobre
tarjetas de formato de interconexión de componentes periféricos
(PCI) compacto. Cada tarjeta contiene dos puertos Ethernet para
comunicar con el sistema 10 y acepta una tarjeta hija S12 para la
conexión a la red de conmutación digital (DSN) S12. Los SLCEs 90
aceptan también una tarjeta hija SS7. Las tarjetas hija se realizan
conforme a las especificaciones PCI, IEEE P 1386.1 y PICMG 2.1, para
perfiles de tarjeta y situación y forma de los conectores. El
software en los CEs está organizado en capas de acuerdo al estándar
S12 y contiene el sistema operativo y aplicaciones según el
estándar S12. Sin embargo, los CEs podrían tener una variedad de
otras estructuras y configuraciones.
Aunque ha sido discutida una variedad de
funciones con respecto a cada CE, cada CE podría también incluir
funciones adicionales o menos funciones. Asimismo, las funciones
tratadas podrían ser redistribuidas entre los CEs discutidos,
combinadas en menos CEs o divididas entre más CEs. Además, no todas
las funciones y/o CEs tienen que estar en un sistema de acuerdo con
la presente invención.
La Fig. 2 ilustra una vista más detallada de una
realización de SLCEs 90 para el sistema 10. Como puede verse, los
enlaces de señalización 92 incluyen enlaces de entrada 92A, enlaces
de salida 92B, enlaces de entrada 92C y enlaces de salida 92D. Los
enlaces de entrada 92A y los enlaces de salida 92B forman un
conjunto de enlaces de señalización y los enlaces de entrada 92C y
los enlaces de salida 92D forman otro conjunto de enlaces de
señalización. Como puede verse también, el SLCE 90 incluye una
variedad de módulos. Los mensajes de señalización que llegan desde
la red de comunicación 20 son recibidos en primer lugar por un
módulo de transición de enlace de señalización (SLTM), tal como el
SLTM 200A, que proporciona una interfaz de enlace física para
señales en el SLCE 90. Acoplado al SLTM 200A está un módulo de
control de enlace de señalización (SLCM) 100A, que proporciona el
mecanismo de control primario para un plano, "el plano A" del
SLCE 90. También acoplado al SLTM 200A está un módulo de transición
de control de bus (BCTM) 300A, que distribuye señales de
temporización y reloj de referencia para el plano A del SLCE 90. El
BCTM 300A distribuye también una señal de reinicialización a los
módulos en el plano A. El PLCE 70 controla el BCTM 300A. El SLTM
200A está acoplado también a un módulo de transición de enlace (LTM)
400A, que proporciona una interfaz física para los enlaces de
entrada 92A y los enlaces de salida 92B. Por tanto, el LTM 400A
proporciona acoplamiento a los enlaces de entrada 92A, los enlaces
de salida 92B y al SLTM 200A. Acoplado al LTM 400A está un módulo de
interfaz de enlace (LIM) 500A. El LIM 500A formatea los mensajes de
señal desde los enlaces de entrada 92A para el SLCM 100A y formatea
los mensajes de señalización desde el SLCM 100A para los enlaces de
salida 92B. Juntos, el LTM 400A y el LIM 500A proporcionan una
interfaz física entre los enlaces de entrada 92A y los enlaces de
salida 92B y el SLCM 100A. También acoplado al SLTM 200A está un LTM
600A, que está acoplado a un LIM 700A. El LTM 600A y el LIM 700A
permiten al plano A del SLCE 90 manejar el doble de enlaces de
señalización 92 cuando están instalados en el SLCE 90. Pares de
LTM/LIM adicionales podrían estar instalados para manejar más
enlaces de señalización 92.
Obsérvese que el SLCM 90 tiene también un
conjunto correspondiente de módulos -SLCM 100B, SLTM 200B, BCTM
300B, LTM 400B, LIM 500B, LTM 600B y LIM 700B. Estos módulos son
duplicados exactos de los módulos descritos anteriormente y están
destinados a proporcionar redundancia en caso de que se produzca un
error en uno de los módulos en el plano A. Por tanto, el SLCE 90
está dividido en dos planos, el plano A y el plano B.
En realizaciones particulares, existe un enlace
bidireccional 95 acoplado entre el SLTM 200A y el SLTM 200B. El
enlace 95 es denominado un "enlace de sincronización". El
propósito del enlace de sincronización es mantener al SLCM en
espera sincronizado con el SLCM activo para proporcionar detección
oportuna de un fallo en el plano activo para posiblemente
encargarse de la operación y tratamiento de los mensajes de
señalización, una "conmutación". Para llevar a cabo esto, el
enlace 95 comunica los datos relativos a la operación de cada
enlace de señalización 92 en segundo plano respecto al plano en
espera. Los datos pueden incluir estado del hardware, estado del
software, estado de enlaces de señalización, números de secuencia
de recepción, números de secuencia de emisión, y/o cualquier otra
información apropiada. Obsérvese que ambos planos están acoplados a
cada uno de los enlaces de señalización 92. Por tanto, el SLCM 100A
y el SLCM 100B reciben ambos mensajes de señalización desde los
enlaces de señalización 92. Además, ambos, el SLCM 100A y el SLCM
100B reciben mensajes de señalización a través de la red de
comunicación 20 para ser comunicados a través de los enlaces de
señalización 92. Sin embargo, la comunicación es realizada sólo por
el plano activo.
En operación, un mensaje de señalización en uno
de los enlaces de entrada en un conjunto de enlaces de señalización,
tales como los enlaces de entrada 92A, es recibido por dos LTMs,
tales como el LTM 400A y el LTM 400B, donde es pasado a un LIM
asociado, tal como el LIM 500A y el LIM 500B. Los LIMs reformatean
el mensaje de señalización desde el enlace de entrada y lo envían
al SLTM 200A y al SLTM 200B, respectivamente. El SLTM 200A y el
SLCM 100B transfieren después el mensaje de señalización
reformateado al SLCM 100A y al SLCM 100B, respectivamente. El SLCM
100A y el SLCM 100B reformatean de nuevo el mensaje de señalización.
Sin embargo, sólo uno del SLCM 100A y el SLCM 100B envía el mensaje
de señalización reformateado dos veces al SMCE 30 a través de la
red de comunicación 20.
A la inversa, un mensaje de señalización desde la
red de comunicación 20, destinado a uno de los enlaces de salida,
tal como uno de los enlaces de salida 92B, es recibido en primer
lugar por el SLTM 200A y el SLTM 200B. El mensaje de señalización
es después enviado al SLCM 100A y al SLCM 100B. El SLCM 100A y el
SLCM 100B reformatean entonces el mensaje de señalización y lo
envían a alguno del LTM 400A y el LTM 400B o el LTM 600A y el LTM
600B a través del SLTM 200A y el SLTM 200B, respectivamente. Los
LTMs receptores envían después la señal a sus LIMs asociados.
Después, los LIMs receptores reformatean el mensaje de señalización
para la comunicación a través del apropiado de los enlaces de
señalización 92. Sin embargo, sólo uno de los LIMs receptores envía
el mensaje de señalización reformateado al apropiado de los enlaces
de salida.
Además, el SLCM 100A y el SLCM 100B son
responsables del control de los enlaces de señalización 92. En
realizaciones particulares, el SLCM 100A y el SLCM 100B activan la
alineación de enlace para los enlaces de señalización 92, después
de recibir un mensaje de que la inicialización está completa.
También, el SLCM 100A y el SLCM 100B son responsables de
mantenimiento/fallo/recuperación. Además, esta función es
responsable de la prueba de los enlaces de señalización 92. En
realizaciones en las que el SLCM 100A y el SLCM 100B soportan SCCP,
el SLCM 100A y el SLCM 100B realizan también funciones de
enrutamiento SCCP. Con SCCP, el SLCM 100A y el SLCM 100B pueden
también soportar servicios GTT y LNP.
El SLCM 100A y el SLCM 100B controlan también
funciones de recorrido inverso de bucle y desactivación de
transmisión para cada plano respectivo. Por ejemplo, en
realizaciones particulares, el SLCM 100A puede generar comandos que
son enviados al SLTM 200A y/o al LIM 500A para establecer recorrido
inverso de bucle entre el SLCM 100A y el SLTM 200A, el SLTM 200A y
un punto de señalización remoto, el SLCM 100A y el LIM 500A, o el
LIM 500A y un punto de señalización remoto. Una variedad de otros
recorridos inversos de bucle puede también ser establecida. Durante
el recorrido inverso de bucle, los datos recibidos al final del
bucle son comparados con los datos comunicados para determinar si
existen errores en el SLCE 90, para aislar los errores, y,
posiblemente, para determinar la causa de los errores. Además, el
SLCM 100A puede generar comandos para desactivar la comunicación de
los mensajes de señalización desde el LIM 500A a los enlaces de
salida 92B. En ciertas realizaciones, el SLCM en el plano en
espera, tal como el SLCM 100B, puede también generar comandos para
desactivar estas comunicaciones mediante los LIMs activos, tales
como el LIM 500A, y enviarlos a los LIMs activos a través del
enlace de sincronización. En realizaciones particulares, estos
comandos provocan una retransmisión para romper el acoplamiento de
los LIMs en el plano activo a los enlaces de salida. El recorrido
inverso de bucle y las desactivaciones de comunicación puede ser
eliminados con el establecimiento de una señal de reinicialización
desde un SLCM.
En realizaciones particulares, el SLCE 90 soporta
mensajes de señalización SS7. En algunas de estas realizaciones, el
SLCE 90 pueden también soportar protocolos de mensaje de
señalización adicionales, tales como S12 o IP.
La Fig. 3 proporciona una vista más detallada del
LTM 400A y el LIM 500A para la realización ilustrada del SLCE 90. En
general, el LTM 400A proporciona la situación y forma de los
conectores del LIM 500A para los enlaces de entrada 92A, los
enlaces de salida 92B y el SLTM 200A. El LIM 500A, a su vez,
proporciona comparación y distribución de mensajes de
señalización.
Como está ilustrado, el LTM 400A incluye un
acoplador de enlace de señalización 410 para terminar los enlaces de
entrada 92A. El LTM 400A incluye también una pluralidad de circuitos
de protección 420A-Z, uno para cada uno de los
enlaces de entrada 92A, porque el LTM 400A y el LIM 500A deben
continuar operando después de la aplicación de tensiones metálicas
específicas, longitudinales y de cortocircuito. En realizaciones
particulares, cada uno de los circuitos de protección
420A-Z proporciona esta protección con tres
dispositivos supresores de voltajes transitorios (TVS) SMBJ10CA,
aunque también podrían ser usados numerosos otros circuitos de
protección bien conocidos para los expertos en la técnica. El LTM
400A incluye también un acoplador de enlace de señalización 430 para
terminar los enlaces de salida 92B. Acoplados al acoplador de
enlace de señalización 430 están los circuitos de protección
440A-Z, uno para cada uno de los enlaces de salida
92B. Los circuitos de protección 440A-Z están
configurados de forma similar a los circuitos de protección
420A-Z. En algunas realizaciones, sin embargo, los
circuitos de protección 420A-Z y los circuitos de
protección 440A-Z no son necesarios. El acoplador de
enlace de señalización 410 y el acoplador de enlace de señalización
430 pueden ser cualquier tipo de conector bien conocido para los
expertos en la técnica, y en una realización particular son
conectores mini-sub P de alta densidad. El LTM 400A
incluye también una interfaz de enlace 460. La interfaz de enlace
460 proporciona una interfaz física para comunicar señales
eléctricas entre el LIM 500A y el SLTM 200A. El LTM 400A recibe
datos de control, mensajes de señalización, y señales de reloj a
través de la interfaz de enlace 460. El LIM 500A envía datos de
control que incluyen información de estado y mensajes de
señalización a través de la interfaz de enlace 460. El LTM 400A
incluye además un conector de placa base 450 para retransmitir
mensajes a/desde el LIM 500A. El conector de placa base 450 está
acoplado al acoplador de enlace de señalización 410, al acoplador
de enlace de señalización 430 y a la interfaz de enlace 460. El
conector de placa base 450 puede ser un conector de interconexión
de componentes periféricos (PCI), un conector de arquitectura
estándar de la industria (ISA) o cualquier otro tipo de conector que
pueda intercambiar señales eléctricas o electromagnéticas.
El LIM 500A, como está ilustrado, incluye un
conector de placa base 510 que corresponde al conector de placa base
450. En realizaciones particulares, el conector de placa base 510 y
el conector de placa base 450 proporcionan una capacidad de cambio
en caliente. Un controlador de cambio en caliente LTD 1422 puede
proporcionar el control de la circuitería de arranque en caliente
FET. En algunas de estas realizaciones, el conector de placa base
510 y el conector de placa base 450 usan los conectores de placa
base PCI estándar J1-J5. El conector de placa base
510 permite al LIM 500A intercambiar señales con el LTM 400A.
Acoplada al conector de placa baase 510 está una pluralidad d
receptores 520A-Z, cada uno correspondiendo a uno
de los circuitos de protección 420A-Z y, por tanto,
los enlaces de entrada 92A. Los receptores 520A-Z
reciben mensajes de señalización desde los circuitos de protección
420A-Z y los ponen en el formato apropiado para un
ordenador 570, que está acoplado a cada uno de los receptores
520A-Z. El ordenador 570, que es una FPGA Alter
6024A en realizaciones particulares, proporciona una interfaz entre
los enlaces de entrada 92A y el SLTM 200A y entre el SLTM 200A y
los enlaces de salida 92B y una variedad de funciones de control en
el LIM 500ª, y será tratado en detalle con respecto a la Fig. 4.
Acoplada al ordenador 570 está una pluralidad de controladores
530A-Z. Los controladores 530A-Z
generan señales que representan mensajes de señalización para la
comunicación a través de los enlaces de salida 92B. Acoplado a cada
uno de los controladores 530A-Z está uno de los
dispositivos de aislamiento 535A-Z. Los dispositivos
de aislamiento 535A-Z rompen la conexión entre cada
uno de los controladores 530A-Z y los enlaces de
salida 92B cuando están activados. En una realización particular,
cada uno de los dispositivos de aislamiento 535A-Z
es un relé de estado sólido con formato A. En la realización
ilustrada, una memoria intermedia 536 que incluye tres transistores
BCR 503 de alta corriente mantiene la señal hacia los dispositivos
de aislamiento 535A-Z.
También acoplado al ordenador 570 está un emisor
540 que es operable para enviar mensajes de señalización y datos de
control al SLCM 100A a través de la interfaz de enlace 460. Además,
un receptor 550 está acoplado al ordenador 570. El receptor 550
recibe mensajes de señalización y datos de control desde el SLCM
100A y, en general, los retransmite al ordenador 570. Obsérvese, no
obstante, que una señal de reinicialización desde el SLCM 100A es
encaminada a un dispositivo de reinicialización de la corriente
560, que reinicializará el LIM 500A y el LTM 400A. El ordenador 570
será reinicializado mediante una EEPROM 571 durante la
reinicialización. Además, una señal de activación de retransmisión
activará los dispositivos de aislamiento 535A-Z.
Los enlaces de entrada 92A y los enlaces de
salida 92B pueden ser enlaces analógicos en serie o en paralelo,
enlaces digitales o cualquier otro tipo de enlaces que puedan
comunicar señales eléctricas o electromagnéticas. En ciertas
realizaciones, cada uno de los enlaces de señalización 92 es un
enlace de señalización DS0A que usa una interfaz de cuatro hilos
con una impedancia nominal de ciento treinta y cinco Ohms. Cada
enlace de señalización DS0A es una señal de datos síncrona de
sesenta y cuatro kilobits por segundo que tiene un formato bipolar
de no retorno a cero (NRZ). Además, los "unos" son codificados
usando un esquema de inversión de marca alternada (AMI) -alternando
los unos entre voltajes negativos y positivos. Al octavo bit en
cada byte de datos se le asigna una función de control de red. Los
siete bits restantes en cada byte de datos están disponibles para
la transmisión de datos. Por tanto, la velocidad de transmisión de
datos es de cincuenta y seis kilobits por segundo. En realizaciones
particulares, los veinticuatro enlaces DS0A se acoplan al acoplador
de enlace de señalización 410 del LTM 400A, y los mensajes de
señalización desde los veinticuatro enlaces DS0A son después
multiplexados juntos por el ordenador 570 y transmitidos al SLCM
100A en un flujo de datos en serie multiplexados por bytes de
treinta y dos canales a 2,048 megaherzios, teniendo cada enlace
DS0A un byte en cada flujo de datos. Además, el LIM 500A recibe un
flujo de datos en serie multiplexados por bytes de treinta y dos
canales con veinticuatro canales de datos a ser demultiplexados y
comunicados en los enlaces DS0A de salida, enlaces de salida
92B.
Los controladores 530A-Z pueden
ser controladores analógicos, controladores digitales, o cualquier
otro tipo de dispositivo que pueda generar señales eléctricas o
electromagnéticas para la comunicación a un punto remoto. En
ciertas realizaciones, todos los controladores
530A-Z pueden recibir una señal de control desde el
SLCM 100A que desactiva los controladores 530A-Z. En
realizaciones particulares, cada uno de los controladores
530A-Z es un controlador analógico que acepta una
señal de control de lógica transistor-transistor
(TTL) para ambas marcas de salidas positiva y negativa, o impulsos
desde el ordenador 570. Por tanto, cuando una de las señales de
control es declarada alta, el transistor correspondiente conduce.
La señal comunicada en el acoplador de enlace de señalización 430
tendrá una magnitud de amplitud de menos de siete décimos de un
voltio para un "cero" y una magnitud de amplitud de entre tres
y cinco y medio voltio para un "uno".
Los receptores 520A-Z pueden ser
receptores analógicos, receptores digitales o cualquier otro tipo de
dispositivo que pueda detectar señales eléctricas o
electromagnéticas. En realizaciones particulares, cada uno de los
receptores 520A-Z acepta un impulso positivo y
negativo de un extremo de DSOA y un par de señal de llamada y puede
aceptar/detectar la señal después de que ha pasado a través de cero
a un cable de torcido blindado de 457,2 metros de calibre
veinticuatro. Un impulso de uno de los enlaces de entrada 92A es
acoplado por transformador mediante un transformador con toma
central produciendo una salida positiva y negativa a dos receptores
diferenciales DS26C32.
El ordenador 570 incluye un procesador y una
memoria. El procesador puede ser un ordenador de conjunto complejo
de instrucciones (CISC), un ordenador de conjunto reducido de
instrucciones (RISC), una matriz de puertas programables en campo
(FPGA) o cualquier otro tipo de dispositivo que pueda manipular
electrónicamente información electrónica. La memoria puede ser
memoria de acceso aleatorio (RAM), memoria de sólo lectura (ROM),
memoria de sólo lectura de disco compacto (CD-ROM),
registros, y/o cualquier otro tipo de dispositivo de almacenamiento
magnético u óptico, volátil o no volátil.
El enlace entre la interfaz de enlace 460 y el
SLTM 200A puede ser un enlace analógico en serie o en paralelo, un
enlace digital, o cualquier otro tipo de enlace que pueda comunicar
señales eléctricas o electromagnéticas. Obsérvese que el SLCM 100A
tiene control directo de los dispositivos de aislamiento
535A-Z y la señal reinicialización para
reinicializar la corriente 560 a través de este enlace.
En realizaciones particulares, el enlace de
señalización entre la interfaz de enlace 460 y el SLTM 200A es un
enlace TP2. El LIM 500A usa este enlace para intercambiar mensajes
de señalización, recibir comandos y devolver el estado al SLCM
100A. Como interfaz TP2, la interfaz de enlace 460 tiene una
interfaz de control y una interfaz de datos. Las señales en la
interfaz TP2 pasan directamente a través del LTM 400A sin cambio.
Por tanto, el LTM 400A sólo proporciona situación y forma de los
conectores de la interfaz TP2 para el LIM 500A.
La interfaz de datos TP2 contiene un enlace de
datos en serie dúplex, multiplexados por bytes de treinta y dos
canales entre el LTM 400A y el SLTM 200A. El orden de bit en cada
byte corresponde al orden en que fueron recibidos los datos en cada
uno de los enlaces de entrada 92A o el orden en que los datos van a
ser enviados sobre cada uno de los enlaces de salida 92B. En
realizaciones particulares, sin embargo, sólo son usados los
primeros veinticuatro canales, los canales restantes son puestos a
cero, porque sólo veinticuatro enlaces de entrada 92A y veinticuatro
enlaces de salida 92B están acoplados al LIM 500A.
La interfaz de control TP2 consiste en un flujo
de datos en serie, una señal de entrada de mensaje válido, un flujo
de datos de salida en serie y una señal de salida de mensaje
válido. El flujo de entrada de datos y la señal de entrada de
mensaje válido son enviados al ordenador 570, y el flujo de salida
de datos en serie y la señal de salida de mensaje válido son
enviados al SLTM 200A. El flujo de entrada de datos TP2 es
formateado como un campo de dirección de ocho bits, un campo de
datos de ocho bits, un campo de lectura/control de un bit y un campo
de paridad de un bit. La dirección y los datos son sacados LSB en
primer lugar. El flujo de datos de salida contiene datos leídos de
una memoria del ordenador 570 o una señal de estado de error.
Además, la interfaz de control proporciona una señal de activación
de dispositivo de aislamiento y una señal de reinicialización de la
corriente.
La interfaz TP2 usa una tecnología de
señalización diferencial de bajo voltaje (LVDS). Una impedancia
característica de cien ohmios es preferida en algunas realizaciones.
Los bucles de la interfaz TP2 son temporizados usando una señal de
reloj de 2,048 MHZ y una señal de sincronización desde el BCTM 300A
o el SLCM 100A. El período de reloj es de 488 nanosegundos y todos
los datos son sacados en el flanco de subida del periodo de reloj y
muestreados en el flanco siguiente del período de reloj para ambos,
el LIM 500A y el SLCM 100A. Los datos pueden ser sacados hasta
cincuenta nanosegundos después del flanco de subida de reloj y se
mantendrán todavía más de cien nanosegundos de tiempo de ajuste
antes del siguiente flanco de reloj. La salida de datos al SLCM
100A desde el LIM 500A será válida no más tarde de 43 nanosegundos,
más la demora de reloj hasta la salida y la inclinación del flanco
de la señal de reloj del SLCM 100A, después del flanco de subida de
reloj de 2,048 MHZ. En estas realizaciones, el emisor 540 es un
traductor TTL/LVDS y el receptor 550 es un traductor LVDS/TTL. No
es codificada ninguna protección dentro de la interfaz de datos
TP2. El algoritmo de señalización verificará los contenidos de datos
en un mensaje mediante una base de mensajes para cada canal.
Obsérvese que el SLCM 100A tiene control directo de los
dispositivos de aislamiento 535A-Z y la señal
reinicialización a la reinicialización de la corriente 560 a través
de esta interfaz. Si no se han producido errores, el ordenador 570
envía una señal de mensaje válido al SLCM 100A.
Aunque el LTM 400A y el LIM 500A han sido
ilustrados como tarjetas separadas conectadas a través de conectores
de tarjeta base, el LTM 400A y el LIM 500A pueden ser construidos y
configurados en una variedad de otras formas. Por ejemplo, toda la
funcionalidad del LTM 400A y del LIM 500A puede ser dispuesta en
una sola tarjeta o distribuida entre varias tarjetas. Además, algo
del hardware puede ser sustituido por software y/o algo del
software puede ser sustituido por hardware. Una variedad de otras
construcciones y configuraciones existe.
La Fig. 4 proporciona una vista detallada de una
realización del ordenador 570 para realizaciones en las que los
enlaces de entrada 92A y los enlaces de salida 92B son enlaces DS0A
y es usada una interfaz TP2 entre el LTM 400A y el SLTM 200A. Por
tanto, el ordenador 570 proporciona una interfaz entre los flujos de
datos en serie multiplexados de TP2 y los enlaces de señalización
DS0A. Como está ilustrado, el ordenador 570 es una FPGA que incluye
multiplexadores 572A-Z, combinadores de
invertidores de marca alternativa (AMI) 574A-Z y
convertidores de serie a paralelo 576A-Z, estando
un conjunto de cada uno asociado a uno de los receptores
520A-Z. En operación, los datos son recibidos desde
cada uno de los receptores 520A-Z como dos señales
TTL, representando la primera "impulsos positivos de marca" y
representando la segunda "impulsos negativos de marca". Estas
señales son entonces "combinadas en una puerta lógica OR" sin
detección de violaciones bipolares para reconstruir la señal DS0A.
La señal resultante es desplazada dentro de un registro de datos
para el canal. Después, los contenidos de cada registro de datos
son copiados en su posición multiplexada en un registro de
desplazamiento 578 y sacados al emisor 540 en ruta al SLTM 200A. El
registro de desplazamiento 578 puede ser dimensionado de acuerdo
con el número de enlaces de entrada 92A. Así, para veinticuatro
enlaces de entrada 92A, el registro de desplazamiento 578 es de
ciento noventa y dos bits.
Además, la FPGA 580 incluye un registro de
desplazamiento 580, que es del mismo tamaño que el registro de
desplazamiento 578, convertidores de paralelo a serie
582A-Z y generadores AMI 584A-Z. En
operación, el registro de desplazamiento 580 recibe el flujo de
datos en serie, multiplexados por bytes desde el receptor 550 y
saca un byte del flujo de datos en serie diferente para cada uno de
los convertidores de paralelo a serie 582A-Z,
correspondiendo cada byte a un canal diferente. Cada convertidor de
paralelo a serie 582A-Z convierte después los bits
en paralelo a bits en serie y los saca al generador AMI asociado
584A-Z, que genera después un esquema de modulación
AMI basado en los bits. Desde cada uno de los generadores
584A-Z es pasada una señal a uno de los
controladores asociados 530A-Z para la comunicación
a través de los enlaces de salida 92B.
El ordenador 570 recibe también datos de control
desde el SLCM 100A y/o el SLTM 200A a través del receptor 550. Los
datos de control consisten en un campo de dirección de ocho bits,
un campo de datos de ocho bits, un campo de control de
lectura/escritura de un bit, y un campo de paridad de un bit, para
un total de dieciocho bits. Los datos de control son recibidos en
primer lugar en un registro de desplazamiento 590. Después, los
datos son comprobados por un comprobador de paridad 592 y, si el
mensaje de control especifica una operación de escritura, un
comprobador de dirección 594. Si se ha producido un error de
paridad, una señal de error de paridad es sacada al SLCM 100A.
También, si la dirección que va a ser escrita es reservada o es de
sólo lectura, es generada una señal de error de dirección y pasada
al SLCM 100A. Si es detectado el error de paridad o el error de
dirección, es descartada la operación de lectura o escritura del
mensaje de control. Si no se ha producido ningún error, sin
embargo, y si ha sido especificado un comando de escritura, los
datos son escritos en un registro de dirección en el registro 596.
Para la salida, los datos son leídos de un registro, si fue
especificada una operación de lectura o escritura, y enviados al
SLCM 100A, junto con una firma de mensaje válido.
Cada canal, un canal correspondiente a un enlace
de señalización, en el LIM 500A tiene bits de control en el
ordenador 570 para desactivar las comunicaciones en su enlace de
salida asociado 92B para establecer un recorrido inverso de bucle
de enlace y para establecer un recorrido inverso de bucle local.
Todas las desactivaciones de comunicación y todos los recorridos
inversos de bucle pueden ser eliminados con el establecimiento de
una señal de reinicialización de la corriente al LIM 500A.
Un bit de control de desactivación de transmisión
puede ser enviado para cada canal basado en un comando del SLCM
100A. Ajustando el bit de control de desactivación de transmisión
para un canal particular se desactiva el generador AMI
584A-Z particular asociado a dicho canal,
disponiendo el controlador 530A-Z asociado en un
estado de alta impedancia. Además, ajustando todos los bits de
control de transmisión a la vez, todos los generadores AMI
584A-Z pueden ser desactivados simultáneamente.
Esta función es usada típicamente cuando el plano A del SLCE 90
esté en transición desde el modo activo al modo en espera,
requiriendo que los controladores 530A-Z paren de
enviar mensajes de señalización a través de los enlaces de salida
92B. Por tanto, el SLCM 100A puede instruir al LIM 500A para
detener el envío de mensajes de señalización DS0A a través de todos
los enlaces de salida 92B cuando el plano A del SLCE 90 esté en el
modo en espera. Obsérvese que esta señal de control no tiene efecto
sobre los mensajes de señalización recibidos desde los receptores
520A-Z.
Cuando tanto el bit de control de recorrido
inverso del bucle de enlace como el bit de control de recorrido
inverso del bucle local no son establecidos, los mensajes d
señalización son comunicados desde los receptores
520A-Z al emisor 540 y desde el receptor 550 a los
controladores 530A-Z. Sin embargo, cuando el bit de
control de recorrido inverso del bucle local es establecido para un
canal particular por el SLCM 100A, los datos recibidos desde el
receptor 550 para dicho canal son devueltos al emisor 540 a través
de una de las vías de recorrido inverso de bucle local
586A-Z. Este recorrido inverso de bucle local es
llevado a cabo por el correspondiente de los multiplexadores
572A-Z, tal como el multiplexador 572A,
seleccionando las señales de salida codificadas AMI destinadas a un
controlador, tal como el controlador 530A, en lugar de los datos
codificados AMI desde un receptor, tal como el receptor 520A.
Durante el recorrido inverso de bucle local, los datos recibidos
desde el SLCM 100A para el canal que asume el recorrido inverso de
bucle son también sacados al correspondiente de los controladores
530A-Z, pero los datos recibidos para el canal desde
el correspondiente de los receptores 520A-Z, tal
como el receptor 520A, son descartados.
Cuando el SLCM 100A establece el bit de control
de recorrido inverso de bucle de enlace para un canal, los datos
recibidos desde el correspondiente de los receptores
520A-Z son devueltos al correspondiente de los
controladores 540A-Z, a través de una de las vías
de recorrido inverso de bucle de enlace local
587A-Z. Este recorrido inverso de bucle permite que
los contenidos de uno de los convertidores de serie a paralelo
576A-Z sean copiados al correspondiente de los
convertidores de paralelo a serie 582A-Z a través de
una de las vías de recorrido inverso de bucle de enlace
587A-Z. Por tanto, los mensajes de señalización
recibidos desde uno o más de los receptores 520A-Z
son de nuevo sacados al correspondiente o más de los controladores
530A-Z. Durante el recorrido inverso de bucle de
enlace, los mensajes de señalización recibidos desde los receptores
520A-Z para el canal que asume el recorrido inverso
de bucle son también sacados al emisor 540. Sin embargo, los
mensajes de señalización recibidos desde el receptor 550 para el
canal son descartados.
La Fig. 5 proporciona una vista más detallada de
una realización del SLTM 200A para esta realización del SLCE 90.
Como está ilustrado, el SLTM 200A proporciona una interfaz física
entre el SLCM 100A y el LTM 400A, entre el SLCM 100A y el LTM 600A,
entre el SLCM 100A y el SLCM 100B, y entre el SLCM 100A y la red de
comunicación 20.
El SLTM 200A incluye una interfaz de enlace 210 y
una interfaz de enlace 220. La interfaz de enlace 210 y la interfaz
de enlace 220 acoplan el SLTM 200A al LTM 400A y al LTM 600A,
respectivamente. Acoplado a la interfaz de enlace 210 está un
receptor/emisor 215, y acoplado a la interfaz de enlace 220 está un
receptor/emisor 225. El receptor/emisor 215 y el receptor/emisor 225
pueden ser un receptor/emisor analógico, un receptor/emisor
digital, o cualquier otro tipo de dispositivo que pueda enviar y
recibir señales eléctricas o electromagnéticas. Un ordenador 230,
que es un Alter basado en SRAM o una FPGA en ciertas realizaciones,
gestiona los datos de control y los mensajes de señalización entre
el SLCM 100A y los LTM 400A/LIM 500A a través de la interfaz de
enlace 210 y entre SLCM 100A y los LTM 600A/LIM 700A a través de la
interfaz de enlace 220. En realizaciones particulares, la interfaz
de enlace 210 y la interfaz de enlace 220 tienen una interfaz de
mensajes y una interfaz de control. En algunas de estas
realizaciones, las interfaces son conectores SCSI de paso corto de
tipo D. En general, las funciones proporcionadas a los LTM 400A/LIM
500A y a los LTM 600A/LIM 700A por el ordenador 230 son idénticas.
Por tanto, la siguiente discusión se centrará en los LTM 400A/LIM
500A.
Además, el ordenador 230 proporciona capacidades
de recorrido inverso de bucle desde el SLCM 100A al SLCM 100A y
desde el LIM 500A al LIM 500A. Cuando no se está en el modo de
recorrido inverso de bucle, los datos de control y los mensajes de
señalización son pasados desde el LIM 500A al SLCM 100A y desde el
SLCM 100A al LIM 500A.
El ordenador 230 actúa de interfaz con el SLCM
100A a través de un conector de placa base 240. Al hacer esto, el
SLTM 200A termina las interfaces de control y mensajes desde el
SLCM 100A. Obsérvese que el SLTM 200A proporciona dos vías de
mensajes a y desde el SLCM 100A. Cada una de estas vías pueden ser
enlaces analógicos en serie o en paralelo, enlaces digitales o
cualquier otro tipo de enlace que pueda comunicar señales
eléctricas o electromagnéticas. Cada vía contiene un conjunto de
señales de emisión y un conjunto de señales de recepción.
El ordenador 230 está también acoplado al BCTM
300A a través del conector de placa base 240. El ordenador 230
recibe señales de temporización desde el BCTM 300A vía el conector
de placa base 240. En realizaciones particulares, el ordenador 230
recibe estas señales vía tecnología de bajo voltaje de terminación
simple (TTL). El BCTM 300A envía una señal de reloj de 19,44 MHZ,
un indicador de supertrama (SFI) de 19,44 MHZ y una señal de reloj
de 8,192 MHZ alineada con la señal de reloj de 19,44 MHZ. El
ordenador 230 usa la señal de reloj de 8,192 MHZ para producir la
señal de reloj de 2,048 MHZ para su uso con la interfaz TP2 al STM
400A. El ordenador 230 pasa también estas señales de reloj al SLCM
100A.
También acoplado al conector de placa base 240
está un receptor/emisor 260. Acoplado al receptor/emisor 260 está un
acoplador de enlace de sincronización 270. En realizaciones
particulares, el acoplador de enlace de sincronización 270 es un
conector SCSI de paso corto de tipo D. En general, el SLTM 200A pasa
las señales de interfaz de enlace de sincronización desde el
conector de placa base 240 al acoplador de enlace de sincronización
270 y desde el acoplador de enlace de sincronización 270 al
conector de placa base 240. Sin embargo, el SLTM 200A proporciona
una interconexión de rastreo de señal para una señal de detección de
enlace de sincronización desde el SLTM 200B, envía una señal de
conmutación de plano activo desde el SLCM 100A al ordenador 230, y
envía una señal de activación de trama desde el SLCM 200B al
ordenador 230. En general, los mensajes de sincronización son
enviados a través del enlace de sincronización. Por tanto, el
enlace de sincronización permite que las máquinas de estado de
enlace de señalización permanezcan sincronizadas de manera que si se
produce un error en el plano activo, el plano en espera pueda
asumir la responsabilidad para los enlaces de señalización 92. Las
señales de enlace de sincronización son originadas por ambos, el
SLCM 100A y el SLCM 100B. El enlace de sincronización no es
monitorizado o mantenido fuera del SLCE 90.
El conector de placa base 240 está también
acoplado a un acoplador de red 250 y a un acoplador de red 255. El
acoplador de red 250 y el acoplador de red 255 acoplan al SLTM 200A
y, por tanto, al SLCM 100A a la red de comunicación 20. En una
realización particular, el acoplador de red 250 y el acoplador de
red 255 son interfaces Ethernet, tales como puertos RJ 45 y
transformadores.
El SLTM 200A incluye también una reinicialización
de la corriente 280. La reinicialización de la corriente 280 puede
ser activada a través de los datos de control recibidos desde el
SLCM 100A. Activar la reinicialización de la corriente 280 también
establece la señal de reinicialización de la corriente a la
reinicialización de la corriente 560 del LIM 500A a través de la
interfaz de enlace 210.
El ordenador 230 incluye un procesador y una
memoria. El procesador puede ser un CISC, un RISC, una FPGA o
cualquier otro tipo de dispositivo que pueda manipular
electrónicamente información electrónica. La memoria puede ser RAM,
ROM, CD-ROM, registros y/o cualquier otro tipo de
dispositivo de almacenamiento magnético u óptico volátil o no
volátil.
El receptor/emisor 260 puede ser un
receptor/emisor analógico, un receptor/emisor digital, o cualquier
otro tipo de receptor/emisor que pueda recibir y enviar señales
eléctricas o electromagnéticas. En realizaciones particulares, el
receptor/emisor 260 usa tecnología LVDS con una impedancia de cien
ohmios para todas las señales del enlace de sincronización.
En operación, el SLTM 200A recibe mensajes de
señalización desde el LTM 400A a través de la interfaz de enlace
210. Los mensajes de señalización desde el LTM 400A son después
enviados al receptor/emisor 215, que los detecta y los envía al
ordenador 230. El ordenador 230 pasa entonces los mensajes de
señalización y los datos de control al SLCM 100A. Además, a través
de un proceso inverso aunque similar, el ordenador 230 recibe
mensajes de señalización y datos de control desde el SLCM 100A y
los pasa al LTM 400A. Por tanto, el SLTM 200A termina la interfaz
de comandos en serie desde el SLCM 100A.
En realizaciones particulares, las interfaces de
mensaje entre el SLCM 100A y el ordenador 230 son interfaces en
serie con dos enlaces -uno para enviar mensajes al SLTM 200A desde
el SLCM 100A y uno para enviar mensajes al SLCM 100A desde el SLTM
200A. Señales de reloj, trama y mensaje son incluidas en cada
dirección. Para realizaciones en las que los enlaces de
señalización 92 son enlaces DS0A, ocho bits de datos pueden estar
contenidos en cada canal.
En realizaciones particulares, la vía de control
consiste en dos enlaces en serie, uno desde el ordenador 230 al
conector de placa base 240 y uno desde el conector de placa base
240 al ordenador 230. El formato de interfaz en serie al SLTM 200A
consiste en un campo de dirección de doce bits, seguido de un campo
de datos de ocho bits, un bit indicador de lectura/escritura y un
bit de paridad. En respuesta a una lectura o una escritura, el SLTM
200A retorna un campo de datos de ocho bits, un indicador
validez/fallo de transacción y un bit de paridad.
En operación, el ordenador 230 extrae los datos
de control para cada operación de comando SLCM 100A del flujo de
bits en serie. El ordenador 230 realiza después una comprobación de
paridad y, si tiene éxito, una función de decodificación de
dirección sobre la dirección recibida para determinar si el acceso
es local o está relacionado con la interfaz de enlace 210. Si se
determina que el acceso es local, el ordenador 230 realiza la
operación ordenada en su función de mapa de memoria local y devuelve
una respuesta de estado.
Sin embargo, si el acceso es a la interfaz de
enlace 210, el ordenador 230 almacena la información en un registro
asignado a la memoria local que es después convertida a un formato
correcto por el LIM 500A y enviada a través de la interfaz de
enlace 210. Una vez que el LIM 500A devuelve una respuesta, el
ordenador 230 verifica la respuesta, por ejemplo, realizando una
comprobación de paridad, y devuelve un mensaje de estado al SLCM
100A. Para todas las operaciones de lectura del LIM 500A, el
ordenador 230 devuelve los datos reales del LIM 500A o el registro
local. Para las operaciones de escritura, el ordenador 230 devuelve
un mensaje de estado combinado de diez bits que contiene la
indicación validez/fallo de la operación de escritura. El campo de
datos contiene también un bit de validez/fallo para la interfaz
entre la interfaz de enlace 210 y el LIM 500A en ambas direcciones
y un bit validez/fallo para la lectura del SLTM 200A desde el SLCM
100A y un error de dirección. En cualquier momento durante el
procesamiento normal, si el ordenador 230 detecta un error, el
mensaje de respuesta de estado es usado para alertar al SLCM 100A
de la condición de error. Además, el ordenador 230 monitoriza si el
LTM 400A está presente monitorizando la actividad de las señales de
datos desde el módulo. Si es detectada una falta de datos, el SLCM
100A es avisado con una señal de error.
Además, el SLTM 200A recibe mensajes generados
por el SLCM 100A para uno de los elementos de control acoplados a la
red de comunicación 20. El SLTM 200A retransmite estas señales desde
el conector de placa base 240 a la red de comunicación 20 a través
de uno o ambos del acoplador de red 250 o el acoplador de red
255.
Además, el SLTM 200A recibe señales de enlace de
sincronización destinadas al SLCM 100B o al SLCM 100A. El SLTM 200A
envía estas señales al SLTM 200B a través del acoplador de enlace de
sincronización 270 usando el receptor/emisor 260. Además, el SLTM
200A recibe señales de enlace de sincronización desde el SLCM 100B
a través del acoplador de enlace de sincronización 270. Estas
señales son, generalmente, recibidas después en el receptor/emisor
260 y enviadas al SLCM 100A. Sin embargo, el acoplador de enlace de
sincronización 270 proporciona un recorrido inverso de bucle de una
señal de control particular desde el SLCM 100B. Esta señal de
control de recorrido inverso de bucle no requiere corriente para
estar disponible en el SLTM 200A o el SLCM 100A. Por tanto, si el
SLCM 100B envía esta señal al SLTM 200A y no recibe una señal de
retorno, el SLCM 100B sabrá que el cable del enlace de
sincronización se ha desenchufado del acoplador del enlace de
sincronización 270. Además, el receptor/emisor 260 proporciona una
vía al ordenador 230. Esta vía es usada cuando el SLCM 100B desea
desactivar la capacidad del LIM 500A y del LIM 700A para emitir
señales a los enlaces de salida 92B y a los enlaces de salida 92D,
respectivamente. Esta señal de control desde el SLCM 100B es pasada
al ordenador de control 230, que luego pasa una señal al LTM 400A.
Después de que esta señal alcanza el LTM 400A y el LTM 600A, activa
dispositivos de aislamiento, tales como los dispositivos de
aislamiento 535A-Z, para desactivar la capacidad del
LIM 500A y del LIM 700A para enviar mensajes de señalización a
través de los enlaces de salida 92B y 92D.
La función de activación de retransmisión es
realmente una combinación de los estados de dos señales de control.
La señal de control que activa los dispositivos, por tanto, es sólo
establecida por el ordenador 230 cuando ambas señales están
presentes. La primera señal de control debe ser establecida por el
SLCM 100A e indica que se está produciendo un cambio de plano. La
segunda señal de control es la señal de activación de retransmisión
desde el SLCM 100B, que se acaba de discutir.
Además, el ordenador 230 puede ser usado para
hacer que la información recorra el bucle en sentido inverso al SLCM
100A y al LIM 500A. En las operaciones normales, el ordenador 230
pasa los datos entre el SLCM 100A y el LIM 500A. Sin embargo, el
ordenador 230 puede ser configurado para hacer recorrer en sentido
inverso de bucle los datos de mensaje desde el SLCM 100A y los datos
de mensaje desde el LIM 500A. Obsérvese que estas operaciones no
son mutuamente exclusivas, y, por tanto, el ordenador 230 puede
sólo ser ajustado para recorrer en sentido inverso el bucle por
ambas vías de mensaje simultáneamente.
En una realización particular, el receptor/emisor
215 y la interfaz de enlace 210 forman una interfaz TP2 con el LTM
400A. La interfaz TP2, como se discutió anteriormente, recibe y
emite flujos de datos en serie a 2,048 MHZ entre el SLTM 200A y el
LTM 400A.
La interfaz TP2 tiene una interfaz de mensaje y
una interfaz de control. La interfaz de mensaje usa un enlace en
serie, dúplex, de treinta y dos canales, multiplexado por bytes
para comunicar mensajes entre el SLTM 200A y el LTM 400A. Obsérvese
que sólo algunos de los canales son usados en ciertas realizaciones,
los canales no usados son puestos a cero. La interfaz de mensaje
tiene cuatro señales -un flujo de mensaje de salida, un flujo de
mensaje de entrada, una señal de sincronización de trama, y una
señal de reloj. La interfaz de control, a su vez, proporciona un
enlace control/estado al LTM 400A para comandos, control, e
información de estado. La interfaz de control usa un flujo en serie
con un campo de dirección de ocho bits, un campo de datos de ocho
bits, un campo de control de lectura/escritura de un bit, y un
campo de paridad de un bit, para un total de dieciocho bits, para
enviar datos de control al LIM 500A. Los datos de control desde el
LIM 500A incluyen señales de error de escrituras de memoria
fallidas o comprobaciones de paridad, lectura de datos de memoria,
un bit de paridad, y una señal de mensaje válido. Además, la
interfaz de control soporta una señal de activación de dispositivo
de aislamiento y una señal de reinicialización. La interfaz de
control puede sólo soportar una operación cada vez. La interfaz TP2
usa LVDS con una impedancia característica de cien Ohms para todas
las señales de comando, control, datos y estado a y desde el LTM
400A. También en esta realización, el acoplador de enlace 210 es un
conector SCSI de paso corto de tipo D. Por consiguiente, el
receptor/emisor 215 es un traductor LVDS a TTL y un traductor TTL a
LVDS.
La Fig. 6 proporciona una ilustración detallada
de una realización del SLCM 100A para el SLCE 90 en la Fig. 2. Como
está ilustrado, el SLCM 100A incluye un conector de placa base 130,
que corresponde al conector de placa base 240. Acoplada al conector
de placa base 130 está una tarjeta de señalización 140. La tarjeta
de señalización 140 envía y/o recibe mensajes de enlace de
sincronización, datos de control, mensajes de señalización y señales
de reloj a/desde el SLTM 200A a través del conector de placa base
130. La tarjeta de señalización 140 procesa mensajes de señalización
desde los enlaces de señalización 92 para la red de comunicación 20
y mensajes de señalización desde la red de comunicación 20 para los
enlaces de señalización 92. Además, la tarjeta de señalización 140
recibe comunicaciones de gestión del sistema a través de la red de
comunicación 20 y proporciona control del hardware al SLCE 90.
Acoplado a la tarjeta de señalización 140 está un puente de bus 118.
El puente de bus 118 controla el acceso a un procesador 110 y a una
memoria 114, acoplada al puente de bus 118. El procesador 110
proporciona gestión de alto nivel de los mensajes de señalización
en el SLCM 100A y funciones de enrutamiento para los mensajes de
señalización a través de la red de comunicación 20. También
acoplada al puente de bus 118 está una tarjeta de interfaz de red
(NIC) 120 que está también acoplada al conector de placa base 130.
La NIC 120 formatea mensajes desde el procesador 110 para la red de
comunicación 20. Por consiguiente, la NIC 120 podría ser una tarjeta
Ethernet, una tarjeta ATM, o cualquier otro tipo de dispositivo que
pueda configurar señales para la comunicación a través de la red de
comunicación 20.
En realizaciones particulares, el conector de
placa base 130 y el conector de placa base 240 pueden proporcionar
una capacidad de cambio en caliente. Un controlador de cambio en
caliente LTD 1422 puede proporcionar control de la circuitería de
arranque en caliente FET. En algunas de estas realizaciones, el
conector de placa base 130 y el conector de placa base 240 usan los
conectores de placa base PCI estándar J1-J5. Una
variedad de otros dispositivos existe también para acoplar el SLCM
100A al SLTM 200A.
El procesador 110 puede ser un CISC, un RISC, una
FPGA, o cualquier otro dispositivo que pueda manipular
electrónicamente información electrónica. La memoria 114 puede ser
RAM, ROM, CD-ROM, registros, y/o cualquier otro tipo
de dispositivo de almacenamiento magnético u óptico, volátil o no
volátil. Además, el puente de bus 118 puede ser un puente de bus
ISA, un puente de bus PCI, o cualquier otro tipo de puente para un
bus de procesador 110. En realizaciones particulares, la tarjeta de
señalización 140 puede ser una tarjeta PCI Mezzanine (PMC).
Para preservar la redundancia, todos los mensajes
de señalización recibidos a través de los enlaces de señalización
92 son transferidos al SLCM 100A y al SLCM 100B. Los mensajes de
señalización son procesados por completo por el que esté activo del
SLCM 100A y el SLCM 100B, pero lo son sólo parcialmente en el que
esté en espera. Esto permite que ambos, el SLCM 100A y el SLCM 100B
mantengan la pista de los números de secuenciación de los mensajes
de señalización recibidos. Los mensajes de señalización recibidos a
través de la red de comunicación 20 son totalmente procesados por
ambos, el SLCM 100A y el SLCM 100B.
Periódicamente, la información de estado, tal
como el estado de enlace y el número de secuencia para cada uno de
los enlaces de señalización 92 es enviada al que esté en espera del
SLCM 100A y el SLCM 100B. El período de tiempo está dentro de la
cantidad de tiempo que tarda un SLCM en enviar el mensaje de
señalización más pequeño a uno de los enlaces de señalización 92.
Usando los datos recibidos a través del enlace de sincronización,
el SLCM en espera puede usar los números de secuencia que fueron
localizados y observados en último lugar por el SLCM activo.
Además, los errores que se producen en el SLCM
activo son señalados al SLCM en espera a través del enlace 95. Si el
SLCM en espera determina que es necesaria una conmutación, inicia
una. Además, el SLCM activo puede también determinar que es
necesaria una conmutación y señalar al SLCM en espera que realice la
conmutación.
En realizaciones particulares, la tarjeta de
señalización 140 posee funcionalidad de enlace de señalización MTP
Nivel 2 (MTP-2) y proporciona funciones de
procesamiento MTP-2 en tiempo real para enlaces de
señalización SS7 de hasta sesenta y cuatro kilobits por segundo. En
estas realizaciones, la tarjeta de señalización 140 soporta las
especificaciones de función de enlace de señalización
MTP-2 Bellcore
GR-246-CORE capítulo T1.111.3 y ANSI
T1.111.3 y proporciona control de software del enlace de
señalización MTP-2. En otras realizaciones son
también soportadas las versiones C7 europea (ITU) y/o japonesa J1
de la función de enlace de señalización de nivel 2.
Aunque el SLCM 100A y el SLTM 200A han sido
ilustrados como tarjetas separadas conectadas a través de conectores
de placa base, el SLCM 100A y el SLTM 200A pueden ser construidos y
configurados en una variedad de otras maneras. Por ejemplo, toda la
funcionalidad del SLCM 100A y del SLTM 200A puede estar dispuesta
en una tarjeta o distribuida entre varias tarjetas. Además, algo
del hardware puede ser substituido por software y/o algo del
software puede ser sustituido por hardware. Una variedad de otras
construcciones y configuraciones existe.
La Fig. 7 ilustra una realización de tarjeta de
señalización 140 en el SLCM 100A en la que el SLCE 90 proporciona
soporte para mensajes del sistema de señalización 7 en enlaces de
señalización DS0A. Como está ilustrado, la tarjeta de señalización
140 incluye una FPGA 150 de control de enlace de datos de alto
nivel (HDLC), una FPGA 160 de control de estado de enlace
MTP-2 (MLSC), una FPGA 170 de interfaz de nivel 3
de enlace de sincronización nivel 2 y una FPGA 180 de
configuración. Estas FPGAs proporcionan control y procesamiento de
mensajes de señalización y mensajes de enlace de sincronización. En
esta realización, la FPGA 170 ML2L31y la FPGA 180 de configuración
son asignadas a la memoria.
La tarjeta de señalización 140 incluye también
una RAM de doble puerto de mensaje (MRAM) 192 y una RAM de doble
puerto de contexto (CRAM) 194. La MRAM 192, que está acoplada a la
FPGA HDLC 150 y a la FPGA ML2L3I 170, almacena mensajes de
señalización para la recuperación por el procesador 110 o en
preparación para la transmisión por la FPGA HDLC 150. La MRAM 192
contiene también información de estado para la FPGA HDLC 150. La
CRAM 194, que está acoplada a la FPGA MLSC 160 y a la FPGA ML2L3I
170, contiene la información de estado actual para todos los
sesenta y cuatro canales MTP-2. EL procesador 110
puede acceder al segundo puerto de la CRAM 194 a través de la FPGA
ML2L3I 170.
La tarjeta de señalización 140 incluye además
conectores 141 para acoplar la FPGA HDLC 150 al conector de placa
base 130 y conectores PCI 143 para acoplar un puente PCI 142 al
procesador 110. El puente PCI 142 puede ser diseñado de acuerdo con
la revisión 1.1 de la especificación de bus local PCI. Cada una de
las FPGAs tiene interfaces PCI para acceder al puente PCI 142. Una
memoria flash 182 es usada para configurar las FPGAs durante la
inicialización.
Los enlaces entre los componentes en la tarjeta
de señalización 140 pueden ser enlaces analógicos en serie o en
paralelo, enlaces digitales o cualquier otro tipo de enlace que
pueda transmitir señales eléctricas o electromagnéticas.
La FPGA HDLC 150 realiza la función de soporte de
capa física para DS0A y de temporización, así como funciones de tipo
HDLC para MTP-2. La MRAM 192 almacena mensajes de
señalización recibidos por la FPGA HDLC 150 para su recuperación por
el procesador 110 y mensajes de señalización desde el procesador
110 que esperan para ser transmitidos por la FPGA HDLC 150. La MRAM
192 contiene también información de estado para la FPGA HDLC 150.
La FPGA ML2L3I 170 proporciona la interfaz al procesador 110 en el
segundo puerto de la MRAM 192. La FPGA HDLC 150 tiene también una
interfaz paralela a la FPGA MLSC 160 para proporcionar mensajes de
estado y suceso a las máquinas de estado MTP-2. La
FPGA HDLC 150 proporciona también todas las funciones de soporte de
temporización de línea.
La FPGA HDLC 150 incluye un controlador HDLC 151
que está acoplado a dos vías de mensaje de señalización hacia el
SLTM 200A. Cada vía tiene datos de reloj, trama y en serie
multiplexados en las dos direcciones de emisión y recepción. En
realizaciones particulares, las vías son flujos de datos en serie
que operan a una frecuencia de 2,048 MHZ con ocho bits desde cada
uno de los treinta y dos canales por trama. Aunque el hardware
soporta el uso de todos los treinta y dos canales, cualesquiera
canales pueden ser desactivados si es necesario. En otras
realizaciones, las vías son flujos de datos en serie que operan a
una frecuencia de 1,544 MHZ con ocho bits desde cada uno de los
veinticuatro y cuatro canales por trama, seguidos por un bit de
trama no usado. Ambas vías deberían ser del mismo tipo.
La FPGA HDLC 150 tiene una memoria intermedia de
recepción para cada canal. Los datos son escritos a las memorias
intermedias en serie, ocho bits cada vez para cada canal una vez
cada trama. Los datos son leídos de las memorias intermedias
dieciséis bits cada vez. Los datos pueden consistir en datos HDLC de
datos de verificación DS0A.
Cada uno de los canales es aprovisionado cuando
está siendo activado o desactivado. Un canal activado indica que
algún tipo de datos está siendo procesado -en modo normal o modo de
prueba. Un canal en el modo normal procesa datos HDLC, y un canal
en el modo de prueba genera y/o recibe datos de prueba DS0A. En el
modo normal, aunque el canal esté inactivo, los datos que llegan son
monitorizados para códigos de recorrido inverso de bucle DS0A desde
cada extremo lejano.
Sólo los datos para un canal son procesados en
cualquier momento. Al principio del intervalo de tiempo asignado a
cada canal, las máquinas de estado serán cargadas desde la MRAM 192
con los estados anteriores que fueron almacenados durante la trama
previa. Los datos para el canal son leídos desde la memoria
intermedia y procesados a través de las máquinas de estado. Después
de que los datos han sido procesados, las máquinas de estado son
detenidas y el estado actual es almacenado de nuevo en la MRAM
192.
En general, la FPGA HDLC 150 soporta funciones de
prueba de canal Bellcore
GR-246-Core capítulo T1.111.7. Por
consiguiente, hay varios tipos de recorridos inversos de bucle que
están disponibles en la FPGA HDLC 150. El recorrido inverso de
bucle remoto de canal y el recorrido inverso de bucle local son
definidos y operados independientemente para cada uno de los
canales. El recorrido inverso de bucle de vía de mensaje es
definido y opera independientemente para las dos vías de mensaje.
El recorrido inverso de bucle de conexión cruzada de vías de
mensaje y el recorrido inverso de bucle de conexión cruzada de los
canales del sistema son definidos globalmente.
El recorrido inverso de bucle de canal remoto
establece un recorrido inverso de bucle de los datos recibidos a los
datos de emisión para un canal particular. Los datos de recepción
son también procesados, pero los datos de emisión son
bloqueados.
El recorrido inverso de bucle local establece un
recorrido inverso de bucle para los datos de emisión a los datos
recibidos. Los datos de emisión son también emitidos fuera del
enlace, pero los datos que llegan desde el enlace son
bloqueados.
El recorrido inverso de bucle de conexión cruzada
de canales del sistema está destinado a ser usado durante la
operación normal para permitir que se realicen pruebas en segundo
plano en cualesquiera dos canales no usados mientras que el
procesamiento normal está produciéndose en canales vivos.
Los recorridos inversos de bucles locales de vía
de mensaje son independientes para cada vía de mensaje. Cada
recorrido inverso de bucle conecta la vía de mensaje de emisión
directamente a la vía de mensaje de recepción, recorriendo
efectivamente en sentido inverso de bucle todos los canales en una
vía de mensaje particular. La vía de mensaje de emisión es todavía
emitida hacia fuera, pero la vía de mensaje que llega es
bloqueada.
El recorrido inverso de bucle de conexión cruzada
de las vías de mensaje conecta entre sí a las vías de mensaje. Por
ejemplo, la emisión de una vía de mensaje está conectada a la
recepción de otra vía de mensaje. Este recorrido inverso de bucle
está destinado a la verificación autónoma de la funcionalidad del
algoritmo MTP-2 a un nivel más alto que el recorrido
inverso de bucle de vía de mensaje individual.
La FPGA HDLC 150 puede establecer recorrido
inverso de bucle de enganche, recorrido inverso de bucle de no
enganche, o recorrido inverso de bucle sólo de datos. Un recorrido
inverso de bucle de enganche es ajustado emitiendo un código de
control DS0A particular. Un elemento de red externa debería
reconocer este modelo y devolver los datos a la FPGA HDLC 150. Una
vez en su lugar, el recorrido inverso de bucle permanece hasta que
sea emitida otra secuencia particular de códigos DS0A. Una vez
ajustado, es emitido un modelo de prueba de datos y el receptor
monitoriza los datos que llegan para el mismo modelo y proporciona
un estado de los resultados a la MRAM 192. Un recorrido inverso de
bucle de no enganche es iniciado enviando un código de control
durante aproximadamente un segundo, seguido por un modelo alternante
de un byte de código de control de no enganche y un byte de modelo
de prueba. El recorrido inverso de bucle es eliminado deteniendo la
emisión de los modelos alternantes y emitiendo un modelo de datos
libre. Los resultados son almacenados en la MRAM 192. Para
recorrido inverso de bucle de sólo datos, la FPGA HDLC 150 emite un
modelo especificado y compara los datos que llegan respecto al
modelo emitido. Ningún código de recorrido inverso de bucle DS0A es
emitido o monitorizado. El recorrido inverso de bucle real debe ser
ajustado manualmente. Los resultados son almacenados en la MRAM 192.
Los resultados almacenados en la MRAM 192 para cada prueba pueden
incluir estado de sincronización de modelo, recuento de bits de
error, recuento de tramas erróneas, número de tramas emitidas, y
número de tramas recibidas.
La FPGA HDLC 150 incluye también una memoria
intermedia de emisión para cada canal. Cada canal multiplexa los
canales, veinticuatro para DS0A, juntos forman la emisión al SLTM
200A.
La FPGA HDLC 150 incluye también un estado de
error 150. Cuando se producen errores particulares en la FPGA HDLC
150, el estado de error 150 informa de los errores a la FPGA de
configuración 150. En realizaciones particulares, el estado de
error 150 puede informar de treinta y dos errores diferentes a la
FPGA de configuración 180.
La FPGA MLSC 160 realiza las funciones de máquina
de estado ANSI para MTP-2. Esto incluye manejar la
selección de unidad de señal, secuenciación, alineación,
temporizadores y características de TMM. Las máquinas de estado,
temporizadores y contadores son tratados como está definido en ANSI
T1.111.3, así como los recuentos necesarios para informar al TMM.
Además, la FPGA MLSC 160 realiza todos los aspectos para control de
flujo MTP-2 nivel 2 par a par usando corrección de
errores básicos y genera y termina el relleno de unidades de señal
(FISUs) y unidades de señal de estado de enlace (LSSUs). Obsérvese,
sin embargo, que: 1) la delimitación, alineación y detección de
errores para recibir y emitir bloques han sido movidas a la FPGA
HDLC 150; 2) La FPGA ML3L2I 170 detecta cortes en el suministro
eléctrico del procesador 110; 3) la retransmisión cíclica
preventiva no es soportada; y 4) la monitorización de intervalo
erróneo no es soportada. La FPGA MLSC 160 opera en un canal único
cada vez detectando sucesos -cualquier entrada de nivel 3, entrada
HDLC o suceso de temporizador. Cuando es detectado un suceso para
un enlace, los datos desde la CRAM son cargados para el enlace,
procesados, actualizados y devueltos a la CRAM 194. Al completar la
operación de un suceso, una salida es generada y pasada a FPGA
ML2L3I 170, la FPGA HDLC 150, o la FPGA de configuración 180.
La FPGA MLSC 160 incluye una actualización de
tiempo 161, colas de sucesos 163, un conmutador de contexto 165, un
algoritmo MTP 167 y un estado de error 169. La actualización de
tiempo 161 proporciona una actualización de diez milisegundos a los
temporizadores. Las colas de sucesos 163 proporcionan un conjunto
de FIFOs para cada suceso y una función de actualización de
temporizador. El conmutador de contexto 165 selecciona qué suceso
procesar y carga el algoritmo MTP-2 167 con unos
datos de enlace desde la CRAM 194 -información de estado,
estadísticas y valores de temporizador. Los sucesos HDLC son
procesados inmediatamente, seguidos por sucesos de temporizador y
sucesos L3, que son emitidos desde el procesador 110. Un suceso
HDLC se produce siempre que es emitido un comando desde la FPGA HDLC
150, como por ejemplo cuando un mensaje de señalización ha sido
emitido, recibido o solicitado. Un suceso de temporizador se
produce siempre que expira un temporizador local. Un suceso L3
consiste en un comando y un enlace para el que es aplicado. El
algoritmo MTP-2 167 procesa la función
MTP-2 para el enlace cargado y actualiza
cualesquiera temporizadores requeridos. Una vez que el algoritmo
MTP 167 termina el procesamiento, el conmutador de contexto 165
almacena el nuevo estado del enlace en la CRAM 194. El estado de
error 169 mantiene la pista de cualesquiera errores de hardware,
tales como errores de paridad y desbordamientos FIFO e informa de
ello a la FPGA de configuración 180.
Cada comando desde la FPGA ML2L3I 170 es recibido
en uno, dos o tres bytes. Un byte es recibido si el comando se
aplica a todos los enlaces (un comando global), dos bytes son
recibidos si el comando se aplica a un enlace único, y tres bytes
son recibidos si el comando se aplica al enlace de sincronización.
Incluido como parte del comando están un bit de arranque y un bit de
paridad.
Cada comando a la FPGA ML2L3I 170 es almacenado
en memoria en la FPGA ML2L3I 170. Cada estado que es enviado tiene
forma de dos o seis bytes. Dos bytes son enviados si es
seleccionado un estado Nivel 2, un estado MAM 192 o un estado de
modo de verificación, y son enviados seis bytes si es seleccionado
un estado de enlace de sincronización.
En la operación normal, la FPGA ML2L3I 170 recibe
mensajes de señalización destinados hacia fuera desde el procesador
110 y los almacena en la MRAM 192. La FPGA HDLC 150, a su vez,
emite el mensaje. La FPGA MLSC 160 controla este proceso
proporcionando un número de secuencia hacia delante (FSN),
almacenado en la CRAM 194, para la FPGA ML2L3I 170 (de manera que
la FPGA ML2L3I 170 sabrá qué mensaje recuperar del procesador 110)
y detectando cuando la MRAM 192 está lista con un mensaje a ser
emitido. La FPGA MLSC 160 avisa entonces a la FPGA HDLC 150 que una
memoria intermedia está lista para la emisión, enviando un bit
indicador hacia atrás (BIB), un número de secuencia hacia atrás
(BSN), y un bit indicador hacia delante (FIB). La MRAM 192 contiene
dos memorias intermedias para cada uno de los mensajes destinados
hacia fuera de los enlaces para permitir a uno emitir mientras que
el otro está siendo llenado.
Además, la FPGA HDLC 150 recibe mensajes
destinados a ella desde un enlace y almacena el mensaje en la MRAM
192. La MRAM 192 contiene dos memorias intermedias para los
mensajes destinados desde cada enlace. La FPGA ML2L3I 170 pasa
entonces el mensaje al procesador 110. La FPGA MLSC 160 controla
este proceso detectando en primer lugar cuando la MRAM 192 está
lista con un mensaje para el procesador 110. La FPGA MLSC 160 es
responsable de la verificación de los números de secuencia y los
bits de indicador para los mensajes destinados a ella. Si el bit de
indicador indica que la memoria intermedia estaba ya llena, una
señal de error es enviada a la FPGA de configuración 180. Si un
mensaje es recibido correctamente, la FPGA MLSC 160 avisa a la FPGA
ML2L3I 170 de que transfiera el mensaje al procesador 110. En caso
contrario, la FPGA ML2L3I 170 no es avisada, descartando
efectivamente el mensaje. Una vez que la FPGA ML2L3I 170 ha
terminado de pasar el mensaje al procesador 110, la FPGA MLSC 160
borra el bit que indica que la memoria intermedia está llena.
La FPGA ML2L3I 170 proporciona acceso a las
funciones de mensajería y control de MTP-2. La
función de mensajería proporciona la capacidad de mover mensajes a
y desde la memoria 114 sin intervención del procesador 110, a través
de una interfaz Nivel 2/Nivel 3 (L2L3I) 171. Estos mensajes son
almacenados localmente en la MRAM 192. A través de una interfaz PCI
179, el procesador 110 tiene acceso a varias funciones de control y
estado en el enlace de señalización MTP-2, tales
como las de FPGA MLSC 160, FPGA HDLC 150, MRAM 192, CRAM 194, el
enlace de sincronización, y las funciones de interfaz física, tales
como el LIM 500A. Además, la FPGA ML2L3I 170 puede enviar un estado
global a la FPGA de configuración 180 a través de la interfaz PCI
179. La interfaz de enlace de sincronización 175 proporciona la vía
de comunicación a un SLCM redundante, el SLCM 100B, para la
sincronización de varios procesos. La interfaz de enlace de
sincronización 175 proporciona indicación de estado de error al SLCM
100B, sincronización de estado actual MTP-2 y de
número de secuencia, control de conmutación, e interbloqueo
activo/en espera. La FPGA ML2L3I 170 incluye también una interfaz
de módulo de transición (TMI) 177. El propósito de la TMI 177 es
proporcionar comunicación entre el procesador 110 y el SLTM 200A
para los datos de control. Además, la TMI 177 permitirá al SLCM
100B pasar mensajes de estado no solicitados al procesador 110, a
través de la FPGA de configuración.
La interfaz L2L3I 171 es responsable de la
transferencia de mensajes de señalización entre la memoria 114 y la
MRAM 192 y de comunicar entre comandos nivel 3 del procesador 110 y
la FPGA MLSC 160. La interfaz L2L3I 171 puede actuar como objetivo
y como iniciador sobre un bus PCI.
La interfaz de control L3 de la interfaz L2L3I
171 puede pasar cuatro tipos de información. Para pasar esta
información La FPGA L2L3I 170 usa una interfaz de salida paralela a
la FPGA MLSC 160 que consiste en un bit de activación de escritura,
un campo de datos de ocho bits, un bit de comando de arranque y un
bit de paridad. Si se descubre un error de paridad durante una
emisión será establecida una señal de error. La interfaz de control
L3 puede pasar información de control de nivel 3 generada por el
procesador 110 a la FPGA MLSC 160. Puede también pasar datos
recibidos a través de la interfaz de enlace de sincronización 175 y
condiciones de error global a la FPGA MLSC 160. Los datos son
pasados desde la interfaz de enlace de sincronización 175 como una
serie de mensajes, conteniendo cada mensaje el número de enlace, el
identificador de comando, el tipo de mensaje de enlace de
sincronización, un número de dos bits que identifica cuáles de los
cuatro bytes de datos de enlace de sincronización contiene este
mensaje, y un byte de mensaje de enlace de sincronización. Además
puede pasar señales de acuse de recibo desde la FPGA ML2L3I 170 a
la FPGA MLSC 160 que indican la transferencia de mensajes entre la
MRAM 192 y la memoria 114.
La L2L3I 171 proporciona también manejos de
mensajes de Nivel 2 a Nivel 3 y de Nivel 3 a Nivel 2. En la
dirección de llegada, los mensajes de señalización en la MRAM 192
tienen que ser comunicados a la memoria 114. Cuando el mensaje de
señalización está listo para la transferencia, la FPGA MLSC 160
envía un mensaje que contiene el número de canal y el indicador de
memoria intermedia en la interfaz de estado de nivel 2. La L2L3I
171 realiza entonces esta transferencia. En la dirección de salida,
los mensajes de señalización son dispuestos en una cola por canal
en la memoria 114. El procesador 110 alerta entonces a la L2L3I 171
de que un mensaje de señalización está listo. La L2L3I 171 espera
recibir un mensaje desde la FPGA MLSC 160 de que una memoria
intermedia de mensaje de salida para el canal está vacía. Después de
realizar la transferencia, la L2L3I 171 conocerá la transferencia a
la FPGA MLSC 160 generando un mensaje en la interfaz de control de
nivel 3 con el número de canal respectivo y el indicador de memoria
intermedia.
La ML2L3I 171 contiene una función de
temporizador de vigilancia. El valor escrito a este temporizador es
un número máximo de periodos de dos y medio milisegundos que pueden
producirse antes de que el valor sea escrito otra vez por el
procesador. Un mensaje de fallo global de tiempo muerto de
temporizador de vigilancia de hardware será generado siempre que el
temporizador de vigilancia interno no sea escrito de nuevo. Si el
SLCM en espera no está presente o no está armado, este error
provocará que la FPGA MLSC 160 declare un estado de corte de
suministro eléctrico del procesador local MTP-2. Sin
embargo, si el SLCM en espera está presente y armado asumirá una
conmutación de plano basada en esta condición, que es pasada a
través del enlace de sincronización al SLCM en espera.
La interfaz de estado L2 de L2L3I 171 realiza
tres funciones. En primer lugar pasa la información de máquina de
estado L2 y la información de estado de cambio de salida generada
por la FPGA MLSC 160 al procesador 110. Además, recibe comandos
desde la FPGA MLSC 160 para la Interfaz de enlace de sincronización
175. La FPGA MLSC 160 pasa información de estado y secuencia al SLCM
en espera de esta forma. Los mensajes de estado de nivel 2
destinados a la interfaz de enlace de sincronización 175 son
recibidos en valores de seis datos -el identificador de número de
enlace y de comando, el tipo de mensaje de enlace de sincronización
y un campo de dos bits que especifica el número restante de bytes
válidos y hasta cuatro bytes de datos. Finalmente, recibe señales
de acuse de recibo generadas por la FPGA MLSC 160 que confirman la
recepción o emisión de memorias intermedias de mensajería
particulares en la MRAM 192. Para pasar estos comandos, la FPGA
L2L3I 170 usa una interfaz paralela a la FPGA MLSC 160 que consiste
en un bit de activación de escritura, un campo de datos de ocho
bits, un bit de comando de arranque y un bit de paridad. Si se ha
producido un error de paridad o un inicio incorrecto de señal de
estado durante una emisión, será establecida una señal de
error.
La TMI 177 puede ser usada para soportar una
variedad de formatos de enlace de señalización. Para la realización
actual, la señal al SLTM 200A será en serie. Por tanto, la FPGA
ML3L2I 170 convertirá los accesos PCI en flujo de datos en serie.
El formato de interfaz en serie será un campo de dirección de doce
bits seguido por un campo de datos de ocho bits, un campo de
control de lectura/escritura de un bit y un campo de paridad de un
bit. En respuesta a una operación de lectura o escritura, el SLTM
100A devolverá un campo de datos de ocho bits, un campo de
validez/fallo de transacción de un bit y un campo de paridad de un
bit.
Una lectura o escritura al SLTM 200A tiene tres
condiciones de error posibles -un error de tiempo muerto, un error
de paridad recibido, o un error de operación en el SLTM 200A,
indicado por el bit validez/fallo que es ajustado. Después de que
ha sido realizada una operación de lectura o escritura, si la FPGA
ML2L3I 170 no recibe una respuesta dentro de seis y medio
milisegundos, una bandera de error de tiempo muerto y una bandera
de nuevos datos son ajustadas en memoria y la FPGA de configuración
180 es alertada. Si se ha producido un error de paridad en el
mensaje de respuesta, la bandera de error de paridad y la bandera de
nuevos datos son ajustadas en memoria y la FPGA de configuración es
alertada. Además si una lectura o escritura no tuvo éxito, todos
los diez bits, más una nueva bandera de datos serán almacenados en
la memoria. El procesador 110 puede determinar si una escritura
tuvo éxito o no obteniendo las banderas de nuevos datos o
respondiendo a una señal de interrupción generada por la FPGA de
configuración 189.
La interfaz de enlace de sincronización 175
mantiene las máquinas de estado del SLCM en línea y en espera
sincronizadas al nivel 2 MTP-2 enviando información
de estado de nivel 2 y números de secuencia desde el SLCM activo al
SLCM en espera. Esta información es luego transferida a la interfaz
de nivel 2 en el SLCM en espera para mantener sincronización en
caso de una conmutación al SLCM en espera. La interfaz de enlace de
sincronización 175 es usada también para monitorizar el proceso
funcional del SLMC activo interpretando mensajes de error de
hardware y de software. Además, la interfaz de enlace de
sincronización 175 puede ser usada para comprobar un arranque del
SLCM/fallo de corriente y un arranque del enlace 95, enviando una
señal al SLTM correspondiente que la devuelve usando una vía sin
corriente y una con corriente. El mensaje de estado de hardware
contiene paridad, indicadores de temporización de vigilancia, e
indicadores de fallo de hardware, que pueden ser usados para tomar
decisiones de conmutación de plano. La interfaz de enlace de
sincronización 175 permitirá también la conmutación al SLCM en
espera bajo el control del software del procesador principal en el
SLCM en activo en ese momento.
El formato de la interfaz de enlace de
sincronización es un enlace en serie dúplex, representado en bits.
Las señales en cada dirección contienen una señal de
sincronización, una señal de reloj y una señal de datos en
serie.
La Fig. 8 ilustra una realización de un mensaje
de enlace de sincronización 800. Como está ilustrado, el mensaje de
enlace de sincronización 800 incluye un campo de paridad de un bit,
un campo de tipo de mensaje de tres bits, un campo de canal de ocho
bits y un campo de datos de mensaje de treinta y dos bits. Cada
mensaje de enlace de sincronización 800 será desplazado en serie
sobre el enlace de sincronización LSB en primer lugar.
Usando un mensaje de enlace de sincronización
800, pueden ser enviados al SLCM en espera mensajes que indiquen
tipo de estado de error de hardware, tipo de estado de error de
software, tipo de identificación de transmisión, que pasarán por
números de identificación de transacción de mensaje y sus FSNs
MTP-2 asociados al SLCM en espera para ponerse en
cola durante la conmutación, y un tipo de mensaje
MTP-2 que pasa suficiente información de estado y
número de secuencia en una base por mensaje y por enlace para que
el SLCM en espera asuma el control activo mientras que se mantiene
un MTP-2 en servicio o un estado de corte de
suministro eléctrico del procesador local, si estuviera uno presente
antes de la conmutación. Por tanto, en una realización estos
mensajes podrían contener el número de canal, estado
MTP-2, bit indicador hacia delante transmitido
(FIB)/ número de secuencia hacia delante transmitido (FSN), y bit
indicador hacia atrás recibido (BIB)/número de secuencia hacia atrás
recibido (BSNR). Obsérvese que la sincronización será conseguida
sólo al nivel MTP-2 porque los mensajes de
señalización en el SLCM en espera se perderán debido a la cola de
software que fluye en las memorias intermedias de emisión para
evitar la duplicación de mensajes en la inicialización del SLCM en
espera. Una variedad de otros tipos de mensaje podría también ser
enviada. Además, otras configuraciones para el mensaje de enlace de
sincronización 800 son bien conocidas para los expertos en la
técnica.
Las conexiones físicas asociadas a la interfaz de
enlace de sincronización 175 incluyen también una señal de
conmutación, una señal de activación de circuito de aislamiento,
una señal de SLCM activo de prueba y dos señales de retorno de
enlace de sincronización que distinguen entre un arranque del cable
del enlace de sincronización y un fallo de corriente/desenchufe de
tarjeta. Adicionalmente, una señal de selección de plano de control
es generada por la interfaz de enlace de sincronización 175 pero
terminada en el SLTM 200A.
Las transferencias de datos de enlace de
sincronización se producirán a una velocidad que garantice que todos
los datos para cada canal serán transferidos al SLCM en espera para
cada uno de los posibles formatos de canal de señalización dentro
del tiempo requerido para la transmisión de la unidad de mensaje de
tamaño mínimo por el SLCM activo. En realizaciones particulares,
esta velocidad es de 19,44 MHZ.
Además, aunque la interfaz de enlace de
sincronización 175 será continuamente operacional, los datos de
estado/número de secuencia por canal nuevos serán dispuestos en el
enlace de sincronización después de que el mensaje de señalización
empiece la transmisión en el SLCM activo.
Durante periodos en los que no están disponibles
mensajes MTP-2, la interfaz de enlace de
sincronización 175 alternará entre el envío de mensajes de estado de
hardware y software. El mensaje de estado de hardware consistirá en
el estado actual del estado activo/en espera local más errores de
hardware detectados localmente que podrían ser usados para afectar
a una conmutación de plano. El mensaje de estado de software
consistirá en el estado de la activación de salida del enlace de
sincronización de transmisión, el arma para la señal de conmutación
de plano, la señal de activación de dispositivo de aislamiento, la
tarjeta de fuerza local para la señal activa, y veintiocho bits de
estado de error definido por el software que podría ser usado para
afectar a una conmutación de plano.
El propósito de la FPGA de configuración 180 para
FPGA MLSC 160 es proporcionar una interrupción enmascarable para el
procesador 110. Un registro de estado de treinta y dos bits, junto
con un registro de activación de interrupción de treinta y dos bits
reside en la FPGA de configuración 180. La FPGA de configuración
180, a su vez, gestiona los registros de activación de la
interrupción, lectura y borrado del registro de estado, y generación
de una interrupción a través del puente PCI 142.
La Fig. 9 muestra un diagrama de flujo 900 que
ilustra un método para realizar una operación de conmutación de
plano en el SLCE 90. El proceso mostrado en el diagrama de flujo
900 es desde la perspectiva del plano en espera en el SLCE 90. En
el bloque de decisión 904, el SLCM del plano en espera determina si
se ha producido un error de hardware remoto en el SLCM activo. Si
no se ha producido un error de hardware en el SLCM activo, el SLCM
en espera determina entonces si se ha producido un fallo en la
corriente en el plano activo en el bloque de decisión 908. Si no es
detectado un fallo de corriente en el plano activo, el SLCM en
espera determina entonces si el enlace de sincronización se ha
desenchufado en el bloque de decisión 912. Si es recibida una
respuesta afirmativa de alguno del bloque de decisión 904, el bloque
de decisión 908, o el bloque de decisión 912, el SLMC en espera
determina entonces si se ha activado la realización de una
conmutación de plano basada en un error de hardware remoto en el
bloque de decisión 916. Si la conmutación de plano basada en el
error de hardware remoto ha sido activada por el SLCM en espera, el
SLCM en espera determina entonces si la tarjeta de señalización
local ha sido armada para la conmutación en el bloque de decisión
920. Si la tarjeta de señalización local ha sido armada para
conmutación, el SLCM en espera envía entonces una señal de ir al en
espera a la tarjeta de señalización activa en el bloque de función
924. Después de esto, el SLCM en espera cambia entonces su estado
interno del estado en espera al activo en el bloque de función 928.
El SLCM en espera registra la fuente de la acción de conmutación de
plano en el bloque de función 932 y realiza una secuencia de
iniciación en el bloque de función 936. Después de esto, el SLCM en
espera será el SLCM activo y el SLM activo será el SLCM en espera.
Por tanto, el diagrama de flujo 900 será ahora representativo de
las funciones asumidas por el nuevo SLCM en espera para monitorizar
la conmutación de plano.
Sin embargo, si la conmutación de plano no fue
activada por un error de hardware remoto en el bloque de decisión
916, o si un error de hardware remoto no fue detectado en el bloque
de decisión 904, un fallo de corriente remoto detectado en el
bloque de decisión 908 y el enlace de sincronización no estaba
desenchufado en el bloque de decisión 912, el SLCM en espera
determina si hubo un error de software remoto en el bloque de
decisión 940. Si es detectado un error de software remoto en el
bloque decisión 940, el SLCM en espera determina entonces si el
plano en espera es activado para la conmutación debido a un error de
software en el bloque de decisión 944. Si el plano en espera es así
activado, el SLCM en espera determina si la tarjeta de señalización
ha sido armada para conmutación en el bloque de decisión 920. Si la
tarjeta de señalización ha sido armada, el SLCM en espera realiza
entonces las operaciones en los bloques de función 924, 928, 932 y
936, como se discutió anteriormente. Sin embargo, si la tarjeta de
señalización local no ha sido armada para la conmutación en el
bloque de decisión 920, el SLCM en espera prosigue al bloque de
decisión 948. Si no es detectado error de software remoto en el
bloque de decisión 940, o si el plano no es activado para la
conmutación debido a un error de software en el bloque de decisión
944, el SLCM en espera prosigue también al bloque de decisión
948.
En el bloque de decisión 948, el SLCM en espera
determina si ha sido recibida una señal para una conmutación de
plano desde el SLCM activo. Si ha sido recibida una señal para la
activación de la conmutación de plano desde el SLCM activo en el
bloque de decisión 948, el SLCM en espera realiza entonces las
funciones en los bloques de funciones 924, 928, 932, 936 como se
discutió anteriormente. Sin embargo, si el SLCM en espera no
detecta una activación de conmutación de plano remota en el bloque
de decisión 948, el SLCM activo empieza a repetir sus funciones de
monitorización.
Aunque un método específico para determinar la
activación de conmutación de plano está bosquejada en el diagrama de
flujo 900, una variedad de otros métodos puede ser usada para
determinar la activación de conmutación de plano. Por ejemplo, un
número de bloques en el diagrama de flujo 900 puede ser añadido,
suprimido, substituido o reordenado y todavía se consigue un método
de activación de la conmutación de plano.
Claims (42)
1. Sistema (10) para gestionar mensajes de
señalización en un sistema de telecomunicación, que comprende: un
primer módulo de control (100A, 200A,300A) operable para recibir
mensajes de señalización desde una pluralidad de enlaces de
señalización (92A, 92C), procesar los mensajes de señalización, y
enviar los mensajes de señalización procesados a través de una
interfaz de una red de comunicación (20); un segundo módulo de
control (100B, 200B, 300B) operable para recibir los mensajes de
señalización desde la pluralidad de enlaces de señalización (92A,
92C), procesar los mensajes de señalización, y enviar los mensajes
de señalización procesados a través de una interfaz de una red de
comunicación (20); un enlace de sincronización (95), es decir, un
enlace bidireccional, acoplado al primer módulo de control (100A,
200A, 300A) y al segundo módulo de control (100B, 200B, 300B),
siendo el enlace de sincronización (95) operable para comunicar el
estado del primer módulo de control (100A, 200A, 300A) al segundo
módulo de control (100B, 200B, 300B) y el estado del segundo módulo
de control (100B, 200B, 300B) al primer módulo de control (100A,
200A, 300A); y en el que el primer módulo de control (100A, 200A,
300A) y el segundo módulo de control (100B, 200B, 300B) son además
operables para estar en un modo activo o en un modo en espera,
estando sólo uno del primer módulo de control (100A, 200A, 300A) y
el segundo módulo de control (100B, 200B, 300B) en el modo activo
en un momento dado, enviando el módulo de control en el modo activo
los mensajes de señalización procesados a través de la interfaz de
la red de comunicación (20) asociada y los mensajes de estado a
través del enlace de sincronización (95).
2. Sistema según la reivindicación 1, en el que
el mensaje de estado indica que se ha producido un error en el
primer módulo de control (100A, 200A, 300A).
3. Sistema según la reivindicación 2, en el que
el mensaje de estado indica que se ha producido un error de
hardware en el primer módulo de control (100A, 200A, 300A).
4. Sistema según la reivindicación 2, en el que
el segundo módulo de control (100B, 200B, 300B) es operable además
para determinar si iniciar una conmutación entre el primer módulo
de control (100A, 200A, 300A) y el segundo módulo de control (100B,
200B, 300B) basada en el error.
5. Sistema según la reivindicación 4, en el que
el segundo módulo de control (100B, 200B, 300B) es operable además
para generar un comando para iniciar una conmutación entre el
primer módulo de control (100A, 200A, 300A) y el segundo módulo de
control (100B, 200B, 300B); y el enlace de sincronización (95) es
operable además para comunicar el comando al primer módulo de
control (100A, 200A, 300A).
6. Sistema según la reivindicación 1, en el que
el primer módulo de control (100A, 200A, 300A) es operable además
para determinar si iniciar una conmutación entre el primer módulo
de control (100A, 200A, 300A) y el segundo módulo de control (100B,
200B, 300B) basada en un error que se está produciendo en el primer
módulo de control (100A, 200A, 300A).
7. Sistema según la reivindicación 6, en el que:
el primer módulo de control (100A, 200A, 300A) es operable además
para generar una señal que indique que debería producirse una
conmutación; y el enlace de sincronización (95) es operable además
para comunicar la señal al segundo módulo de control (100B, 200B,
300B).
8. Sistema según la reivindicación 1, que
comprende además, un primer módulo de interfaz (400A, 500A, 600A,
700A) acoplado al primer módulo de control (100A, 200A, 300A),
siendo el primer módulo de interfaz (400A, 500A, 600A, 700A)
operable para recibir los mensajes de señalización desde la
pluralidad de enlaces (92A, 92C) y enviarlos al primer módulo de
control (100A, 200A, 300A); y un segundo módulo de interfaz (400B,
500B, 600B, 700B) acoplado al segundo módulo de control (100B,
200B, 300B), siendo el segundo módulo de interfaz (400B, 500B,
600B, 700B) operable para recibir los mensajes de señalización
desde la pluralidad de enlaces de señalización (92A, 92C) y
enviarlos al segundo módulo de control (100B, 200B, 300B).
9. Sistema según la reivindicación 8, en el que
el primer módulo de interfaz (400A, 500A, 600A, 700A) está acoplado
además a una segunda pluralidad de enlaces de señalización (92B,
92D) y es además operable para recibir mensajes de señalización
desde el primer módulo de control (100A, 200A, 300A) y enviar los
mensajes de señalización a través de los segundos enlaces de
señalización (92B, 92D); y el segundo módulo de interfaz (400B,
500B, 600B, 700B) está además acoplado a la segunda pluralidad de
enlaces de señalización (92B, 92D) y es operable además para
recibir los mensajes de señalización desde el segundo módulo de
control y enviar los mensajes de señalización a través de los
segundos enlaces de señalización (92B, 92D); enviando sólo uno del
primer módulo de interfaz (400A, 500A, 600A, 700A) y el segundo
módulo de interfaz (400B, 500B, 600B, 700B) los mensajes de
señalización a través de los segundos enlaces de señalización (92B,
92D) en un momento dado.
10. Sistema según la reivindicación 9, en el que
el primer módulo de control (100A, 200A, 300A) es operable además
para ordenar al primer módulo de interfaz (400A, 500A, 600A, 700A)
detener el envío de mensajes de señalización a través de los
segundos enlaces de señalización (92B, 92D).
11. Sistema según la reivindicación 9, en el que
el segundo módulo de control (400B, 500B, 600B, 700B) es operable
además para ordenar al primer módulo de interfaz (400A, 500A, 600A,
700A) detener el envío de mensajes de señalización a través de los
segundos enlaces de señalización (92B, 92D).
12. Sistema según la reivindicación 1, en el que
los mensajes de señalización son mensajes de señalización del
sistema de señalización número 7 (SS7).
13. Sistema según la reivindicación 1, en el que
el primer módulo de control (100A, 200A, 300A) y el segundo módulo
de control 100B, 200B, 300B) realizan procesamiento de la parte de
transferencia de mensajes (MTP) sobre los mensajes de señalización
recibidos desde la pluralidad de enlaces de señalización (92A,
92C).
14. Sistema según la reivindicación 13, en el
que: el primer módulo de control (100A, 200A, 300A) realiza
procesamiento MTP de nivel 2 y nivel 3 sobre los mensajes de
señalización recibidos desde los enlaces de señalización (92A, 92C)
cuando está en el modo activo y procesamiento MTP de nivel 2 sobre
los mensajes de señalización en el modo en espera; y el segundo
módulo de control (100B, 200B, 300B) realiza procesamiento MTP de
nivel 2 y nivel 3 sobre los mensajes de señalización recibidos
desde los enlaces de señalización (92A, 92C) cuando está en el modo
activo y procesamiento MTP de nivel 2 sobre los mensajes de
señalización cuando está en el modo en espera; comunicando el enlace
de sincronización (95) las señales de estado MTP de nivel 2 desde
el módulo de control activo al módulo de control en espera.
15. Sistema según la reivindicación 1, en el que
el mensaje de estado indica el estado de uno de los enlaces de
señalización (92A, 92B, 92C, 92D).
16. Sistema según la reivindicación 15, en el que
el enlace de sincronización (95) puede transmitir el mensaje de
estado al segundo módulo de control (100B, 200B, 300B) antes de que
el primer módulo de control (100A, 200A, 300A) pueda completar una
transmisión de un mensaje de señalización asociado.
17. Método para gestionar mensajes de
señalización en un sistema de telecomunicación, que comprende:
recibir mensajes de señalización desde una pluralidad de enlaces de
señalización (92A, 92C) en un primer módulo de control (100A, 200A,
300A); procesar los mensajes de señalización en el primer módulo de
control (100A, 200A, 300A); enviar los mensajes de señalización
procesados desde el primer módulo de control (100A, 200A, 300A) a
través de una interfaz de red de comunicación (20); recibir los
mensajes de señalización desde la pluralidad de enlaces de
señalización (92A, 92C) en un segundo módulo de control (100B,
200B, 300B); procesar los mensajes de señalización en el segundo
módulo de control (100B, 200B, 300B); y enviar mensajes de estado
para el primer módulo de control (100A, 200A, 300A) al segundo
módulo de control (100B, 200B, 300B) vía un enlace de sincronización
(5), es decir, un enlace bidireccional; en el que el primer módulo
de control (100A, 200A, 300A) está en un modo activo y el segundo
módulo de control (100B, 200B, 300B) está en un modo en espera.
18. Método según la reivindicación 17, en el que
el mensaje de estado indica que se ha producido un error en el
primer módulo de control (100A, 200A, 300A).
19. Método según la reivindicación 18, en el que
el mensaje de estado indica que se ha producido un error de hardware
en el primer módulo de control (100A, 200A, 300A).
20. Método según la reivindicación 18, que
comprende además determinar en el segundo módulo de control (100B,
200B, 300B) si conmutar los modos del primer módulo de control
(100A, 200A, 300A) y el segundo módulo de control (100B, 200B,
300B) basándose en la señal de error comunicada a través del enlace
de sincronización (95).
21. Método según la reivindicación 20, que
comprende además: generar una señal en el segundo módulo de control
(100B, 200B, 300B) para conmutar el modo del primer módulo de
control (100A, 200A, 300A); y comunicar la señal al primer módulo
de control (100A, 200A, 300A).
22. Método según la reivindicación 17, que
comprende además determinar en el primer módulo de control (100A,
200A, 300A) si iniciar una conmutación en el modo del primer módulo
de control (100A, 200A, 300A) y el segundo módulo de control (100B,
200B, 300B) basándose en un error que se está produciendo en el
primer módulo de control (100A, 200A, 300A).
23. Método según la reivindicación 22, que
comprende además: generar una señal en el primer módulo de control
(100A, 200A, 300A) que indica que debería producirse una
conmutación de modo y comunicar la señal al segundo módulo de
control (100B, 200B, 300B).
24. Método según la reivindicación 17, que
comprende además: recibir los mensajes de señalización desde la
pluralidad de enlaces de señalización (92A, 92C) en un primer
módulo de interfaz (400A, 500A, 600A, 700A); enviar los mensajes de
señalización al primer módulo de control (100A, 200A, 300A); recibir
los mensajes de señalización desde la pluralidad de enlaces de
señalización (92A, 92C) en un segundo módulo de interfaz (400B,
500B, 600B, 700B); y enviar los mensajes de señalización al segundo
módulo de control (100B, 200B, 300B).
25. Método según la reivindicación 24, que
comprende además recibir mensajes de señalización desde el primer
módulo de control (100A, 200A, 300A) en el primer módulo de
interfaz (400A, 500A, 600A, 700A); enviar los mensajes de
señalización a través de una pluralidad de segundos enlaces de
señalización (92B, 92D); recibir los mensajes de señalización desde
el segundo módulo de control en el segundo módulo de interfaz
(400B, 500B, 600B, 700B).
26. Método según la reivindicación 25, que
comprende además ordenar al primer módulo de interfaz (400A, 500A,
600A, 700A) detener el envío de mensajes de señalización a través de
los segundos enlaces de señalización (92B, 92D).
27. Método según la reivindicación 26, en el que
el comando es generado por el segundo módulo de control (100B, 200B,
300B).
28. Método según la reivindicación 17, en el que
los mensajes de señalización son mensajes de señalización del
sistema de señalización número 7 (SS7).
29. Método según la reivindicación 17, que
comprende además realizar procesamiento de la parte de transferencia
de mensaje (MTP) en el primer módulo de control (100A, 200A, 300A)
y el segundo módulo de control (100B, 200B, 300B) sobre los
mensajes de señalización recibidos desde la pluralidad de enlaces de
señalización (92A, 92C).
30. Método según la reivindicación 29, que
comprende además: realizar procesamiento MTP de nivel 2 y nivel 3 en
el primer módulo de control (100A, 200A, 300A) sobre los mensajes
de señalización recibidos desde los enlaces de señalización (92); y
realizar procesamiento MTP de nivel 2 en el segundo módulo de
control (100B, 200B, 300B) sobre los mensajes de señalización
recibidos desde los enlaces de señalización (92A, 92C); y comunicar
señales de estado MTP de nivel 2 desde el primer módulo de control
(100A, 200A, 300A) al segundo módulo de control (100B, 200B,
300B).
31. Método según la reivindicación 17, en el que
el mensaje de estado indica el estado de un enlace de señalización
(92A, 92B, 92C, 92D).
32. Método según la reivindicación 31, que
comprende además transmitir el mensaje de estado al segundo módulo
de control (100B, 200B, 300B) antes de que el primer módulo de
control (100A, 200A, 300A) pueda completar la transmisión de un
mensaje de señalización asociado.
33. Método para determinar cuándo conmutar los
modos de un primer módulo de control (100A, 200A, 300A) y un segundo
módulo de control (100B, 200B, 300B) en una red de telecomunicación
(20), estando el primer módulo de control (100A, 200A, 300A) en un
modo activo y el segundo módulo de control en un modo en espera
(100B, 200B, 300B), estando el primer módulo de control (100A, 200A,
300A) y el segundo módulo de control cada uno acoplado a un enlace
de sincronización (95), es decir, un enlace bidireccional, siendo
el enlace de sincronización (95) operable para comunicar el estado
del primer módulo de control (100A, 200A, 300A) al segundo módulo
de control (100B, 200B, 300B) y el estado del segundo módulo de
control (100B, 200B, 300B) al primer módulo de control (100A, 200A,
300A), que comprende: determinar en el segundo módulo de control
(100B, 200B, 300B) si se ha producido un error en el primer módulo
de control (100A, 200A, 300A); determinar en el segundo módulo de
control (100B, 200B, 300B) si se determinó que se había producido
un error en el primer módulo de control (100A, 200A, 300A), si el
segundo módulo de control (100B, 200B, 300B) está listo para entrar
en un modo activo para el error particular; y enviar una señal al
primer módulo de control (100A, 200A, 300A) para que entre al modo
en espera si se determinó que el segundo módulo de control (100B,
200B, 300B) está listo para entrar en un modo activo.
34. Método según la reivindicación 33 que
comprende además realizar una secuencia de iniciación en el segundo
módulo de control (100B, 200B, 300B).
35. Método según la reivindicación 34, en el que
el primer módulo de control (100A, 200A, 300A) entra en un modo en
espera al recibir la señal desde el segundo módulo de control
(100B, 200B, 300B) y el segundo módulo de control (100B, 200B,
300B) entra en un modo activo después de realizar la secuencia de
iniciación.
36. Método según la reivindicación 33, en el que
el error es un error de hardware.
37. Método según la reivindicación 33, en el que
determinar en el segundo módulo de control (100B, 200B, 300B) si se
ha producido un error en el primer módulo de control (100A, 200A,
300A) comprende detectar una señal desde el primer módulo de
control (100A, 200A, 300A) de que se ha producido un error en el
primer módulo de control (100A, 200A, 300A).
38. Método según la reivindicación 33, que
comprende además detectar en el segundo módulo de control (100B,
200B, 300B) una señal que indica que el primer módulo de control
(100A, 200A, 300A) ha determinado que llos modos del primer módulo
d control (100A, 200A, 300A) y el segundo módulo de control (100b,
200b, 300b) deberían ser conmutados.
39. Método según la reivindicación 33, que
comprende además registrar la fuente de la conmutación de modo en el
segundo módulo de control (100B, 200B, 300B).
40. Método según la reivindicación 33, que
comprende además enviar mensajes de señalización desde el segundo
módulo de control (100B, 200B, 300B) a través de una pluralidad de
enlaces de señalización (92B, 92D) después de realizar la secuencia
de iniciación.
41. Método según la reivindicación 33, que
comprende además interrumpir el envío de mensajes de señalización
desde el primer módulo de control (100A, 200A, 300A) a través de
una pluralidad de enlaces de señalización (92B, 92D) después de
recibir la señal que instruye el primer módulo de control (100A,
200A, 300A) a entrar en un modo en espera.
42. Método según la reivindicación 41, que
comprende además prevenir que las señales de control alcancen una
pluralidad de controladores (530 A-Z) acoplados a
los mensajes de señalización para interrumpir el envío de mensajes
de señalización desde el primer módulo de control (100A, 200A,
300A) a través de una pluralidad de enlaces de señalización (92B,
92D).
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Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7273601B2 (en) * | 2000-07-18 | 2007-09-25 | The University Of Western Ontario | Preparation of radiolabelled haloaromatics via polymer-bound intermediates |
| US6528901B1 (en) * | 1999-12-07 | 2003-03-04 | Lucent Technologies Inc. | Automatic protection switching |
| US7197565B2 (en) * | 2001-01-22 | 2007-03-27 | Sun Microsystems, Inc. | System and method of using a pipe advertisement for a peer-to-peer network entity in peer-to-peer presence detection |
| US7165107B2 (en) * | 2001-01-22 | 2007-01-16 | Sun Microsystems, Inc. | System and method for dynamic, transparent migration of services |
| WO2002057917A2 (en) * | 2001-01-22 | 2002-07-25 | Sun Microsystems, Inc. | Peer-to-peer network computing platform |
| CA2333349A1 (en) * | 2001-01-31 | 2002-07-31 | Pmc-Sierra Inc. | Serial scaleable bandwidth interconnect bus |
| SE0101015D0 (sv) * | 2001-03-21 | 2001-03-21 | Ericsson Telefon Ab L M | Interconection of signalling nodes |
| US7272636B2 (en) * | 2001-04-24 | 2007-09-18 | Sun Microsystems, Inc. | Peer group name server |
| US6848062B1 (en) * | 2001-12-21 | 2005-01-25 | Ciena Corporation | Mesh protection service in a communications network |
| US7376731B2 (en) * | 2002-01-29 | 2008-05-20 | Acme Packet, Inc. | System and method for providing statistics gathering within a packet network |
| US7023794B2 (en) * | 2002-02-11 | 2006-04-04 | Net2Phone, Inc. | Method and architecture for redundant SS7 deployment in a voice over IP environment |
| US7849140B2 (en) * | 2002-08-29 | 2010-12-07 | Oracle America, Inc. | Peer-to-peer email messaging |
| US7263560B2 (en) * | 2002-08-30 | 2007-08-28 | Sun Microsystems, Inc. | Decentralized peer-to-peer advertisement |
| KR100532413B1 (ko) * | 2002-12-02 | 2005-12-02 | 삼성전자주식회사 | 플래시 메모리 보호 장치 및 방법 |
| US7103110B2 (en) * | 2003-10-10 | 2006-09-05 | Atmel Corporation | Dual phase pulse modulation encoder circuit |
| US20050198022A1 (en) * | 2004-02-05 | 2005-09-08 | Samsung Electronics Co., Ltd. | Apparatus and method using proxy objects for application resource management in a communication network |
| US8055755B2 (en) * | 2004-02-05 | 2011-11-08 | At&T Intellectual Property Ii, L.P. | Method for determining VoIP gateway performance and SLAs based upon path measurements |
| GB2412755A (en) * | 2004-03-30 | 2005-10-05 | Hewlett Packard Development Co | Coordination of lifecycle state changes in software components |
| US7808889B1 (en) * | 2004-11-24 | 2010-10-05 | Juniper Networks, Inc. | Silent failover from a primary control unit to a backup control unit of a network device |
| US7523359B2 (en) * | 2005-03-31 | 2009-04-21 | International Business Machines Corporation | Apparatus, system, and method for facilitating monitoring and responding to error events |
| US7583660B2 (en) * | 2005-04-19 | 2009-09-01 | At&T Corp. | Method and apparatus for enabling peer-to-peer communication between endpoints on a per call basis |
| US8040899B2 (en) * | 2005-05-26 | 2011-10-18 | Genband Us Llc | Methods, systems, and computer program products for implementing automatic protection switching for media packets transmitted over an ethernet switching fabric |
| US7911940B2 (en) * | 2005-09-30 | 2011-03-22 | Genband Us Llc | Adaptive redundancy protection scheme |
| US7881188B2 (en) | 2006-02-03 | 2011-02-01 | Genband Us Llc | Methods, systems, and computer program products for implementing link redundancy in a media gateway |
| US7920883B2 (en) * | 2006-12-28 | 2011-04-05 | Hewlett-Packard Development Company, L.P. | Coordination of transmissions in wireless communications devices |
| EP3200189B1 (en) | 2007-04-12 | 2021-06-02 | Rambus Inc. | Memory system with point-to-point request interconnect |
| DE102009033085B4 (de) * | 2009-07-14 | 2012-04-19 | Infineon Technologies Ag | Schaltungsanordnung, Vorrichtung zum Übertragen eines seriellen Datenstroms und Pixel-Matrix-Anzeige |
| US8472311B2 (en) | 2010-02-04 | 2013-06-25 | Genband Us Llc | Systems, methods, and computer readable media for providing instantaneous failover of packet processing elements in a network |
| US8229943B2 (en) * | 2010-08-26 | 2012-07-24 | Hewlett-Packard Development Company, L.P. | System and method for modifying an executing query |
| CN111290985B (zh) * | 2020-01-16 | 2021-07-23 | 湖北三江航天红峰控制有限公司 | 多通道hdlc同步串口总线设备数据通信装置和方法 |
| CN115065444A (zh) * | 2022-05-30 | 2022-09-16 | 中国电子科技集团公司第十研究所 | 一种星载管控计算机在轨双冗余数据处理方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61295800A (ja) * | 1985-06-24 | 1986-12-26 | Nec Corp | 遠隔局制御方式 |
| KR920002483B1 (ko) | 1989-09-23 | 1992-03-26 | 한국전기통신공사 | No.7 공통선 신호망에서의 신호중계기 이중화 구조 시스템 |
| CA2103868A1 (en) | 1992-10-09 | 1994-04-10 | Jo Ann Blatchford | Telecommunications system with redundant ss7 signaling interfaces |
| CA2131234A1 (en) * | 1993-09-02 | 1995-03-03 | Karl M. Lewis | Technique for providing an improved signaling network for telephone systems |
| KR970072676A (ko) * | 1996-04-19 | 1997-11-07 | 김광호 | 이중화모듈 절체장치 |
| US5680437A (en) * | 1996-06-04 | 1997-10-21 | Motorola, Inc. | Signaling system seven distributed call terminating processor |
| US5953314A (en) * | 1997-08-28 | 1999-09-14 | Ascend Communications, Inc. | Control processor switchover for a telecommunications switch |
| US5974114A (en) * | 1997-09-25 | 1999-10-26 | At&T Corp | Method and apparatus for fault tolerant call processing |
| US6584190B1 (en) * | 1999-09-07 | 2003-06-24 | Nortel Networks Limited | Communications of telephony control signaling over data networks |
-
2000
- 2000-03-31 US US09/539,920 patent/US6778491B1/en not_active Expired - Lifetime
-
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