ES2231354T3 - Procedimiento para el funcionamiento de un modulo que presenta elementos logicos y elementos de memoria. - Google Patents

Abstract

Procedimiento para el funcionamiento de un módulo, que presenta elementos lógicos y elementos de memoria, o de un grupo estructural, que presenta elementos lógicos y elementos de memoria, pudiendo ser accionados el módulo o el grupo estructural en diferentes tipos de funcionamiento, uno e los cuales es el funcionamiento normal y uno es un funcionamiento de prueba, caracterizado porque - el tiempo de funcionamiento del módulo o del grupo estructural es dividido en divisiones de tiempo, - los diferentes tipos de funcionamiento son realizados de una manera periódica en el modo múltiple por división de tiempo sin interrupción, siendo asociada cada división de tiempo a un tipo de funcionamiento. - a partir de elementos lógicos y/o de elementos de memoria del módulo o del grupo estructural se forma al menos un grupo de prueba, y - los estados internos, modificados a través de la auto-prueba, del/los grupo(s) de prueba son restablecidos al final de la fase de prueba a partir de los estados memorizados temporalmente.

Description

Procedimiento para el funcionamiento de un módulo que presenta elementos lógicos y elementos de memoria.

La invención parte de un procedimiento para el funcionamiento de un módulo que presenta elementos lógicos y elementos de memoria, pudiendo ser accionados el módulo o grupo estructural en diferentes tipos de funcionamiento, uno de los cuales es el funcionamiento normal y el otro es un funcionamiento de prueba.

Además, la invención se refiere a un módulo que puede ser accionado en diferentes tipos de funcionamiento.

Se conoce ya a partir del documento DE 198 05 819 A1 un procedimiento para la supervisión de circuitos de conmutación integrados o bien ASICs en aplicaciones críticas para la seguridad. En este procedimiento, se conectan dos ASICs con estructura idéntica en paralelo y al mismo tiempo en todas las entradas. Funcionan de una manera estrictamente sincrónica entre sí y se supervisan mutuamente. Llevan a cabo una comparación de los resultados intermedios, de los resultados finales y de los datos de salida. Se supervisa el estado lógico en diferentes puntos de supervisión, que corresponde a estados de conmutación internos discrecionales y a señales internas en instantes discretos de exploración.

Además, el documento DE 198 05 819 A1 describe la integración de un controlador de prueba en un ASIC. Este controlador de prueba lee el contenido de una memoria de patrones de prueba y controla una auto-prueba de conexión del ASIC, la comparación cíclica de valores internos del módulo así como el pulso de reloj del sistema y el pulso de exploración del módulo. Además, se puede realizar de la manera descrita también una prueba externa de uno de los ASICs a través del controlador de prueba del otro ASIC.

Partiendo de este estado de la técnica, la invención tiene el cometido de mejorar el funcionamiento de prueba.

Este cometido se soluciona a través de un procedimiento con las características indicadas en la reivindicación 1. Los desarrollos ventajosos se deducen a partir de las reivindicaciones dependientes 2 a 12. Las reivindicaciones 13 a 22 se refieren a un módulo que puede ser accionado en diferentes tipos de funcionamiento.

Las ventajas de la invención consisten especialmente en que se posibilita la realización de la auto-prueba del módulo también en el sentido de un funcionamiento en-línea. Esto es especialmente importante en aplicaciones críticas para la seguridad que se desarrollan sin interrupción.

La invención, en oposición al objeto del documento DE 198 05 819 A1, permite no sólo una auto-prueba de conexión una sola vez, sino que posibilita una prueba periódica en el funcionamiento, sin que el sistema circundante sea influenciado durante la prueba, puesto que la prueba no actúa hacia el exterior, y se restablece el estado de funcionamiento original de un bloque sometido a prueba después de la terminación de la prueba.

El funcionamiento normal y el funcionamiento de prueba alternan, en general, entre sí. El funcionamiento normal no está influenciado por el funcionamiento de prueba. De esta manera, se posibilita un funcionamiento duradero del módulo o bien del grupo estructural con supervisión propia constante. Esto corresponde a una prueba en-línea, que presenta una prueba de la estructura a través de la comparación de la signatura así como una prueba de la información.

Para la realización del funcionamiento de prueba se divide la función del módulo en uno o varios grupos de prueba independientes y que se pueden verificar de forma independiente, por ejemplo, en cada caso con 10 Flip-Flops como memoria de estado y con la lógica de combinación correspondiente. En un grupo de prueba se puede tratar, por ejemplo, de una FSM (Máquina de Estado Finito) individual.

A través de la división reivindicada del tiempo de funcionamiento en divisiones de tiempo se puede realizar una auto-prueba en línea durante divisiones de tiempo predeterminadas, cuando se procura a tal fin que durante las divisiones de tiempo previstas para la realización de la auto-prueba en línea no se lleven a cabo modificaciones de los estados de partida de los grupos de prueba y, por lo tanto, tampoco de todo el módulo.

Los valores de referencia o bien los valores de comparación, que son necesarios para la realización de la auto-prueba en línea, se obtienen, de acuerdo con una primera forma de realización de la invención, a partir de otro módulo de la misma estructura, que está dispuesto paralelo y que es impulsado con los mismos vectores de prueba.

De acuerdo con otra forma de realización de la invención, estos valores de comparación o bien de referencia son derivados a partir de una memoria interna, que es cargada ya durante la fabricación del módulo o en el lugar de aplicación por el usuario con los valores de referencia. En esta forma de realización, no es necesario un segundo módulo de la misma construcción dispuesto en paralelo.

La invención se puede aplicar tanto en presencia de arquitecturas de un solo canal como también en presencia de arquitecturas de canales múltiples. Se entiende por un canal en este caso un elemento o un grupo de elementos, que realizan en cada caso una función de una manera independiente entre sí.

Otras ventajas y detalles de la invención se deducen a partir de la explicación de ejemplos de realización con la ayuda de las figuras. En este caso:

La figura 1 muestra un diagrama de bloques de un ejemplo de realización para la lógica de prueba adicional de un grupo de prueba.

La figura 2 muestra un diagrama de bloques de una cadena de memoria, que está constituida por tres elementos de memoria.

La figura 3 muestra un diagrama de bloques de un ejemplo de realización de la lógica de partida de un grupo de prueba.

La figura 4 muestra un diagrama de bloques de un primer ejemplo de realización para la lógica de entrada de un elemento de memoria de un grupo de prueba.

La figura 5 muestra un diagrama de bloques de un segundo ejemplo de realización para la lógica de entrada de un elemento de memoria de un grupo de prueba, y

La figura 6 muestra un diagrama de bloques de un tercer ejemplo de realización para la lógica de entrada de un elemento de memoria de un grupo de prueba.

En aplicaciones críticas para la seguridad se emplean con frecuencia ASICs, en los que se trata de módulos, que presentan una pluralidad de elementos lógicos y de elementos de memoria. Puesto que en tales aplicaciones tiene una importancia grande reconocer de una manera rápida los errores que se producen, por ejemplo los errores Stuck-at o bien los errores de adherencia, en los que estados internos o bien estados de partida o señales se adhieren en un estado, es necesario realizar de una manera regular una auto-prueba del módulo, para verificar el modo de trabajo correcto del grupo de prueba y de todo el módulo.

Esta auto-prueba del módulo se lleva a cabo según la invención sin una interrupción del funcionamiento en curso del módulo / grupo estructural. Para poder realizar una auto-prueba del módulo / grupo estructural durante el funcionamiento del curso de módulo /
grupo estructural, se divide en tiempo de funcionamiento del módulo en una pluralidad de divisiones de tiempo, que presentan con preferencia diferentes duraciones de tiempo. Durante las divisiones de tiempo más largas, que corresponden a la parte predominante del tiempo de funcionamiento, el módulo trabaja, por ejemplo, en el modo de funcionamiento normal. Durante las divisiones de tiempo cortas, que corresponden, por ejemplo, a un porcentaje o menos de todo el tiempo de funcionamiento del módulo, se lleva a cabo, por ejemplo, la realización de la auto-prueba del módulo. Durante esta auto-prueba del módulo debe procurarse que no se modifique el estado de partida del grupo de prueba respectivo. Esto significa que se mantienen los estados de partida de los elementos lógicos y de los elementos de memoria del módulo, que existían al comienzo de un proceso de auto-prueba. Los estados internos del grupo de prueba, modificados a través de la auto-prueba, son restablecidos al final de la fase de prueba a partir de los estados memorizados temporalmente.

A través de la realización de una auto-prueba del módulo de este tipo, se asocia a cada grupo de prueba una lógica de prueba adicional. Esta lógica de prueba contiene una lógica de entrada y una lógica de salida. Por medio de la lógica de entrada se asegura que durante la auto-prueba lleguen las señales de entrada necesarias a los elementos lógicos o bien a los elementos de memoria. La lógica de salida se ocupa de que durante la auto-prueba no se modifique el estado de partida del grupo de prueba respectivo. En determinados supuestos, se puede permitir incluso una modificación de los estados de partida de los grupos de prueba respectivos, si se asegura que el sistema general no está influenciado por ello.

La figura 4 muestra un diagrama de bloques de un primer ejemplo de realización para la lógica de entrada de un elemento de memoria de un grupo de prueba. En la figura 4 se representa un elemento de memoria que está realizado, por ejemplo, como D-Flip-Flop 1, que presenta una entrada de datos y una entrada de pulso de reloj así como una salida de datos A. La señal de pulso de reloj CLK que se encuentra en la entrada del pulso de reloj es acondicionada en una entrada T.

Aguas arriba de la entrada de datos del D-Flip-Flop 1 está conectada una lógica de entrada, que presenta una pluralidad de conexiones de entrada BK1, V, Sh, D, RK y BK2 así como un multiplexor 2, miembros XOR 3, 4 y un miembro-Y 5.

En la conexión de entrada BK1/BK2 se encuentran durante el funcionamiento del módulo señales de identificación del tipo de funcionamiento con preferencia en forma de información de control de 2 bits de anchura, que se genera en una unidad de control no representada. El dispositivo mostrado se puede accionar de una manera preferida en cuatro tipos de funcionamiento diferentes. A estos tipos de funcionamiento pertenecen el funcionamiento normal, un modo de corredera, un modo de formación de la signatura y un modo de prueba del cableado. Por ejemplo, la secuencia binaria 00 identifica el funcionamiento normal, la secuencia binaria 10 identifica el modo de corredera, la secuencia binaria 11 identifica el modo de formación de la signatura y la secuencia binaria 01 identifica el modo de prueba de cableado.

En el funcionamiento normal, el dispositivo mostrado trabaja como un D-Flip-Flop habitual. En este caso, la señal de entrada del dispositivo que se encuentra en la entrada D llega a través del miembro-XOR 4 y del multiplexor 2 a la entrada de datos del D-Flip-Flop 1. La lógica de entrada forma con el multiplexor 2 una barrera para las señales que se encuentran en las conexiones de entrada V, Sh y RK.

El modo de corredera, el modo de formación de la signatura y el modo de prueba del cableado forman, en total, el funcionamiento de prueba, que se lleva a cabo en divisiones de tiempo durante el funcionamiento en curso del módulo. En el modo de corredera están interconectados, por ejemplo, varios D-Flip-Flop dispuestos unos detrás de otros para la realización de un registro de corredera. Por ejemplo, en este caso a la entrada Sh mostrada en la figura 4 se alimenta una señal desde un elemento de memoria adyacente del mismo grupo de prueba y se transmite a través del multiplexor 2 a la entrada de datos del D-Flip-Flop 1. En este modo, por ejemplo, es posible una lectura o bien una seguridad de una signatura y la recuperación simultánea del estado actual de un grupo de prueba o la seguridad del estado de prueba antes del comienzo de una auto-prueba en línea. Por signatura o bien formación de la signatura se entiende en la invención la aplicación de vectores de prueba sobre una estructura lógica y la derivación siguiente de un patrón de prueba a partir de los vectores de salida de la estructura lógica.

En el modo de formación de la signatura se aplican vectores de prueba de n bits de anchura a las entradas V0 - VN y D0 - DN (ver la figura 2). A través del cableado seleccionado y a través de una activación propia, como se explica todavía más adelante con referencia a la figura 1, se puede realizar en este modo una formación de la signatura.

En el modo de prueba del cableado se verifican los cableados entre grupos de prueba individuales y los reacoplamientos de los elementos de memoria del grupo de prueba en una lógica de combinación, como se explica todavía más adelante igualmente con referencia a la figura 1. En este modo se alimenta a la entrada V (ver la figura 4) una señal desde un grupo de prueba adyacente (ver la salida AV desde el bloque 14 en la figura 4) y se alimentan a la entrada RK (ver la figura 4) informaciones de reacoplamiento. La entrada BK2 es una entrada para una señal de identificación del tipo de funcionamiento, a saber, para el segundo bit de la información de control de 2 bits de anchura indicada anteriormente.

Por medio de la lógica de entrada descrita anteriormente se asegura sobre todo que durante los diferentes tipos de funcionamiento, que se desarrollan en el modo múltiple por división de tiempo, lleguen en cada caso las señales de entrada deseadas a la entrada de datos del D-Flip-Flop 1. En la figura 4 se reproduce a modo de ejemplo un dispositivo, que se designa a continuación siempre como D-Flip-Flop a prueba de fallos o bien F-DFF. Las figuras 5 y 6 muestran otras posibilidades de realización para un Flip-Flop a prueba de fallos D-DFF.

Durante el funcionamiento de auto-prueba descrito, que se lleva a cabo sin interrupción del funcionamiento del módulo, se procura que no se modifiquen los estados de partida de todos los grupos de prueba y, por lo tanto, tampoco la salida del módulo. Con este fin -como se deduce a partir de la figura 1- se conecta en la salida de datos de cada grupo de prueba una lógica de salida 14, que presenta medios de mantenimiento del estado, a través de los cuales se impide una modificación del estado de partida del grupo de prueba durante el funcionamiento de auto-prueba.

En la figura 3 se representa un ejemplo de realización de la estructura de una lógica de partida de este tipo. Esta figura presenta, por ejemplo, un primer multiplexor 20, un D-Flip-Flop 21 y un segundo multiplexor 22. Al primer multiplexor 20 se alimenta como señal de control una información de control de 2 bits de anchura, que se aplica en la entrada BKA1 /
BKA2. En las tres entradas de datos de este multiplexor 20 se encuentran la señal de salida D del grupo de prueba presente, la señal de salida Q del Flip-Flop 21 y la señal de salida Q del Flip-Flop 21. Entre estas señales se conmuta en función de las señales de identificación de los tipos de funcionamiento.

La salida del multiplexor 20 está conectada con la entrada D del Flip-Flop 21. Además, se alimenta al Flip-Flop 21 la señal de pulso de reloj CLK que se aplica en la entrada T.

La señal de salida Q del Flip-Flop 21 es aplicada a una primera entrada de datos del multiplexor 22 y a la segunda entrada de datos del multiplexor 20. La señal de salida Q del Flip-Flop 21 es reacoplada a la tercera entrada de datos del multiplexor 20.

A la segunda entrada de datos del multiplexor 22 se alimenta la señal de datos que se aplica en la entrada D del dispositivo, la cual corresponde a la señal de salida del grupo de prueba presente. Como señal de control para el multiplexor 22 sirve una señal que se aplica en la entrada T_{AUS}. Las señales de identificación de los tipos de artículo BKA1, BKA2 y T_{AUS} son generadas en la unidad de control no representada.

Durante el funcionamiento de prueba, el Flip-Flop 14 especial de la figura 1 adopta, por ejemplo, dos funciones:

-

una congelación de las salidas primarias del grupo de prueba y

-

una prueba de cableados que van desde el grupo de prueba a otros grupos de prueba.

Durante el funcionamiento de prueba de un grupo de prueba se congela la entrada primaria A del grupo de prueba. Esto se puede conseguir de una manera muy sencilla cuando el pulso de reloj CLK del Flip-Flop especial 14 del grupo de prueba que se encuentra en la prueba se desconecta durante todo el funcionamiento de prueba y se controla el multiplexor 2 de tal forma que se conmuta la entrada superior. De una manera alternativa a ello, el multiplexor 20 se puede controlar de tal forma que conmuta su entrada central. En este caso, se mantiene inalterada la salida del Flip-Flop 21. El multiplexor 22 es controlado de una manera similar como en el primer caso.

Para la prueba de cableado se consultan de forma secuencial todos los otros grupos de prueba -excepto el grupo de prueba que se encuentra en el ensayo-. En este caso, se conmutan dos veces todos los Flip-Flops especiales de los grupos de prueba, cuyo cableado (señales AV) es verificado en cada caso. Antes del comienzo de la prueba de cableado se conmuta el multiplexor 20 del Flip-Flop especial del otro grupo de prueba, de manera que se conmuta la entrada inferior del multiplexor. Antes de la conmutación doble, es decir, antes de la conmutación doble para el restablecimiento del estado original del Flip-Flop 21 se conmuta el multiplexor 22, de manera que se conmuta la entrada inferior del multiplexor. A continuación, se restablece el estado original. Durante la conmutación doble, se forma la signatura de las señales de cableado en el grupo de prueba sometido a prueba en este momento, cuya signatura es evaluada en un instante posterior.

La figura 1 muestra un diagrama de bloques de un ejemplo de realización para la lógica de prueba adicional de un grupo de prueba, presentando el grupo de prueba una lógica de combinación 6 y un D-Flip-Flop de 10 bits 7 a prueba de fallos (10-Bit-F-DFF) en el sentido de la figura 4.

Durante el funcionamiento de prueba, un generador de patrones de prueba 11 sirve como fuente para los vectores de prueba. Este generador de patrones de prueba es cargado en función del tipo de la prueba a realizar por la unidad de control no representada con los vectores de prueba respectivos. La salida del generador de patrones de prueba 11 está conectada con conexiones de entrada de dos multiplexores 8 y 9, por ejemplo a través de una línea de 20 bits. Además, el multiplexor 8 está conectado, en el lado de entrada, en una entrada de datos primaria D, en la que se aplican señales de datos externas al módulo y derivadas de otro grupo de prueba. La salida del multiplexor 8 está conectada con una entrada de la lógica de combinación 6.

El multiplexor 9 está conectado, además, en el lado de entrada a través de una vía de reacoplamiento con una salida del 10-Bit-F-DFF 7. La salida del multiplexor 9 está conectada en otra entrada de la lógica de combinación 6. Las salidas de los multiplexores 8 y 9 están conectadas, además, con las entradas de otro multiplexor 10, cuya salida está aplicada en el D-DFF 7. Allí llegan las señales de salida del multiplexor 10 a las entradas V, que se describen en la figura 4.

En el lado de entrada, se alimentan al F-DFF 7, además, las señales de salida de la lógica de combinación 6 y la señal de salida de un registro de corredera 13. En este caso, se alimentan las señales de salida de la lógica de combinación 6 a las entradas D mostradas en la figura 4 y la señal de salida del registro de corredera 13 es alimentada a la entrada de corredera Sh descrita en la figura 4 del primer F-DFF de la cadena de Flip-Flop 7.

La salida del D-DFF está conectada a través de un multiplexor 12 a una entrada de un miembro XOR 15 y a la entrada del registro de corredera 13. A través de las restantes entradas del multiplexor 12, que no están representadas, se pueden conectar adicionalmente las salidas del bloque 7 de otros grupos de prueba.

La selección se realiza a través de una señal de control DUM0-X suministrada por la unidad de control no representada. La salida del registro de corredera 13 está en conexión con otra entrada del miembro XOR 15.

En una primera forma de realización, en la que se utilizan dos módulos idénticos, se conecta la salida del miembro XOR 15 con un D-Flip-Flop 17, en cuya salida está disponible en cada caso un bit de una señal de la signatura. Además, la salida del D-Flip-Flop 17 está conectada con la entrada de otro D-Flip-Flop 18, que presenta, además, una entrada oscilante y cuya salida está aplicada a una entrada de un miembro XOR 16. A la segunda entrada del miembro XOR 16 se alimenta a través de un D-Flip-Flop 19 un bit de una señal de la signatura, que está derivada, por ejemplo, a partir de un socio-ASIC. En el miembro XOR 16 se lleva a cabo una comparación de la signatura. Si se comprueba la existencia de un error, entonces se realiza o bien se mantiene el estado seguro del proceso, en el que se emplean los ASICs.

En una segunda forma de realización, en la que se utilizan igualmente dos módulos idénticos, se suprime el miembro XOR 15. La salida del multiplexor 12 se conecta directamente con la entrada del Flip-Flop 17.

En una tercera forma de realización, en la que solamente está previsto un módulo y en la que se utilizan signaturas de referencia, se suprime el Flip-Flop 17. La salida del miembro XOR 15 es conducida directamente sobre la entrada del Flip-Flop 18. Se puede suprimir el Flip-Flop 19 cuando no es necesaria una sincronización. La signatura de referencia es conducida entonces directamente sobre la entrada inferior del miembro XOR 16. El bloque del circuito 18 puede estar realizado de diferente manera. Solamente es esencial que para la prueba del miembro XOR 16 que también debe realizarse, se pueda modificar la señal suministrada por el miembro XOR 15 en el bloque del circuito 18 de tal forma que se pueda reconocer también un trabajo erróneo del miembro XOR 16.

Para evitar que durante el funcionamiento de auto-prueba se produzcan modificaciones del estado de partida del grupo de prueba mostrado, en la salida de la lógica de combinación 6 está conectada una lógica de partida 14, que presenta medios de mantenimiento del estado, por medio de los cuales se impide una modificación de los estados de partida del grupo de prueba. Un ejemplo de una lógica de partida de este tipo ha sido descrito ya anteriormente con relación a la figura 3. La salida A del bloque 14 es una salida primaria y es conducida hacia el exterior.

El concepto descrito anteriormente para la realización de una auto-prueba en línea presenta una serie de ventajas.

Los Flip-Flops existentes se pueden utilizar tanto en el funcionamiento normal como también en el funcionamiento de prueba. Sirven en el funcionamiento de prueba, por ejemplo, como registros de corredera con o sin reacoplamiento lineal.

Se puede realizar una prueba del cableado de la misma manera que una prueba de la lógica de combinación utilizando una formación de la signatura. Se puede llevar a cabo una realización de una prueba del cableado entre grupos de prueba de una manera ventajosa con pocos ciclos.

Las salidas de todos los grupos de prueba son congeladas durante la auto-prueba en línea a través de la utilización de una lógica de partida. Durante la realización de una prueba de cableado se puede verificar al mismo tiempo también la lógica de partida (bloque 14).

El hardware adicional para una prueba en línea completa se limita, en el ejemplo de realización mostrado en la figura 1, a 30 2:1 multiplexores (ver los multiplexores 8, 9 y 10), un generador de patrones de prueba de 20 bits 11, un registro de corredera de 10 bits 13 con 30 : 1 multiplexores 12 antepuestos (en el caso de utilización de máximo 30 grupos de prueba por ASIC) y tres D- Flip-Flops 17, 18, 19 para ka transmisión de señales de la signatura así como el bloque 14 (2 multiplexores y un Flip-Flop por cada señal de salida primaria o señal de salida que pasa a otro grupo de prueba). Excepto los multiplexores 8, 9, 10 mencionados y los bloques de la lógica de partida 14, el hardware adicional puede ser utilizado en común para la auto-prueba en línea por todos los grupos de prueba de un módulo, por ejemplo en total por 30 grupos de prueba, siendo verificados estos grupos de prueba de una manera secuencial unos detrás de otros.

Además, la auto-prueba en línea descrita se puede interrumpir en cualquier lugar. Esto permite una adaptación sin problemas a diferentes requerimientos del sistema. Si se requieren tiempos de reacción del sistema muy cortos, entonces se puede dividir la auto-prueba en línea también en diferentes divisiones de tiempo cortas. Esto significa que no tiene que llevarse a cabo una auto-prueba en línea completa durante una única división de tiempo.

Otra ventaja de la invención consiste en que se puede utilizar un F-DFF en el sentido de la invención también como Scanpath-Flip-Flop para la prueba de producción orientada a la trayectoria de exploración. Esto es especialmente ventajoso para los fabricantes del ASIC.

De acuerdo con la primera y la segunda formas de realización descritas anteriormente de la invención, están previstos dos ASICs de la misma estructura en paralelo entre sí, que trabajan de una manera totalmente sincronizada entre sí y que son alimentados, por ejemplo, por un cuarzo común a prueba de errores. La signatura formada durante la auto-prueba en línea es comparada entonces bit a bit con una signatura de referencia suministrada por el otro SIC respectivo. En el caso de desigualdad de la signatura, se lleva el sistema a un estado seguro.

De acuerdo con la tercera forma de realización descrita anteriormente de la invención, por ejemplo, la memoria de referencia que contiene la signatura de referencia está dispuesta en el ASIC a ensayar propiamente dicho. En esta forma de realización no es necesario un segundo ASIC. La memoria de referencia puede estar dispuesta también fuera del ASIC.

Una prueba de la lógica de combinación se puede llevar a cabo de forma escalonada y se puede realizar, por ejemplo, cada tres segundos durante un periodo de tiempo de 0,5 milisegundos. El tiempo de prueba y el intervalo de prueba se pueden determinar o bien varias en función de los requerimientos respectivos del sistema.

Una auto-prueba en línea comprende tres fases, a saber, una prueba del reacoplamiento de los F-DFF, una prueba del cableado entre los grupos de prueba y una prueba de la lógica de combinación.

Para la prueba del reacoplamiento de los F-DFF se carga el generador de patrones de prueba de 20 bits desde la unidad de control con un vector uno, es decir, con un vector de prueba "1...1" y se repone el registro de corredera de 10 bits 13, es decir, que se carga con "0...0". Entonces se realiza una lectura del estado momentáneo del grupo de prueba en un modo de corredera durante un periodo de tiempo de diez señales de pulsos de reloj. Al mismo tiempo se lleva a cabo una comparación de la signatura y la transmisión en serie del vector cero desde el registro de corredera 13 hacia el D-DFF 7.

Si todos los F-DFFs están en el estado cero, entonces se conecta adicionalmente un vector cero a través de los multiplexores 9 y 10 a las entradas V y se forma la signatura. Esto corresponde a la primera parte de una prueba de reacoplamiento, siendo realizada ésta utilizando las entradas inferiores del multiplexor 9 y las entradas superiores del multiplexor 10.

A continuación se realiza una conexión adicional de un vector uno, derivado desde el generador de patrones de prueba 11, a través de los multiplexores 9 y 10 hasta las entradas V de los F-DFFs así como una formación de la signatura. Por último, todos los F-DFFs se encuentran en el estado uno. Se lleva a cabo una conexión adicional de un vector uno en las entradas V del F-DFFs a través de los multiplexores 9 y 10 y a continuación se realiza una formación de la signatura. Esto corresponde a la segunda parte de una prueba de reacoplamiento, siendo realizada ésta utilizando las entradas inferiores del multiplexor 9 y las entradas superiores del multiplexor 10.

Para la prueba del cableado entre los grupos de prueba se invierten dos veces de una manera secuencial todas las lógicas de salida de los restantes grupos de prueba. Las señales del cableado son conectadas a través de los multiplexores 8 y 10 en las entradas V del F-DFF y a continuación se realiza una formación de la signatura.

Para la prueba de la lógica de combinación se aplica, por ejemplo, un patrón aleatorio, derivado a partir del generador de patrones de prueba 11 de 20 bits, a través de los multiplexores 8 y 9 a la lógica de combinación 6. Esto se realiza a durante un periodo de tiempo máximo de 220-1 señales de pulsos de reloj y puede estar dividido en varias divisiones de tiempo. Al mismo tiempo se realiza una formación de la signatura. Al final se lleva a cabo una lectura de la signatura en el modo de corredera durante un periodo de tiempo de diez señales de pulso de reloj con una comparación simultánea de la signatura.

La figura 2 muestra un diagrama de bloques de una cadena de memoria que está constituida por tres F-DFF. Como se deduce a partir de la figura, las salidas de los dos Flip-Flops izquierdos están conectadas en la entrada Sh y en la entrada de reacoplamiento RK del F-DFF siguiente. En la entrada RK del primer F-DFF se aplica en este caso especial una señal que corresponde a un enlace-XOR de las señales de salida Q0 y Q1 del segundo y del tercero F-DFF. Por medio de un cableado de este tipo de n F-DFF, por ejemplo, en el modo de formación de la signatura, los n-Bit-Flip-Flops de los grupos de prueba pueden trabajar como registros de corredera lineales reacoplados. Esto permite una formación de la signatura utilizando vectores de prueba.

La figura 5 muestra un diagrama de bloques de un segundo ejemplo de realización para la lógica de entrada de un F-DFF. En este ejemplo de realización, en lugar de un 3:1 multiplexor están previstos dos 2:1 multiplexores 2a, 2b. Esta variante necesita, en efecto, más hardware, pero ofrece, en cambio, tiempos de ejecución más cortos para los datos en el funcionamiento normal.

La figura 6 muestra un diagrama de bloques de un tercer ejemplo de realización para la lógica de entrada de un F-DFF. Este ejemplo de realización necesita menos muertas, pero tiene, en cambios, tiempos de ejecución más largos y necesita tres señales de identificación del tipo de funcionamiento.

Anteriormente ha sido explicada la invención en el ejemplo de un módulo o bien de un ASIC. Pero los principios de la invención se pueden aplicar también en presencia de un grupo estructural. Por grupo estructural se entiende en este contexto una placa de circuito impreso equipada, cuyos cableados son sometidos a prueba.

Como ya se ha explicado anteriormente, los principios de la invención se pueden utilizar tanto en el caso de presencia de una estructura de un canal como también en el caso de presencia de una estructura de varios canales. Si están presentes estructuras de un canal, entonces se amplía la unidad de control para la función supervisión propia, con el fin de poder garantizar la seguridad frente a errores de la unidad de control. La auto-prueba de la unidad de control es realizada de una manera regular en divisiones de tiempo durante el funcionamiento normal. En este caso, la unidad de control envía como señales de vida a intervalos regulares, por ejemplo cada milisegundo, un impulso a una lógica del módulo o a un grupo estructural. Un grupo de prueba (FSM) de la lógica del módulo o una lógica de evaluación del grupo estructural supervisa la señal de vida de la unidad de control y, en el caso de fallo de la señal de vida, lleva el sistema al estado seguro.

Claims (22)

1. Procedimiento para el funcionamiento de un módulo, que presenta elementos lógicos y elementos de memoria, o de un grupo estructural, que presenta elementos lógicos y elementos de memoria, pudiendo ser accionados el módulo o el grupo estructural en diferentes tipos de funcionamiento, uno e los cuales es el funcionamiento normal y uno es un funcionamiento de prueba, caracterizado porque

-

el tiempo de funcionamiento del módulo o del grupo estructural es dividido en divisiones de tiempo,

-

los diferentes tipos de funcionamiento son realizados de una manera periódica en el modo múltiple por división de tiempo sin interrupción, siendo asociada cada división de tiempo a un tipo de funcionamiento.

-

a partir de elementos lógicos y/o de elementos de memoria del módulo o del grupo estructural se forma al menos un grupo de prueba, y

-

los estados internos, modificados a través de la auto-prueba, del/los grupo(s) de prueba son restablecidos al final de la fase de prueba a partir de los estados memorizados temporalmente.

2. Procedimiento según la reivindicación 1, caracterizado porque el funcionamiento de prueba es un funcionamiento de prueba en línea y el módulo o el grupo estructural son accionados sin interrupción.

3. Procedimiento según la reivindicación 1 ó 2, caracterizado porque durante el funcionamiento se impide una modificación del estado de partida de cada grupo de prueba.

4. Procedimiento según una de las reivindicaciones anteriores, caracterizado porque el funcionamiento de prueba presentas un modo de corredera y un modo de formación de la signatura.

5. Procedimiento según una de las reivindicaciones anteriores, caracterizado porque el funcionamiento de prueba presenta, además, un modo de prueba del cableado.

6. Procedimiento según una de las reivindicaciones anteriores, caracterizado porque se alimentan al módulo o al grupo estructural en el funcionamiento de prueba vectores de prueba de n bits de anchura, porque se lleva a cabo una formación de la signatura utilizando estos vectores de prueba con respecto al grupo de prueba existente y porque se compara el resultado de la formación de la signatura bit a bit con una signatura de referencia.

7. Procedimiento según la reivindicación 6, caracterizado porque la signatura de referencia se deriva a partir de un módulo constituido idéntico, que presenta elementos lógicos y elementos de memoria, o a partir de un grupo estructural constituido idéntico, que presenta elementos lógicos y elementos de memoria, que es impulsado con vectores de prueba idénticos.

8. Procedimiento según la reivindicación 6, caracterizado porque la signatura de referencia es derivada a partir de un módulo constituido idéntico, que presenta elementos lógicos y elementos de memoria, o a partir de un grupo estructural constituido de forma diversa, que presenta elementos lógicos y elementos de memoria, que es impulsado con vectores de prueba que pueden ser asociados de una manera unívoca.

9. Procedimiento según la reivindicación 6, caracterizado porque la signatura de referencia derivada es derivada a partir de una memoria interna o externa.

10. Procedimiento según una de las reivindicaciones anteriores, caracterizado porque los intervalos de prueba y la asociación entre las divisiones de tiempo y los tipos de funcionamiento son realizados durante la fabricación del módulo o del grupo estructural o bien en el lugar de aplicación.

11. Procedimiento según una de las reivindicaciones anteriores, caracterizado porque durante el funcionamiento del módulo o del grupo estructural se transmiten desde una unidad de control señales de identificación del tipo de funcionamiento a una lógica de prueba que está conectada adicionalmente al grupo de prueba a ensayar y se transmiten señales predeterminadas por medio de la lógica de prueba, en función de las señales de identificación del tipo de funcionamiento, a los elementos lógicos y a los elementos de memoria del grupo de prueba.

12. Procedimiento según una de las reivindicaciones anteriores, caracterizado porque las estructuras de prueba son utilizadas también como estructura Scan-Path durante la prueba de fabricación.

13. Módulo que puede ser utilizado en diferentes tipos de funcionamiento, que presenta una pluralidad de elementos lógicos y elementos de memoria, formando los elementos lógicos y/o los elementos de memoria al menos un grupo de prueba, estando asociada a cada grupo de prueba una lógica de prueba adicional, presentando la lógica de prueba una lógica de entrada y una lógica de salida, estando prevista la lógica de entrada para la recepción de señales de identificación del tipo de funcionamiento, de señales útiles y de señales de prueba, y que presenta una memoria intermedia, por medio de la cual se restablecen los estados internos, modificados a través de la auto-prueba, del / los grupo(s) de prueba al final de la fase de prueba.

14. Módulo según la reivindicación 13, caracterizado porque están previstos medios de mantenimiento del estado, para evitar una modificación de los estados de partida del /los grupo(s) de prueba durante el funcionamiento de prueba.

15. Módulo según la reivindicación 13 ó 14, caracterizado porque la lógica de entrada presenta al menos un multiplexor, que es conmutable en función de las señales de identificación de los tipos de funcionamiento.

16. Módulo según una de las reivindicaciones 13 a 15, caracterizado porque el elemento de memoria de un grupo de prueba es un D-Flip-Flop.

17. Módulo según la reivindicación 16, caracterizado porque el D-Flip-Flop está conectado en la salida del multiplexor.

18. Módulo según una de las reivindicaciones 13 a 17, caracterizado porque presenta una memoria de vectores de prueba.

19. Módulo según la reivindicación 18, caracterizado porque la memoria de vectores de prueba es un generador de patrones de prueba.

20. Módulo según una de las reivindicaciones 13 a 19, caracterizado porque presenta una fuente interna o externa de la signatura de referencia.

21. Módulo según una de las reivindicaciones 13 a 20, caracterizado porque presenta una conexión para la entrada y/o para la salida de señales de la signatura.

22. Módulo según la reivindicación 20 ó 21, caracterizado porque presenta un comparador verificable para la realización de una comparación de la signatura.