ES2237906T3

ES2237906T3 - Circuito de supresion de ruido y convertidor reductor de frecuencia en cuadratura.

Info

Publication number: ES2237906T3
Application number: ES99903040T
Authority: ES
Inventors: Lennart Karl-Axel Mathe
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 1998-01-09
Filing date: 1999-01-11
Publication date: 2005-08-01
Anticipated expiration: 2019-01-11
Also published as: BR9906807A; IL136712A0; EP1046232B1; CN1300467A; RU2233023C2; JP2002501319A; AU2315699A; US6243430B1; AU758706B2; WO1999035746A1; EP1046232A1; NO20003499D0; DE69924233D1; CA2315758C; KR100545492B1; NO20003499L; JP4162851B2; DE69924233T2; CN1168215C; CA2315758A1

Abstract

Circuito de supresión de ruido (600) que comprende: por lo menos un diezmador pasabanda (802), comprendiendo cada diezmador pasabanda (802) un filtro de supresión de errores (808) para recibir una señal desde un convertidor analógico-digital (ADC), y un filtro (812a) conectado al filtro de supresión de errores para filtrar la salida del filtro de supresión de errores (808); caracterizado porque se proporciona: un sumador (815) conectado a uno por lo menos o a cada uno de los diezmadores pasabanda (802) para sumar las salidas de los diezmadores pasabanda (802) y en el que la función de transferencia del filtro de supresión de errores (808) se somete a convolución con una función de transferencia del filtro (812a) para generar una función de transferencia convolucionada del respectivo diezmador pasabanda (802).

Description

Circuito de supresión de ruido y convertidor reductor de frecuencia en cuadratura.

Antecedentes de la invención I. Campo de la invención

La presente invención se refiere a las comunicaciones. Más particularmente, la presente invención se refiere a un circuito de supresión de ruido y un convertidor reductor de frecuencia en cuadratura mejorados.

II. Descripción de la técnica relacionada

En muchos de los sistemas de comunicación modernos, se utiliza la transmisión digital por su mejor eficacia y su capacidad de detectar y corregir los errores de transmisión. Entre los ejemplos de formatos de transmisión digital, se incluyen la modulación por desplazamiento de fase bivalente (BPSK), la modulación por desplazamiento de fase cuadrivalente (QPSK), la modulación por desplazamiento de fase cuadrivalente desplazada (OQPSK), la modulación por desplazamiento de fase m-aria (m-PSK) y modulación de amplitud en cuadratura (QAM). Los sistemas de comunicación que utilizan la transmisión digital incluyen, por ejemplo, los sistemas de comunicación de acceso múltiple por división del código (CDMA) y los sistemas de televisión de alta definición (HDTV). La utilización de técnicas CDMA en un sistema de comunicación de acceso múltiple se da a conocer en la patente U.S. nº 4.901.307, titulada "SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATION SYSTEM USING SATELLITE OR TERRESTRIAL REPEATERS" y la patente U.S. nº 5.103.459, titulada "SYSTEM AND METHOD FOR GENERATING WAVEFORMS IN A CDMA CELLULAR TELEPHONE SYSTEM", cedidas ambas al cesionario de la presente invención e incluidas aquí a título de referencia. Se da a conocer un ejemplo de sistema HDTV en las patentes U.S. nº 5.452.104, U.S. nº 5.107.345 y U.S. nº 5.021.891, tituladas las tres "ADAPTIVE BLOCK SIZE IMAGE COMPRESSION METHOD AND SYSTEM", y en la patente U.S. nº 5.576.767, titulada "INTERFRAME VIDEO ENCODING AND DECODING SYSTEM", habiendo sido cedidas estas cuatro patentes al cesionario de la presente invención e incluyéndose aquí a título de referencia.

En el sistema CDMA, cada estación base se comunica con una o más estaciones remotas, y suele hallarse en un lugar fijo. Por consiguiente, para el diseño de la estación de base, el consumo de energía constituye una cuestión de menor importancia. Las estaciones remotas suelen ser unidades de consumidor que se fabrican en grandes cantidades. En consecuencia, tanto el coste como la fiabilidad constituyen cuestiones importantes para el diseño, debido al número de unidades fabricadas. Además, en ciertas aplicaciones, tales como un sistema de comunicación móvil CDMA, el consumo de energía es crucial, debido a la naturaleza portátil de la estación remota. En el diseño de las estaciones remotas, habitualmente se establecen puntos de equilibrio entre el rendimiento, el coste y el consumo de energía.

En la transmisión digital, los datos digitalizados se utilizan para modular una sinusoide portadora mediante uno de los formatos indicados anteriormente. La forma de onda modulada se somete a un posterior procesamiento (p.ej., filtrado, amplificación y elevación de frecuencia) y se transmite a la estación remota. En la estación remota, la señal RF transmitida es recibida y demodulada por un receptor.

En la Figura 1, se ilustra un diagrama de bloques de un ejemplo de receptor superheterodino de técnica anterior, utilizado en la demodulación en cuadratura de señales QSPK, OQPSK y QAM. El receptor 100 puede utilizarse en la estación base o en la estación remota. En el receptor 100, la señal RF transmitida es recibida por la antena 112, encaminada a través del duplexor 114 y proporcionada al frontal 102. En el frontal 102, el amplificador (AMP) 116 amplifica la señal y la proporciona al filtro pasabanda 118, donde se filtra para eliminar las imágenes no deseadas y las señales parásitas. La señal RF filtrada se proporciona al mezclador 120 que reduce la frecuencia de la señal hasta la frecuencia intermedia (IF) con la sinusoide del oscilador local (LO1) 122. La señal IF del mezclador 120 se filtra en el filtro pasabanda 124 y amplificada en el amplificador de control automático de ganancia (AGC) 126 para obtener una señal con la amplitud deseada en la entrada de los convertidores analógico-digital (ADC) 140. La señal de ganancia controlada se proporciona al demodulador 104. En el demodulador 104, dos mezcladores 128a y 128b reducen la frecuencia de la señal hasta convertirla en las señales I y Q de banda base con la sinusoide proporcionada por el oscilador local (LO2) 134 y el desfasador 136, respectivamente. Las señales I y Q de banda base se proporcionan a los filtros pasabaja 130a y 130b, respectivamente, que llevan a cabo el filtrado adaptado o el filtrado antisolapamiento de las señales de banda base. Las señales filtradas se pasan a los ADC 140a y 140b que efectúan el muestreo de las señales, generando muestras de banda base digitalizadas. Las muestras se pasan al procesador de banda base 150, donde son sometidas a un nuevo procesamiento (p.ej., detección de errores, corrección de errores y decompresión) para obtener estimaciones reconstruidas de los datos transmitidos.

La primera reducción de frecuencia con el mezclador 120 permite al receptor 100 reducir las diversas frecuencias RF de las señales hasta una IF fija, hecho que permite procesar todavía más la señal. La frecuencia IF fija permite implementar el filtro pasabanda 124 como un filtro pasabanda fijo, tal como un filtro de onda acústica de superficie (SAW) para eliminar las imágenes no deseadas y las señales parásitas de la señal IF. La supresión de imágenes y señales parásitas es importante, puesto que estas señales pueden incorporarse a la banda de la señal (es decir, la banda en la que está presente la señal de entrada) en la segunda etapa de reducción de frecuencia. Además, las imágenes y las señales parásitas pueden aumentar significativamente la amplitud de la señal de entrada en los diversos componentes activos, tales como los amplificadores y los mezcladores, lo cual puede generar productos de intermodulación de nivel alto como consecuencia de la no linealidad de los componentes activos. Las señales parásitas y los productos de intermodulación pueden degradar el rendimiento del sistema de comunicación.

El demodulador en cuadratura de técnica anterior presenta varios inconvenientes principales. En primer lugar, el filtrado necesario llevado a cabo por el filtro pasabanda 124 o los filtros pasabaja 130 puede ser complejo. Estos filtros tal vez requieran una atenuación alta de pasabanda plana en la banda de rechazo y una caída muy rápida en la banda de transición. Estos filtros suelen implementarse con circuitos analógicos. La tolerancia de los componentes de los circuitos analógicos es difícil de mantener y puede distorsionar la respuesta de frecuencia de estos filtros. El rendimiento del receptor 100 puede degradarse como consecuencia de la distorsión. En segundo lugar, resulta difícil mantener el equilibrio de cuadratura con respecto a muchas unidades de producción, debido a la tolerancia de los componentes del divisor de fase 136, los mezcladores 128, los filtros pasabaja 130 y los ADC 140. Cualquier desajuste en las dos trayectorias de señal da por resultado un desequilibrio de cuadratura y la degradación del rendimiento del receptor 100. El desajuste de trayectorias provoca diafonía de la señal I a la señal Q y viceversa. La señal de diafonía se comporta como ruido aditivo en la señal deseada y da por resultado una deficiente detección de la señal deseada. Y en tercer lugar, los ADC 140 pueden degradar el rendimiento del receptor 100 por motivos diversos descritos más adelante.

En la mayor parte de demoduladores, se requiere uno o varios ADC para convertir una forma de onda de tiempo continuo en muestras discretas de intervalos de tiempo uniformemente separados. Entre los parámetros de rendimiento principales de los ADC se incluyen el rango dinámico, la linealidad y el desplazamiento de CC. Cada uno de estos parámetros puede afectar al rendimiento del sistema de comunicación. El rango dinámico puede afectar a la tasa de errores en bits (BER) del receptor, debido a que el ruido del ADC reduce la capacidad del ADC para detectar adecuadamente la señal de entrada. La linealidad hace referencia a la diferencia entre una curva de transferencia concreta (p.ej., salida digital-entrada analógica) y la curva de transferencia ideal. Es más difícil de obtener una buena linealidad a medida que el número de bits del ADC aumenta. Una linealidad deficiente puede degradar el procedimiento de detección/corrección de errores. Por último, el desplazamiento de CC puede degradar el rendimiento del bucle de enganche de fase en el receptor y el decodificador de corrección de errores, tal como un decodificador de Viterbi.

En la técnica anterior, se utilizan ADC de tipo flash o ADC de aproximaciones sucesivas para efectuar el muestreo de las señales de banda base. En el ADC de tipo flash, la señal de entrada se pasa a L-1 comparadores, siendo L = 2^{m}, y m el número de bits del ADC. Asimismo, se pasa una tensión de comparación a cada comparador. Las L-1 tensiones de comparación son generadas por una escalera de resistencias que comprende L resistencias. Los ADC de tipo flash son voluminosos y consumen mucha energía, debido a que se necesitan L-1 comparadores y L resistencias. Los ADC de tipo flash pueden presentar características de linealidad y de desplazamiento de CC deficientes si las resistencias de la escalera de resistencias no están adaptadas. No obstante, los ADC de tipo flash son muy aceptados debido a su alta velocidad operativa.

Los ADC de aproximaciones sucesivas también son muy aceptados en los sistemas de comunicación. Estos ADC reducen al mínimo la complejidad, obteniendo aproximaciones de la señal de entrada a través de dos o más etapas. No obstante, estos ADC pueden presentar también características de linealidad y de desplazamiento de CC deficientes, similares a las de los ADC de tipo flash. Por lo tanto, los ADC tipo flash y los ADC de aproximaciones sucesivas no constituyen opciones ideales para su utilización en muchas aplicaciones de comunicación.

Los convertidores analógico-digital de tipo sigma-delta ( \Sigma \Delta ADC) tienen un mejor rendimiento que los ADC de tipo flash y los de aproximaciones sucesivas, debido a la arquitectura inherente al \Sigma \Delta ADC. Los \Sigma \Delta ADC llevan a cabo la conversión analógico-digital de la señal de entrada obteniendo aproximaciones consecutivas de un bit del cambio de la señal de entrada, puesto que la muestra previa ha sido estimada a una frecuencia de muestreo que es muchas veces superior al ancho de banda de la señal de entrada. Las muestras de salida comprenden la señal de entrada y el ruido de cuantificación. No obstante, los \Sigma \Delta ADC pueden diseñarse de tal forma que el ruido de cuantificación de la banda de la señal se desplaza hasta una frecuencia fuera de banda (o se somete a conformación de ruido), donde es posible efectuar el filtrado. La patente US-A-5283578 da a conocer una arquitectura para la conversión \Sigma \Delta A/D con sobremuestreo de señales de banda estrecha de alta frecuencia, que incluye moduladores \Sigma \Delta multietapa que incorporan la conformación de ruido en banda de rechazo.

Los \Sigma \Delta ADC pueden proporcionar un alto rango dinámico, una buena linealidad y un bajo desplazamiento de CC, debido a la estructura inherente de los \Sigma \Delta ADC. Por ejemplo, es posible obtener un alto rango dinámico seleccionando una relación de sobremuestreo (OSR) suficiente y la característica de conformación de ruido adecuada para el filtro. La relación de sobremuestreo se define como la frecuencia de muestreo dividida por el ancho de banda bilateral de la entrada. Además, puede obtenerse una buena linealidad y un bajo desplazamiento de CC, gracias a la presencia de un cuantificador de 1 bit simple en el \Sigma \Delta ADC.

Debido a que se necesita una relación de sobremuestreo alta para obtener un rendimiento alto, los \Sigma \Delta ADC han estado limitados tradicionalmente a las aplicaciones en las que la señal de entrada es una señal de ancho de banda reducido, tal como sucede en las aplicaciones de audio. No obstante, con la aparición de los circuitos analógicos de alta velocidad, pueden implementarse \Sigma \Delta ADC que funcionan a alta velocidad. Para obtener detalles sobre diseños e implementaciones de \Sigma \Delta ADC pasabanda y de banda base de alta velocidad, deberá consultarse la solicitud de patente U.S en trámite de nº de serie 08/928.847, titulada "SIGMA-DELTA ANALOG-TO-DIGITAL CONVERTER", presentada el 12 de septiembre de 1997, cedida al cesionario de la presente invención e incorporada aquí a título de referencia.

Los \Sigma \Delta ADC pasabanda proporcionan muestras IF con conformación de ruido. En los \Sigma \Delta ADC de muestreo pasabanda, a continuación se efectúa el filtrado y la reducción de frecuencia en cuadratura de las muestras IF para proporcionar las salidas de banda base I y Q.

Sumario de la invención

La presente invención consiste en un circuito de supresión de ruido y un convertidor reductor de frecuencia en cuadratura nuevo y mejorado. La supresión de ruido comprende por lo menos un diezmador pasabanda y un sumador. En el ejemplo de realización, se utiliza un convertidor analógico-digital sigma-delta pasabanda con conformación de ruido multietapa (MASH \Sigma \Delta ADC) para efectuar el muestreo de la señal analógica de entrada, y cada bucle del MASH \Sigma \Delta ADC proporciona una señal de salida Y. La salida de cada bucle se proporciona a un correspondiente diezmador pasabanda. En el ejemplo de realización, cada diezmador pasabanda comprende un filtro de supresión de errores, un filtro pasabanda y un diezmador. El filtro pasabanda se utiliza para filtrar la señal del filtro de supresión de errores. En el ejemplo de realización, la señal filtrada es sometida a continuación a diezmado por un factor N en el diezmador. Las señales de todos los diezmadores pasabanda se suman, obteniéndose una señal de salida que comprende las muestras IF.

Para llevar a cabo la reducción de frecuencia en cuadratura, las muestras IF se pasan a dos multiplicadores que reducen la frecuencia de las muestras IF y las convierten en muestras I y Q de banda base con una sinusoide en fase y una sinusoide en cuadratura de fase, respectivamente. Las muestras de banda base se someten a filtrado pasabaja para eliminar más ruido de cuantificación y señales no deseadas.

Uno de los objetivos según la presente invención es proporcionar un circuito de supresión de ruido y un filtro pasabanda que reduzcan al mínimo la complejidad del circuito y reduzcan el consumo de energía. En el ejemplo de realización, la función de transferencia del circuito de supresión de errores se descompone en un grupo de funciones de transferencia (una para cada señal de salida Y del \Sigma \Delta ADC). Cada función de transferencia corresponde a un filtro de supresión de errores. Las funciones de transferencia para cada uno de los filtros de supresión de errores y el filtro pasabanda se someten a convolución para proporcionar la función de transferencia de un diezmador pasabanda. La función de transferencia convolucionada para cada diezmador pasabanda puede implementarse con menos hardware que la implementación directa del correspondiente filtro de supresión de errores y el filtro pasabanda. Además, cada diezmador pasabanda actúa sobre la señal Y de un bit de un correspondiente bucle del MASH ADC. La implementación directa del circuito de supresión de errores y el filtro pasabanda requiere que el filtro pasabanda actúe sobre varios bits obtenidos del circuito de supresión de errores. Además, el diezmado por el factor N puede incluirse en el diezmador pasabanda, de tal forma que los diezmadores pasabanda funcionarán sólo a 1/N de la frecuencia del reloj de muestreo del ADC, reduciéndose de ese modo el consumo de energía.

Otro de los objetivos según la presente invención es proporcionar un convertidor reductor de frecuencia en cuadratura con un circuito de complejidad reducida. En el ejemplo de realización, la frecuencia central de la señal analógica de entrada se mantiene en f_{IP} = 0,25 \cdot (2n + 1) \cdot f_{ADC}, siendo n el entero cero o un entero superior, y f_{ADC} la frecuencia de muestreo del ADC. Esta frecuencia central genera una imagen de la señal de entrada a f_{c} = 0,25f_{ADC} después de la conversión analógico-digital. El mantenimiento de la frecuencia central de la imagen en 0,25f_{ADC} simplifica la reducción de frecuencia, puesto que las sinusoides de reducción de frecuencia cos(w_{c}t) y sen(w_{c}t) adoptan los valores simples de 1, 0 y -1. En el ejemplo de realización, se selecciona el diezmado por el factor N para mantener la frecuencia de la imagen a 0,25f_{s}, siendo f_{s} la frecuencia de muestreo de las muestras diezmadas (o f_{s} = f_{ADC}/N). Esto puede conseguirse seleccionando un valor impar para N (p.ej., 3, 5, 7, 9, etc.).

Breve descripción de los dibujos

Las características, los objetivos y las ventajas de la presente invención se pondrán claramente de manifiesto a partir de la siguiente descripción detallada considerada conjuntamente con los dibujos, en los que se utilizan caracteres de referencia equivalentes para efectuar identificaciones equivalentes y en los que:

la Figura 1 es un diagrama de bloques de un ejemplo de receptor superheterodino de técnica anterior;

la Figura 2 es un diagrama de bloques de un ejemplo de receptor de muestreo pasabanda según la presente invención;

la Figura 3 es un diagrama de bloques de un ejemplo de MASH \Sigma \Delta ADC pasabanda de dos bucles;

la Figura 4 es un diagrama de bloques de un ejemplo de circuito de supresión de errores según la presente invención;

la Figura 5 es un diagrama de bloques de un ejemplo de procesador de señales digitales utilizado para la demodulación en cuadratura;

la Figura 6 es un diagrama de bloques que representa un ejemplo de circuito de supresión de ruido

las Figuras 7A y 7B son diagramas de bloques de un ejemplo de convertidor reductor de frecuencia en cuadratura para muestras IF centradas en cualquier frecuencia y muestras IF centradas en 0,25f_{s}, respectivamente;

la Figura 7C es un diagrama de bloques de un ejemplo de implementación de un convertidor reductor de frecuencia en cuadratura para muestras IF centradas en 0,25f_{s};

la Figura 8 es un diagrama de bloques que representa un ejemplo de circuito de supresión de ruido y de convertidor reductor de frecuencia en cuadratura;

las Figuras 9A a 9B son diagramas de bloques de un ejemplo de implementación de los circuitos de supresión de ruido y del convertidor reductor de frecuencia en cuadratura de la Figura 8, respectivamente, en el que se utiliza una estructura polifásica y

las Figuras 10A a 10E son un ejemplo de espectro de la señal Y1 del MASH \Sigma \Delta ADC, el espectro de la señal Y1 después del filtro de supresión de errores, la respuesta de frecuencia del filtro pasabanda después del filtro de supresión de errores, el espectro de la señal Y1 después del filtro pasabanda y el espectro de la señal Y1 después del diezmado 3:1, respectivamente.

Descripción detallada de las realizaciones preferidas

La presente invención se refiere a un circuito de supresión de ruido y un convertidor reductor de frecuencia en cuadratura nuevo y mejorado que se utilizan en conjunción con el convertidor analógico-digital (ADC). En particular, la presente invención es adecuada para ser utilizada en combinación con un convertidor analógico-digital sigma-delta (\Sigma \Delta ADC) como el que se da a conocer en la solicitud de patente U.S. de número de serie PA447 mencionada anteriormente. Los ejemplos de aplicaciones que pueden utilizar el circuito de supresión de ruido y el convertidor reductor de frecuencia en cuadratura incluyen sistemas de comunicación CDMA y sistemas HDTV.

En un ADC de muestreo pasabanda, la señal de entrada en el ADC está centrada en una frecuencia intermedia (IF) en lugar de una frecuencia de banda base. El muestreo en las IF permite la eliminación de una etapa de reducción de frecuencia en el receptor y, por lo tanto, simplifica el diseño de hardware y mejora la fiabilidad. La utilización de un \Sigma \Delta ADC proporciona muchas ventajas respecto de los ADC convencionales (por ejemplo, los de tipo flash y de aproximaciones sucesivas) descritos anteriormente. El conformador de ruido del \Sigma \Delta ADC puede diseñarse de tal forma que el ruido de cuantificación en torno a la banda de la señal se desplaza fuera de banda (o se somete a conformación), donde es posible llevar a cabo el filtrado.

I. Receptor de muestreo pasabanda

En la Figura 2 se ilustra un diagrama de bloques de un ejemplo de receptor de muestreo pasabanda. El receptor 200 puede utilizarse para demodular los formatos BPSK, QPSK, OQPSK, QAM y otros formatos de modulación digital y analógica. En el receptor 200, la señal RF transmitida es recibida por la antena 212, encaminada a través del duplexor 214 y proporcionada al frontal 202. En el frontal 202, el amplificador (AMP) 216 amplifica la señal y proporciona la señal amplificada al filtro pasabanda 218 que filtra la señal para suprimir las imágenes no deseadas y las señales parásitas. La señal filtrada se pasa al mezclador 220 que reduce la frecuencia de la señal hasta una frecuencia IF con la sinusoide del oscilador local (LO1) 222. La señal IF del mezclador 220 se proporciona al filtro pasabanda 224 que filtra todavía más la señal. En el ejemplo de realización, el filtro pasabanda 224 es un filtro de onda acústica de superficie (SAW), la implementación del cual es conocida dentro del ámbito de la técnica. La señal filtrada se pasa a la memoria tampón (BUF) 226 que proporciona ganancia o almacenamiento temporal de la señal. La señal almacenada en memoria tampón se pasa al demodulador 204. En el demodulador 204, el ADC 240 efectúa el muestreo de la señal almacenada en memoria tampón a una frecuencia de muestreo alta, determinada por la señal CLK, y proporciona las muestras al procesador de señales digitales (DSP) 250. El procesador de señales digitales 250 se describirá en detalle más adelante.

En las aplicaciones que requieren demodulación en cuadratura, tales como las QPSK, OQPSK y QAM, se utiliza un ADC pasabanda. El ADC pasabanda puede diseñarse e implementarse como un \Sigma \Delta ADC de la forma descrita en la solicitud de patente U.S. en trámite de nº de serie PA447.

En la Figura 3, se ilustra un diagrama de bloques de un ejemplo de MASH \Sigma \Delta ADC pasabanda de dos bucles. Es posible diseñar y utilizar \Sigma \Delta ADC que comprendan un bucle o más de dos bucles y que se mantengan dentro del alcance de la presente invención. El MASH ADC 240a comprende dos bucles 310a y 310b, el elemento de activación directa 320 y el circuito de supresión de errores 350. En el ejemplo de realización, el MASH ADC 240a recibe una entrada analógica de ADC y genera una salida digital de ADC que presenta por lo menos dos bits por muestra o por lo menos un bit por muestra para cada bucle 310.

La entrada del ADC se proporciona al bucle 310a que genera una señal Y1 de 1 bit en respuesta a ésta. Una fracción de la entrada del ADC y de ruido de cuantificación (X2) del bucle 310a se proporciona al bucle 310b, donde se lleva a cabo una conformación de ruido adicional. Las señales Y1 e Y2 de los bucles 310a y 310b, respectivamente, se proporcionan al circuito de supresión de errores 350. El circuito de supresión de errores 350 retarda, filtra y combina las señales Y1 e Y2 para generar la salida del ADC.

Dentro del bucle 310a, el sumador 312a recibe la entrada del ADC y la señal Y1 del cuantificador 316a, resta Y1 de la entrada del ADC y proporciona la señal de error al resonador 314a. El resonador 314a filtra la señal de error y proporciona la señal filtrada al sumador 312b. En el ejemplo de realización, cada resonador 314 del MASH ADC 240a se implementa con la función de transferencia pasabanda \frac{k_{n} \cdot z^{-2}}{1+z^{-2}}, siendo k_{n} la ganancia del enésimo resonador 314 del bucle 310. El sumador 312b también recibe Y1 desde el cuantificador 316a, resta Y1 de la señal de error del resonador 314a y proporciona la señal de error al resonador 314b, donde la señal de error es filtrada de nuevo. La señal filtrada del resonador 314b se proporciona al cuantificador 316a que genera la señal Y1 de 1 bit en respuesta a ésta. El bucle 310b se conecta de forma similar al bucle 310a.

La salida filtrada del resonador 314b también se proporciona al elemento de ganancia 322a que escala la señal por el factor de escala a_{1}. La señal Y1 del cuantificador 316a se proporciona al elemento de ganancia 322b que escala Y1 por el factor de escala a_{2}. Las salidas de los elementos de ganancia 322a y 322b se proporcionan al sumador 324 que resta la salida del elemento de ganancia 322b de la salida del elemento de ganancia 322a. La señal de error del sumador 324 se proporciona al elemento de ganancia 322c que escala la señal de error por el factor de escala a_{3}. La salida del elemento de ganancia 322c comprende el componente X2 que se proporciona al bucle 310b.

En la Figura 4, se ilustra un diagrama de bloques de un ejemplo de circuito de supresión de errores 350. En el circuito de supresión de errores 350, la señal Y1 del bucle 310a se proporciona al elemento de retardo 412 que aplica a Y1 un retardo de un intervalo de tiempo igual al retardo de procesamiento del bucle 310b. La señal Y1 retardada del elemento de retardo 412 se alinea temporalmente con Y2. La señal Y2 del bucle 310b se proporciona al elemento de ganancia 416 que escala la señal Y2 por el factor de escala G. La señal Y1 retardada se proporciona al elemento de ganancia 414 que escala la señal Y1 retardada por el factor de escala (h-1). Los factores de escala G y (h-1) determinan parcialmente las características de conformación de ruido de \Sigma \Delta ADC 240a. En el ejemplo de realización, los factores de escala seleccionados son G = 4 y (h-1) = 1. Las salidas de los elementos de ganancia 414 y 416 se pasan al sumador 418 que suma las dos salidas escaladas. La señal combinada del sumador 418 se pasa al filtro 420 que filtra la señal combinada con la función de transferencia N(z). La función de transferencia N(z) del filtro 420 y el retardo del elemento de retardo 412 se seleccionan basándose en las características del \Sigma \Delta ADC. En el ejemplo de realización, para un MASH 4-4 \Sigma \Delta ADC pasabanda 240a como el representado en la Figura 3, el filtro 420 presenta la función de transferencia N(z) = (1 + z^{-2})^{2}, y el elemento de retardo 412 presenta la función de transferencia D(z) = z^{-4}. También pueden utilizarse otras funciones de transferencia para el filtro 420 y el elemento de retardo 412, hallándose éstas incluidas dentro del alcance de la presente invención. Para un \Sigma \Delta ADC pasabanda centrado en torno a f_{ADC}/4, cada segundo coeficiente de N(z) es cero, siendo esta característica utilizada para simplificar el diseño del circuito de supresión de errores y el filtro pasabanda según la presente invención. La salida del filtro 420 y la señal Y1 retardada se pasan al sumador 422 que suma las dos señales para generar la salida del
ADC.

A partir de los ejemplos de funciones de transferencia anteriores para el elemento de retardo 412 D(z) y el filtro 420 N(z) y los ejemplos de factores de escala G = 4 y (h-1) = 1, el ejemplo de función de transferencia Y(z) para el circuito de supresión de errores 350 puede expresarse de la forma siguiente:

(1)Y(z)=EC_{Y1}(z)\cdot Y1(z)+EC_{Y2}(z)\cdot Y2(z) {}\hskip3.4cm =z^{-4}(2+2 z^{-2} + z^{-4})\cdot Y1(z)+4(1+2 z^{-2}+z^{-4})\cdot Y2(z) {}\hskip3.2cm =[z^{-4}Y1(z)]+\left[\left(1+2 z^{-2}+z^{-4}\right)\left(z^{-4}Y1(z)+4Y2(z)\right)\right]

En la ecuación (1), el término del primer corchete comprende el componente de la señal y el término del segundo corchete comprende el ruido de cuantificación total después de la supresión de errores. Puede considerarse que la función de transferencia Y(z) del circuito de supresión de errores 350 conduce la señal Y1 a través de un primer filtro de respuesta impulsiva finita (FIR) que presenta los coeficientes EC_{Y1}(z), conduce la señal Y2 a través de un segundo filtro FIR que presenta los coeficientes EC_{Y2}(z) y suma las dos salidas del filtro FIR. Los coeficientes para los filtros FIR pueden expresarse como:

(2)EC_{Y1}(z)=[0 \ 0 \ 0 \ 0 \ 2 \ 0 \ 2 \ 0 \ 1] EC_{Y2}(z)=[1 \ 0 \ 2 \ 0 \ 1] \cdot 4{}\hskip0.7cm

A partir de la ecuación (2), puede observarse que aunque las entradas al circuito de supresión de errores 350 comprenden dos señales, Y1 e Y2, cada una de las cuales tiene un bit de resolución, la salida del circuito de supresión de errores 350 comprende cinco bits de resolución y presenta un rango de 0 a 21. A partir de la ecuación (1), puede observarse que la amplitud de la señal no se incrementa. No obstante, el ruido de cuantificación se procesa y conforma, siendo necesario un rango adicional para el ruido de cuantificación fuera de banda conformado.

En la Figura 5, se ilustra un ejemplo de diagrama de bloques del procesador de señales digitales 250 utilizado para la demodulación en cuadratura. La salida del ADC 240 se proporciona al filtro pasabanda 512, donde la señal es filtrada para eliminar el ruido de cuantificación y otras señales parásitas. En el ejemplo de realización, el filtro pasabanda 512 presenta la siguiente función de transferencia:

(3)H_{BPF}(z)=(1-z^{-2}+z^{-4})^{P}

siendo p el orden del filtro pasabanda 512. La función de transferencia de la ecuación (3) proporciona ceros en f_{ADC}/12 y 5f_{ADC}/12 y presenta una ganancia máxima en f_{ADC}/4. En el ejemplo de realización, la característica del filtro pasabanda 512 se selecciona en conjunción con el diezmador 514, como se describirá a continuación. Es posible utilizar también otras funciones de transferencia para el filtro pasabanda, hallándose éstas comprendidas dentro del alcance de la presente invención.

La utilización del filtro pasabanda 512 después del circuito de supresión de errores 350 proporciona muchas ventajas. En el ejemplo de realización, la señal recibida está centrada en torno a f_{ADC}/4 tras la conversión por el ADC 240a. Por lo tanto, la respuesta de amplitud del filtro pasabanda 512 está destinada a proporcionar una banda de paso en torno a f_{ADC}/4, y la función de transferencia del filtro pasabanda 512 comprende un cero por cada segundo coeficiente. Las características de coeficientes del filtro pueden combinarse con una característica similar del circuito de supresión de errores 350, como se indica en la ecuación (2), para simplificar el diseño global del circuito de supresión de errores 350 y el filtro pasabanda 512. Además, como se ha indicado anteriormente, la salida del circuito de supresión de errores 350 puede comprender cinco bits de resolución. Un diseño de filtro pasabanda 512 que permita efectuar la aritmética de precisión de 5 bits necesaria puede incrementar en gran medida la complejidad del filtro pasabanda 512. En el ejemplo de realización, el circuito de supresión de errores 350 y el filtro pasabanda 512 se combinan de tal forma que el circuito resultante actúa directamente sobre las señales Y1 e Y2 de 1 bit. Por último, el filtro pasabanda 512 elimina una gran parte del ruido de cuantificación del ADC 240a, reduciéndose de forma paralela el rango dinámico necesario después del filtro pasabanda 512.

La señal filtrada del filtro pasabanda 512 se pasa al diezmador 514 que efectúa el diezmado de la señal por un factor de N a 1, siendo N un número impar en el ejemplo de realización. Cada N muestras de entrada, el diezmador 514 retiene 1 muestra y rechaza las N-1 muestras restantes. La salida del diezmador 514 comprende las muestras IF que se proporcionan a los multiplicadores 518a y 518b. Los multiplicadores 518a y 518b reducen la frecuencia de las muestras IF hasta convertirlas en muestras I y Q de banda base con las sinusoides cos(w_{c}t) en fase y sen(w_{c}t) en cuadratura de fase, respectivamente. Las muestras I y Q de banda base se proporcionan a los filtros pasabaja 520a y 520b, respectivamente, que filtran las muestras para proporcionar las salidas I y Q. Las salidas I y Q se proporcionan al procesador de banda base 530 que lleva a cabo un procesamiento de señales adicional, tal como el filtrado, el diezmado, la detección/corrección de errores y la decompresión. En el ejemplo de realización, el filtro pasabanda 512 o los filtros pasabaja 520 pueden efectuar también el escalado de la señal para permitir al procesador de señales digitales 530 proporcionar datos de banda base a diversas amplitudes. Pueden diseñarse otras implementaciones del procesador de señales digitales 250 que permiten efectuar la demodulación en cuadratura, estando éstas comprendidas dentro del alcance de la presente invención.

El circuito de supresión de errores 350 y el filtro pasabanda 512 pueden admitir la implementación directa, como se ilustra en las Figuras 5 y 6. No obstante, la implementación directa exige un diseño complicado, puesto que se necesitan dos circuitos para el circuito de supresión de errores 350 y el filtro pasabanda 512, y el filtro pasabanda 512 está diseñado para actuar sobre una señal que presenta cinco bits de resolución. En la presente invención, el circuito de supresión de errores 350 y el filtro pasabanda 512 se combinan.

En la Figura 6, se ilustra un ejemplo de diagrama de bloques de procesamiento de señales digitales de las señales Y1 e Y2, en el que se utiliza el circuito de supresión de ruido 600. Las señales Y1 e Y2 se pasan a los diezmadores pasabanda 602 y 604, respectivamente. En el ejemplo de realización, se proporciona un diezmador pasabanda por cada bucle de MASH ADC 240a. Dentro del diezmador pasabanda 602, la señal Y1 se pasa al filtro de supresión de errores 608 que filtra la señal Y1 con la función de transferencia EC_{Y1}(z), indicada en la ecuación (2). La señal Y1 filtrada se pasa al filtro pasabanda 612a. En el ejemplo de realización, cada filtro pasabanda 612 presenta la misma función de transferencia que el filtro pasabanda 512, como se indica en la ecuación (3). La señal filtrada del filtro pasabanda 612a se pasa al diezmador 614 que actúa de la misma manera que el diezmador 514. El diezmador pasabanda 604 es idéntico al diezmador pasabanda 602, salvo porque el filtro de supresión de errores 610 implementa la función de transferencia EC_{Y2}(z) indicada en la ecuación (2).

En el ejemplo de realización, las funciones de transferencia del filtro de supresión de errores 608 y el filtro pasabanda 612a se someten a convolución para generar la función de transferencia del diezmador pasabanda 602. Del mismo modo, las funciones de transferencia del filtro de supresión de errores 610 y del filtro pasabanda 612b se someten a convolución para generar la función de transferencia del diezmador pasabanda 604. La mejora lograda implementando los diezmadores pasabanda 602 y 604 con las funciones de transferencia convolucionadas puede ilustrarse en un ejemplo de filtro pasabanda de tercer orden 612. La función de transferencia H_{BPF3}(z) del filtro pasabanda de tercer orden 612 puede calcularse mediante la ecuación (3) con p = 3, y puede representarse como un filtro FIR que presenta los coeficientes siguientes:

(4)H_{BPF3}(z)=[1 \ 0 \ -3 \ 0 \ 6 \ 0 \ -7 \ 0 \ 6 \ 0 \ -3 \ 0 \ 1].

Para el diezmador pasabanda 602, la convolución de los coeficientes del filtro de supresión de errores 608 con los coeficientes del filtro pasabanda 612a proporciona la función de transferencia H_{Y1}(z) resultante, representada en la ecuación (5). De modo similar, en el diezmador pasabanda 604, la convolución de los coeficientes del filtro de supresión de errores 610 con los coeficientes del filtro pasabanda 612b proporciona la función de transferencia
H_{Y2}(z) resultante. Las funciones H_{Y1}(z) y H_{Y2}(z) pueden expresarse como filtros FIR con los coeficientes indicados en la ecuación (5).

H_{Y1}=[0 \ 0 \ 0 \ 0 \ 2 \ 0 \ -4 \ 0 \ 7 \ 0 \ -5 \ 0 \ 4 \ 0 \ -1 \ 0 \ 2 \ 0 \ -1 \ 0 \ 1]

(5)H_{Y2}=[10 \ -1 \ 0 \ 1 \ 0 \ 2 \ 0 \ -2 \ 0 \ 2 \ 0 \ 1 \ 0 \ -1 \ 0 \ 1] \cdot 4

La convolución de los coeficientes de los filtros de supresión de errores 608 y 610 con los coeficientes del filtro pasabanda 612 para obtener los coeficientes convolucionados del filtro H_{Y1}(z) y H_{Y2}(z), respectivamente, supone muchas mejoras. En primer lugar, el número de sumadores necesario se reduce mediante la convolución de las dos funciones de transferencia. A partir de la ecuación (4), debe observarse que la implementación de la función de transferencia del filtro pasabanda H_{BPF3}(z) requiere 12 sumadores (por ejemplo, un sumador por cada coeficiente 1 y dos sumadores por cada coeficiente -3, 6 ó 7). En cambio, a partir de la ecuación (5), debe observarse que la implementación del filtro convolucionado H_{Y1}(z) requiere 11 sumadores (p.ej., un sumador por cada coeficiente 1, -1, 2, 4 ó -4 y dos sumadores por cada coeficiente -5 ó 7). Del mismo modo, debe observarse que la implementación del filtro convolucionado
H_{Y2}(z) requiere 9 sumadores (p.ej., un sumador por cada coeficiente 1, -1, 2 ó -2). El número de sumadores necesarios para los filtros convolucionados (filtro de supresión de errores y filtro pasabanda) es inferior al necesario para el filtro pasabanda por sí solo. En segundo lugar, los filtros convolucionados H_{Y1}(z) H_{Y2}(z) actúan sobre las señales Y1 e Y2, respectivamente, cada una de las cuales tiene sólo un bit de resolución. En cambio, la implementación directa (es decir, sin convolución) de los filtros de supresión de errores 608 y 610 y los filtros pasabanda 612 determinará que los filtros pasabanda 612 deban actuar sobre las salidas de 5 bits de los filtros de supresión de errores 608 y 610. En tercer lugar, pueden incorporarse diezmadores 614 en los filtros convolucionados H_{Y1}(z) y H_{Y2}(z), para procesar una muestra de salida por cada N muestras de entrada. La utilización de los filtros convolucionados a 1/N de la frecuencia del reloj de muestreo del ADC permite reducir al mínimo el consumo de energía.

En el ejemplo de realización, para un receptor de submuestreo pasabanda, el ADC 240 es un \Sigma \Delta ADC pasabanda 240a que lleva a cabo la conformación del ruido de cuantificación de la forma dada a conocer en la solicitud de patente U.S. en trámite de número de serie PA447. En un \Sigma \Delta ADC pasabanda, el ruido de cuantificación en torno a 0,25\cdotf_{ADC} se desplaza hacia la CC y 0,50\cdotf_{ADC}, donde es posible llevar a cabo el filtrado del ruido de cuantificación. En el ejemplo de realización, la frecuencia central de la señal IF se selecciona de tal forma que aparece una imagen en f_{c} = 0,25\cdotf_{ADC} tras la conversión analógico-digital (frecuencia a la que el ruido de cuantificación se reduce al mínimo).

El convertidor reductor de frecuencia en cuadratura representado en la Figura 5 se ilustra de nuevo en la Figura 7. Los multiplicadores 518a y 518b convierten mediante reducción de frecuencia las muestras IF del diezmador 514 en muestras de banda base, con las sinusoides cos(w_{c}t) en fase y sen(w_{c}t) en cuadratura de fase, respectivamente. Seleccionando adecuadamente la frecuencia de muestreo del ADC en relación con la frecuencia central de la señal IF, es posible simplificar mucho la etapa de reducción de frecuencia. En particular, si la frecuencia de muestreo del ADC seleccionada es aproximadamente cuatro veces la frecuencia central de la imagen sometida a reducción de frecuencia (es decir, f_{c} = 0,25\cdotf_{ADC}), los multiplicadores 518a y 518b pueden llevar a cabo la reducción de frecuencia en cuadratura multiplicando las muestras IF por la secuencia en fase [1, 0, -1, 0, 1, 0, ...] y la secuencia en cuadratura de fase [0, 1, 0, -1, 0, 1, ...], respectivamente, como se representa en la Figura 7B. Esto es así, porque cuando f_{c} = 0,25\cdotf_{ADC}, las funciones seno y coseno se calculan a (i \pi /2) y adoptan valores de 1, 0 ó -1 para los valores enteros de i. En el ejemplo de realización, puede utilizarse un bucle de control de frecuencias externo para mantener la frecuencia central de la imagen en aproximadamente una cuarta parte de la frecuencia de muestreo del ADC.

En relación con la Figura 7B, puede observarse que la secuencia en fase [1, 0, -1, 0, 1, 0, ...] presenta el valor cero en posiciones alternas. Del mismo modo, también puede observarse que la secuencia en cuadratura de fase [0, 1, 0, -1, 0, 1, ...] presenta el valor cero en posiciones alternas. Además, las secuencias en fase y en cuadratura de fase son válidas (es decir, no cero) en posiciones alternas. Estas características pueden utilizarse para simplificar el diseño del convertidor reductor de frecuencia en cuadratura.

En la Figura 7C, se representa un ejemplo de diagrama de bloques de un convertidor reductor de frecuencia en cuadratura que aprovecha las características anteriores. En el ejemplo de realización, el convertidor reductor de frecuencia en cuadratura está diseñado de tal forma que el demultiplexor (DEMUX) 716 proporciona muestras IF alternas al multiplicador 718a y muestras IF alternas complementarias al multiplicador 718b. Mediante esta arquitectura, los multiplicadores 718a y 718b pueden utilizarse a la mitad de la velocidad de los multiplicadores 518a y 518b, reduciéndose de ese modo el consumo de energía. Los filtros pasabaja 720 y 722 son equivalentes a los filtros pasabaja 520a y 520b, respectivamente. Sin embargo, debido a la demultiplexación efectuada por el DEMUX 716, las muestras proporcionadas a los multiplicadores 718a y 718b presentan un desfase de 90 grados o un desplazamiento temporal de una muestra. En el ejemplo de realización, para alinear temporalmente la salida I y la salida Q de los filtros pasabaja 720 y 722, respectivamente, el filtro pasabaja 720 se diseña con un retardo adicional de un ciclo de media muestra con respecto al retardo del filtro pasabaja 722. En el ejemplo de realización, se diseñan respuestas de amplitud aproximadamente iguales para los filtros pasabaja 720 y 722 para reducir al mínimo el desequilibrio IQ y la diafonía IQ. El retardo adicional puede generarse utilizando diferentes funciones de transferencia para los filtros 720 y 722. Como alternativa, el retardo adicional puede generarse utilizando la misma función de transferencia para los filtros 720 y 722, cuya frecuencia de trabajo es por lo menos el doble de la frecuencia de muestreo, y retardando la salida del filtro 720 en media muestra. Pueden considerarse otros procedimientos diversos para proporcionar una respuesta de amplitud sustancialmente similar y retardos diferentes para los filtros pasabaja 720 y 722, estando éstos comprendidos dentro del alcance de la presente invención.

Cuando la señal se somete a submuestreo, puede producirse la inversión espectral del espectro de la señal muestreada. La inversión espectral se produce en función de la frecuencia de muestreo del ADC con respecto a la frecuencia central de la señal que se muestrea. En el ejemplo de realización, la señal CDMA se centra en torno a f_{IF} = 0,25\cdot(2n+1)\cdotf_{ADC}, siendo n un entero superior o igual a cero, y f_{ADC} la frecuencia de muestreo del ADC. Con un n impar, se produce inversión espectral y con un n par, no se produce inversión espectral. Asimismo, el diezmado por un factor de 3 efectuado por los diezmadores 614 provoca también inversión espectral. La inversión espectral puede corregirse seleccionando una sinusoide en cuadratura que presenta un desfase de 180º o una sinusoide en cuadratura invertida. La sinusoide en cuadratura o la sinusoide en cuadratura invertida puede seleccionarse a través del multiplexor (MUX) 724 mediante la señal de inversión espectral, como se representa en la Figura 7C.

II. Ejemplo de diseño de receptor pasabanda

En la Figura 8, se ilustra un ejemplo de diseño de un circuito de supresión de ruido y un convertidor reductor de frecuencia en cuadratura para una aplicación CDMA. El procesamiento de la señal ilustrado en la Figura 8 consiste en una combinación de los circuitos de supresión de ruido ilustrados en la Figura 6 y el convertidor reductor de frecuencia en cuadratura ilustrado en la Figura 7C. En el ejemplo de realización, la señal CDMA presenta un ancho de banda de 1,228 MHz y está centrada en f_{IF} = 0,25\cdot(2n+1)\cdotf_{ADC}. Esta relación entre la frecuencia central y la frecuencia de muestreo ADC genera una imagen de la señal CDMA a 0,25\cdotf_{ADC} tras la conversión llevada a cabo por el ADC. En el ejemplo de realización, el ADC se implementa como un MASH 4-4 \Sigma \Delta ADC como el descrito en la solicitud de patente U.S. de nº de serie PA447 mencionada anteriormente. En el ejemplo de realización, el \Sigma ADC puede funcionar en una de varias modalidades. En la modalidad del rango dinámico alto, el \Sigma \Delta ADC proporciona las señales Y1 e Y2, como se ilustra en la Figura 3. En la modalidad del rango dinámico intermedio o bajo, el \Sigma \Delta ADC puede proporcionar la señal Y1 o la señal Y2. En la Figura 10A, se representa un ejemplo de espectro de señal Y1.

En el ejemplo de realización, el diezmador pasabanda 802 comprende un filtro de supresión de errores 808, un filtro pasabanda 812a y un diezmador 814a, y el diezmador pasabanda 804 comprende un filtro de supresión de errores 810, un filtro pasabanda 812b y un diezmador 814b. En el ejemplo de realización, los filtros de supresión de errores 808 y 810 se diseñan con las funciones de transferencia EC_{Y1}(z) y EC_{Y2}(z), respectivamente, indicadas en la ecuación (1). En la Figura 10B, se representa un ejemplo de espectro de señal Y1 después del filtro de supresión de errores 808. En el ejemplo de realización, los filtros pasabanda 812a y 812b están conectados a los filtros de supresión de errores 808 y 810, respectivamente, y cada uno de ellos está diseñado como un filtro pasabanda de quinto orden que tiene la función de transferencia indicada en la Figura 8. Los filtros pasabanda de quinto orden 812 son diferentes del filtro pasabanda de tercer orden indicado en las ecuaciones (4) y (5) anteriores. Los filtros de orden superior se utilizan para obtener un mayor rendimiento del \Sigma \Delta ADC. El circuito de supresión de errores provoca una profunda ranura alrededor de la banda de señal deseada (y, por lo tanto, un descenso del umbral mínimo de ruido de la banda de señal deseada) y desplaza el ruido de cuantificación fuera de banda. Para aprovechar mejor el rango dinámico del \Sigma \Delta ADC, se utiliza el filtro pasabanda de quinto orden para filtrar el ruido de cuantificación fuera de banda, de tal forma que el ruido que se incorpora a la banda de señal deseada a través de la etapa de diezmado subsiguiente es comparable en magnitud al umbral mínimo del ruido del \Sigma ADC. En la Figura 10C, se representa un ejemplo de respuesta de frecuencia del filtro pasabanda 812 y, en la Figura 10D, se representa un ejemplo de espectro de señal Y1 después del filtro pasabanda 812a. Es posible utilizar funciones de transferencia diferentes para el filtro pasabanda y filtros de diferentes órdenes, estando estos comprendidos dentro del alcance de la presente invención.

En el ejemplo de realización, cada uno de los diezmadores 814 se implementa como un diezmador 3 a 1. El diezmado por un entero impar (p.ej, 3, 5, 7, 9, etc.) mantiene la señal CDMA a una cuarta parte de la frecuencia de muestreo después del diezmado y, de esta forma, la etapa subsiguiente de reducción de frecuencia en cuadratura puede efectuarse con facilidad. En un principio, la señal CDMA se centra en torno a f_{ADC}/4 después de la conversión del ADC, como se representa en las Figuras 10A y 10B. Tras el diezmado por tres, la señal CDMA se reduce, de tal forma que la señal centrada en f_{ADC}/4 se traslada hasta f_{ADC}/12 o f_{s}/4, siendo f_{s} la frecuencia de muestreo de las muestras diezmadas. Para mejorar el rendimiento, el ruido en f_{ADC}/12 se filtra introduciendo una ranura en este emplazamiento de frecuencia en el filtro pasabanda 812, como se representa en la Figura 10C. Además, puede observarse que la señal en 5f_{ADC}/12 también se reduce hasta f_{ADC}/12después del diezmado por tres. Por lo tanto, el filtro pasabanda 812 se designa con una segunda ranura en 5f_{ADC}/12 para eliminar las señales no deseadas en este emplazamiento de frecuencia que se reducirá hasta f_{ADC}/12. El ejemplo de espectro de señal Y1 después del diezmado por tres se representa en la Figura 10E.

Como se ha indicado anteriormente, la función de transferencia de los filtros pasabanda 812 se selecciona basándose en la selección de los diezmadores 814. En el ejemplo de realización, la función de transferencia del filtro pasabanda 812 se diseña con un cero en f_{s}/4 y en cada emplazamiento de frecuencia que se reduce hasta f_{s}/4 tras el diezmado por N. Dicho de otro modo, para un diezmado por N, el filtro pasabanda 812 se designa de tal forma que se coloca un cero en mf_{ADC}/4N, siendo m un entero positivo impar inferior a 2N y m \neq N. Para el diseño de diezmado por tres descrito anteriormente, se colocan ceros en f_{ADC}/12 y 5f_{ADC}/12. Del mismo modo, para el diseño de diezmado por cinco, se colocan ceros en f_{ADC}/20, 3f_{ADC}/20, 7f_{ADC}/20 y 9f_{ADC}/20.

En el ejemplo de realización, los coeficientes para el filtro pasabanda que comprenden los ceros en los emplazamientos de frecuencia deseados pueden sintetizarse de la forma descrita a continuación. En primer lugar, se empieza con el mismo número de unos que en el diezmado por N, es decir, [1 1 1] para el diezmado por tres. En segundo lugar, se invierten coeficientes alternos del filtro, es decir, [1 -1 1]. Y en tercer lugar, se inserta un cero entre cada par de coeficientes, es decir, [1 0 -1 0 1]. Los coeficientes del filtro comprenden, tras la tercera etapa, la función de transferencia del filtro que sitúa los ceros en los emplazamientos de frecuencia deseados. Para un diezmado por cinco, los coeficientes del filtro son [1 0 -1 0 1 0 -1 0 1]. Análogamente, para un diezmado por siete, los coeficientes del filtro son [1 0 -1 0 1 0 -1 0 1 0 -1 0 1]. Debe observarse que este procedimiento de síntesis sólo es aplicable a N impares. No obstante, es preferible efectuar el diezmado por un N impar, ya que la imagen de la señal diezmada se mantiene en f_{s}/4 para simplificar el diseño del convertidor reductor de frecuencia en cuadratura.

En relación con la Figura 8, las salidas de los diezmadores 814a y 814b se proporcionan al sumador 815 y se combinan. Las muestras IF del sumador 815 se proporcionan al demultiplexor (DEMUX) 816 que dirige las muestras alternas a los multiplicadores 816a y 816b. El DEMUX 816, los multiplicadores 818 y el multiplexor (MUX) 824 llevan a cabo las funciones descritas para el DEMUX 716, los multiplicadores 718 y el MUX 724 representadas en la Figura 7C. Las salidas de los multiplicadores 818a y 818b se proporcionan a los filtros pasabaja 820 y 822, respectivamente. En el ejemplo de realización, los filtros pasabaja 820 y 822 presentan las funciones de transferencia representadas en la Figura 8. La función de transferencia del filtro pasabaja 820 presenta una respuesta de amplitud sustancialmente similar a la función de transferencia del filtro pasabaja 822. No obstante, la función de transferencia del filtro pasabaja 820 proporciona un retardo adicional de una muestra con respecto al retardo del filtro pasabaja 822, de tal forma que la salida I queda alineada temporalmente con la salida Q.

III. Ejemplo de implementación polifásica

El circuito de supresión de ruido y el convertidor reductor de frecuencia en cuadratura representados en la Figura 8 pueden implementarse de numerosas maneras. En las Figuras 9A y 9B, se representa, respectivamente, un ejemplo de implementación del circuito de supresión de ruido y un ejemplo de implementación del convertidor reductor de frecuencia en cuadratura, en los que se utiliza una estructura polifásica. La estructura polifásica equivale en cuanto a funciones y a número de bits a la implementación directa y aprovecha la característica de que los coeficientes de las funciones de transferencia de los filtros de supresión de errores 808 y 810 y del filtro 812 comprenden ceros en posiciones alternas. La estructura polifásica lleva a cabo un procesamiento simple en diversas fases de la señal de entrada y combina las salidas intermedias para obtener el resultado deseado. El diezmador 814 puede integrarse en la estructura polifásica mediante un sistema de sincronización, en el que las señales Y1 e Y2 se someten a diezmado por seis antes del procesamiento. El prediezmado permite utilizar los registros de la estructura polifásica a una velocidad de reloj más baja y reducir así el consumo de energía.

Como se representa en la Figura 9A, la señal Y1 se pasa a los filtros polifásicos 902a y 904a, y la señal Y2 se pasa a los filtros polifásicos 902b y 904b. En el ejemplo de realización, todos los registros marcados como "A" de la Figura 9A se sincronizan con el reloj en el ciclo de subida del reloj (f_{ADC}/2), es decir, a la mitad de la frecuencia del reloj de muestreo del ADC, todos los registros marcados como "B" se sincronizan con el reloj en el ciclo de bajada del reloj f_{ADC}/2 y todos los registros marcados como "C" se sincronizan con el reloj en el ciclo de subida del reloj f_{ADC}/6, es decir, a una sexta parte de la frecuencia del reloj de muestreo del ADC.

Dentro del filtro polifásico 902a, la señal Y1 se pasa al registro 914a. La salida del registro 914a se pasa al registro 914b y la salida del registro 914b se pasa al registro 914c. Los registros 914 proporcionan tres fases de la señal Y1. Las tres fases de Y1 del registro 914a, 914b y 914c se pasan a los filtros 912a, 912b y 912c, respectivamente. Dentro del filtro 912a, la salida del registro 914a se pasa al registro 916a, la salida del registro 916a se pasa al registro 916b y al elemento de ganancia 918a, la salida del registro 916b se pasa al registro 916c y al elemento de ganancia 918b, la salida del registro 916c se pasa al registro 916d y al elemento de ganancia 918c, la salida del registro 916d se pasa al registro 916e y al elemento de ganancia 918d, la salida del registro 916e se pasa al registro 916f y al elemento de ganancia 918e y la salida del registro 916f se pasa al elemento de ganancia 918f. En el ejemplo de realización, las ganancias de los elementos de ganancia 918a, 918b, 918c, 918d, 918e y 918f del filtro 912a son [0, -8, 45, -21, 7, 0], respectivamente. Del mismo modo, en el ejemplo de realización, las ganancias del filtro 912b son [0, 21, -42, 15, -3, 0], y las ganancias del filtro 912c son [2, -35, 33, -10, 1, 0]. En el ejemplo de realización, las ganancias de los tres filtros correspondientes del filtro polifásico 902b son [1, -5, -12, -5, 1, 0], [-3, 0, 9, 6, 0, 0] y [6, 9, 0, -3, 0, 0]. Los ejemplos de ganancia del filtro 912d son [0, 2, -35, 33, -10, 1], los ejemplos de ganancia del filtro 912e son [0, -8, 45, -21, 7, 0] y los ejemplos de ganancia del filtro 912f son [0, 21, -42, 15, -3, 0]. Los ejemplos de ganancia de los tres filtros del filtro polifásico 904b son [0, 6, 9, 0, -3, 0], [1, -5, -12, -5, 1, 0] y [-3, 0, 9, 6, 0, 0]. Los filtros polifásicos pueden implementarse de tal forma que los coeficientes pueden redistribuirse o combinarse para simplificar el diseño del hardware. Por ejemplo, las ganancias de filtro de [-3, 0, 9, 6, 0, 0] pueden implementarse como 3\cdot[-1, 0, 3, 2, 0, 0]. En este caso, las muestras de datos correspondientes a los coeficientes -1 y 2 pueden escalarse y combinarse, la suma resultante puede combinarse con la muestra de datos escalada correspondiente al coeficiente 3 y el resultado global puede escalarse por tres.

El sumador 920b recibe las salidas de los elementos de ganancia 918a y 918b, suma las dos señales y proporciona la salida al sumador 920c. El sumador 920c recibe también la salida del elemento de ganancia 918c, suma las dos señales y proporciona la salida al sumador 920d. El sumador 920d recibe también la salida del elemento de ganancia 918d, suma las dos señales y proporciona la salida del filtro 912a. Las salidas de los filtros 912a, 912b y 912c se pasan al sumador 922a, donde se suman las tres señales para generar la salida del filtro polifásico 902a. Los filtros polifásicos 902b son idénticos a los filtros polifásicos 902a. Los filtros polifásicos 904 son idénticos a los filtros polifásicos 902, con la excepción de que los registros "A" 914 del filtro polifásico 902 son sustituidos por los registros "B" 906 en el filtro polifásico 904.

Los filtros polifásicos 902 y 904 llevan a cabo la mayor parte de las funciones de los filtros de supresión de errores 808 y 810 y los filtros pasabanda 812 de la Figura 8, respectivamente. La salida de los filtros polifásicos 902b y 904b se proporciona a los elementos de ganancia 932a y 932b, respectivamente. Cada elemento de ganancia 932 escala la respectiva salida con una ganancia de cuatro, por ejemplo, para dar cuenta de la ganancia del filtro de supresión de errores 810. La salida del filtro polifásico 902a y la salida del elemento de ganancia 932a se pasan al sumador 930a, donde las dos señales se suman. Análogamente, la salida del filtro polifásico 904a y la salida del elemento de ganancia 932b se pasan al sumador 930b, donde las dos señales se suman. Las salidas de los sumadores 930a y 930b comprenden las dos salidas del circuito de supresión de ruido y corresponden a las salidas del DEMUX 816 de la Figura 8.

En relación con la Figura 9B, la salida del sumador 930a se proporciona al multiplexor (MUX) 936a y al elemento de ganancia 934a que escala la señal con una ganancia de -1. La salida del elemento de ganancia 934a se proporciona al MUX 936a. El MUX 936a selecciona de forma alternativa la salida del elemento de ganancia 934a y la salida del sumador 930a y lleva a cabo con eficacia la función del multiplicador 818a de la Figura 8. El registro 916g y el inversor 952a proporcionan una secuencia de unos y ceros alternos [1 0 1 0 ...] que se utiliza para controlar el MUX 936a. La salida del MUX 936a se proporciona al filtro pasabaja 908 que implementa la función de transferencia del filtro pasabaja 820 de la Figura 8. Dentro del filtro pasabaja 908, la salida del MUX 936a se proporciona al registro 916e y al sumador 920e. La salida del registro 916e se pasa al registro 916f y al elemento de ganancia 918e que escala la señal con una ganancia de seis. La salida del elemento de ganancia 918e se pasa al sumador 920e que suma las dos entradas y pasa la salida al sumador 920f. La salida del registro 916f se pasa al sumador 920f que suma las dos entradas y proporciona la salida I.

La salida del sumador 930b se pasa al multiplexor (MUX) 936b y al elemento de ganancia 934b que escala la señal con una ganancia de -1. La salida del elemento de ganancia 934b se pasa al MUX 936b. El MUX 936b selecciona de forma alternativa la salida del elemento de ganancia 934b y la salida del sumador 930b y lleva a cabo con eficacia al función del multiplicador 818b de la Figura 8. La secuencia de unos y ceros alternos [1 0 1 0 ...] del inversor 952a se pasa al MUX 954 y al inversor 952b. La salida del inversor 952b se pasa al MUX 954. El MUX 954 implementa la función del MUX 824 de la Figura 8 y proporciona una de las dos secuencias para controlar el MUX 936b, dependiendo de la señal de control de inversión espectral. La salida del MUX 936b se pasa al filtro pasabaja 910 que implementa la función de transferencia del filtro pasabaja 822 de la Figura 8. Dentro del filtro pasabaja 910, la salida del MUX 936b se pasa al registro 916h y al sumador 920h. La salida del registro 916h se pasa también al sumador 920h que suma las dos entradas y proporciona la salida al elemento de ganancia 938. El elemento de ganancia 938 escala la señal con una ganancia de cuatro y proporciona la salida Q.

La presente invención se refiere a un receptor de muestreo pasabanda que utiliza un \Sigma \Delta ADC. Para un receptor pasabanda, la función de transferencia del filtro de supresión de errores se selecciona de forma paralela, y se utiliza un filtro pasabanda para filtrar el ruido de cuantificación antes de efectuar la reducción de frecuencia en cuadratura. La presente invención puede aplicarse también a un receptor de banda base que utiliza un \Sigma \Delta ADC. En un receptor de banda base, la función de transferencia del filtro de supresión de errores se modifica para el \Sigma \Delta ADC de banda base, y se utiliza un filtro pasabaja para filtrar el ruido de cuantificación. Las funciones de transferencia del filtro de supresión de errores de banda base y del filtro pasabaja pueden someterse a convolución para generar el circuito de supresión de ruido de forma similar a la descrita anteriormente para el diseño de receptor pasabanda. Por lo tanto, la adaptación del concepto inventivo descrito anteriormente para la utilización en un receptor de banda base se halla dentro del alcance de la presente invención.

La descripción anterior de las realizaciones preferidas se proporciona para permitir a cualquier persona experta en la materia fabricar o utilizar la presente invención. Las diversas modificaciones a estas realizaciones se pondrán claramente de manifiesto para los expertos en la materia, pudiéndose aplicar los principios genéricos definidos aquí a otras realizaciones sin necesidad de utilizar la facultad inventiva.

Claims

1. Circuito de supresión de ruido (600) que comprende:

por lo menos un diezmador pasabanda (802), comprendiendo cada diezmador pasabanda (802) un filtro de supresión de errores (808) para recibir una señal desde un convertidor analógico-digital (ADC), y un filtro (812a) conectado al filtro de supresión de errores para filtrar la salida del filtro de supresión de errores (808);

caracterizado porque se proporciona:

un sumador (815) conectado a uno por lo menos o a cada uno de los diezmadores pasabanda (802) para sumar las salidas de los diezmadores pasabanda (802) y en el que la función de transferencia del filtro de supresión de errores (808) se somete a convolución con una función de transferencia del filtro (812a) para generar una función de transferencia convolucionada del respectivo diezmador pasabanda (802).

2. Circuito de supresión de ruido (600) según la reivindicación 1, en el que el ADC es un ADC sigma-delta.

3. Circuito de supresión de ruido (600) según la reivindicación 2, en el que el ADC es un ADC sigma delta MASH que presenta dos bucles.

4. Circuito de supresión de ruido (600) según la reivindicación 3, en el que el ADC es un ADC sigma-delta MASH 4-4.

5. Circuito de supresión de ruido (600) según cualquiera de las reivindicaciones anteriores, en el que el filtro es un filtro pasabanda o un filtro pasabaja.

6. Circuito de supresión de ruido (600) según cualquiera de las reivindicaciones anteriores, en el que uno por lo menos o cada uno de los diezmadores pasabanda (802) comprende además un diezmador (814a) conectado al filtro (812a) para recibir y efectuar el diezmado de la salida del filtro (812a).

7. Circuito de supresión de ruido (600) según la reivindicación 6, en el que el diezmador (814a) efectúa un diezmado por N, siendo N un entero positivo impar.

8. Circuito de supresión de ruido (600) según la reivindicación 6, en el que el diezmador (814a) efectúa el diezmado por tres.

9. Circuito de supresión de ruido (600) según la reivindicación 6, en el que el diezmador (814a) efectúa el diezmado por cinco.

10. Circuito de supresión de ruido (600) según la reivindicación 6, en el que el filtro (812a) es un filtro pasabanda en el que se colocan ceros a una cuarta parte de la frecuencia de muestreo de las muestras diezmadas del diezmador (814a).

11. Circuito de supresión de ruido (600) según la reivindicación 10, en el que el filtro pasabanda está diseñado con ceros adicionales que se colocan a la frecuencia mf_{ADC}/4N, siendo N el factor de diezmado del diezmador, m un entero positivo impar inferior a 2N y no equivalente a N y F_{ADC} la frecuencia de muestreo del ADC.

12. Circuito de supresión de ruido (600) según cualquiera de las reivindicaciones anteriores, implementado con una estructura polifásica.

13. Convertidor reductor de frecuencia en cuadratura, que comprende:

un circuito de supresión de ruido según cualquiera de las reivindicaciones 1 a 12, para recibir por lo menos una salida desde el convertidor analógico-digital (ADC) y proporcionar muestras IF; y

por lo menos un multiplicador (818a) conectado al circuito de supresión de ruido (600) para recibir las muestras IF y reducir la frecuencia de las muestras IF hasta convertirlas en muestras de banda base.

14. Convertidor reductor de frecuencia en cuadratura según la reivindicación 13 que comprende:

por lo menos un diezmador pasabanda (814a, 814b), un diezmador pasabanda por cada bucle del MASH \Sigma \Delta ADC, recibiendo cada diezmador pasabanda una salida del correspondiente bucle;

un sumador (815) conectado a los diezmadores pasabanda (814a, 814b), efectuando el sumador (815) la suma de las salidas de los diezmadores pasabanda para proporcionar muestras IF, y

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dos multiplicadores (818a, 818b) conectados al sumador (815) para recibir las muestras IF y reducir la frecuencia de las muestras IF para convertirlas en muestras de banda base.

15. Convertidor reductor de frecuencia en cuadratura según la reivindicación 14, que comprende además:

un filtro pasabaja (820, 822) conectado a cada uno de los multiplicadores (818a, 818b), efectuando los filtros pasabaja (820, 822) el filtrado de las muestras de banda base para proporcionar salidas de banda base.

16. Convertidor reductor de frecuencia en cuadratura según la reivindicación 15, en el que las respuestas de amplitud de los filtros pasabaja (820, 822) son sustancialmente similares.

17. Convertidor reductor de frecuencia en cuadratura según la reivindicación 15, en el que la respuesta de retardo de uno de los filtros pasabaja (820, 822) está retrasada con respecto a los retardos del resto de filtros.

18. Convertidor reductor de frecuencia en cuadratura según cualquiera de las reivindicaciones 14 a 17, implementado con una estructura polifásica.