ES2243203T3

ES2243203T3 - Adaptacion de velocidades y entrelazado de cables para un sistema de comunicaciones.

Info

Publication number: ES2243203T3
Application number: ES00303056T
Authority: ES
Inventors: Wen Tong; Catherine Leretaille (Formely Gauthier); Stephane Gosne
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1999-04-13
Filing date: 2000-04-11
Publication date: 2005-12-01
Anticipated expiration: 2020-04-11
Also published as: CN1187903C; EP1045521A2; CN1272733A; EP1538757A2; CA2268853C; CA2742096A1; EP1045521B1; US20130318416A1; DE60020637T2; EP1045521A3; JP5199403B2; CN1564484A; DE60020637D1; US6744744B1; JP4790103B2; ATE381152T1; EP1538757B1; DE60037463T2; CN1564485A; US20040146029A1

Abstract

Método de entrelazado y de adaptación de velocidad de bits de datos codificados por convolución y concatenación en paralelo, que comprende las etapas de entrelazar los bits de datos codificados, y de adaptar en velocidad los bits de datos codificados entrelazados mediante el truncamiento de algunos de los bits de datos codificados, en el que los bits de datos codificados comprenden unos bits sistemáticos (S) y unos bits de paridad (P1, P2), caracterizado porque para la etapa de adaptación de velocidad se proporciona una pluralidad de flujos independientes, que incluyen un primer flujo de bits entrelazados que contiene dichos bits sistemáticos y por lo menos un segundo flujo de bits entrelazados que contiene por lo menos algunos de dichos bits de paridad, y porque la etapa de adaptación de velocidad comprende el truncamiento de bits únicamente del por lo menos un segundo flujo de bits entrelazados.

Description

Adaptación de velocidades y entrelazado de cables para un sistema de comunicaciones.

La presente invención se refiere a la adaptación de velocidades y al entrelazado de canales para un sistema de comunicaciones.

Antecedentes de la invención

Es bien conocida la realización de un entrelazado de datos en un sistema de comunicaciones que usa la corrección de errores hacia adelante (FEC) para, al producirse el desentrelazado, distribuir los errores con vistas a facilitar su corrección. Típicamente, dicho entrelazado usa un dispositivo de entrelazado de bloques para entrelazar bloques de datos. La denominada codificación turbo (codificación convolucional concatenada en paralelo) usa un dispositivo de entrelazado entre las entradas a dos codificadores convolucionales las cuales producen unos bits de paridad respectivos a partir de los datos de entrada antes y después del entrelazado. Con el aumento de la atención prestada al uso de la codificación turbo, particularmente en sistemas de comunicaciones inalámbricas, también se ha prestado atención a la forma del dispositivo de entrelazado.

También se están desarrollando sistemas de comunicaciones inalámbricas denominados CDMA (acceso múltiple por división de código) de 3ª generación los cuales requieren un dispositivo de entrelazado de canales o entre tramas que funciona de manera que entrelaza o permuta datos en bloques en correspondencia con la duración de la trama de radiocomunicaciones, típicamente 10 ms. En dichos sistemas, el dispositivo de entrelazado de canales bien precede o bien viene a continuación de una función de adaptación de velocidad que sirve para adaptar las diversas velocidades de datos a la velocidad de las tramas de radiocomunicaciones, y que típicamente implica el truncamiento (omisión) o repetición de símbolos de datos, en este caso bits de datos (ver UMTS: "UTRAN; UTRA FDD, multiplexing, channel coding and interleaving description (UMTS XX.04 version 1.0.0)", febrero de 1999, ETSI). Es deseable distribuir los bits omitidos o repetidos del modo más uniforme posible, con una distancia lo mayor posible entre bits truncados o repetidos en las tramas desentrelazadas, de una manera que resulte sencilla de implementar y que sea relativamente independiente de variables tales como el tamaño de la trama, el número de tramas, y el índice de truncamiento.

La solicitud de patente canadiense n.º 2.266.283 presentada el 19 de marzo de 1999 a nombre de Wen Tong et al., titulada "Data Interleaver And Method Of Interleaving Data", describe y reivindica un método de entrelazado de datos y un dispositivo de entrelazado de datos que se pueden usar de forma ventajosa para proporcionar el entrelazado de canales al que se ha hecho referencia anteriormente. La presente invención se ocupa de la adaptación de velocidad de una manera que se puede usar de forma particularmente ventajosa para datos después de dicho entrelazado de canales, pero que también es aplicable a otras formas de datos entrelazados.

Sumario de la invención

Según uno de los aspectos, la presente invención proporciona un método de entrelazado y de adaptación de velocidad de datos codificados por convolución con concatenación en paralelo mediante la eliminación de bits de datos codificados o mediante la repetición de bits de datos codificados, según se expone en las reivindicaciones 1 y 3.

La invención proporciona además un aparato de codificación, entrelazado, y adaptación de velocidad dispuesto para llevar a cabo dicho método, según se expone en las reivindicaciones 4 y 6.

Breve descripción de los dibujos

La invención se entenderá mejor a partir de la siguiente descripción haciendo referencia a los dibujos adjuntos, en los cuales:

la Fig. 1 ilustra una disposición conocida para el multiplexado de servicios y el entrelazado de canales en un sistema de comunicaciones CDMA de 3ª generación;

la Fig. 2 es un diagrama de flujo que hace referencia a un algoritmo conocido de adaptación de velocidad;

la Fig. 3 ilustra una implementación de un dispositivo de entrelazado y una disposición de adaptación de velocidad;

la Fig. 4, la cual se encuentra en la misma hoja que la Fig. 2, es un diagrama de flujo que hace referencia al barajado correspondiente a una segunda fase del entrelazado en la disposición de la Fig. 1; y

la Fig. 5 ilustra una modificación de parte de la disposición de la Fig. 1 para el entrelazado de canales y la adaptación de velocidad de datos codificados mediante codificación turbo (convolucional concatenada en paralelo).

Descripción detallada

Haciendo referencia a la Fig. 1, se ilustra una disposición conocida para el multiplexado de servicios y entrelazado de canales en un sistema de radiocomunicaciones CDMA de 3ª generación. La disposición incluye un multiplexor 10 de servicios el cual sirve para multiplexar conjuntamente una pluralidad de flujos de señales de datos, a los que se hace referencia como servicios de flujos principales o canales QoS (Calidad de Servicio), los cuales se suministran a través de los respectivos bloques 12 de servicios, ilustrándose solamente uno de ellos. A cada bloque 12 de servicios se le suministra en las entradas 14 una pluralidad de señales de entrada integrantes, las cuales pueden comprender, por ejemplo, cualquiera de los diversos tipos de señales tales como voz, datos, y señales multimedia. Estas señales de entrada pueden presentar velocidades de transmisión, tamaños de tramas, y otros parámetros aleatorios. Las señales de entrada tienen códigos CRC (comprobación de redundancia cíclica) añadidos en bloques 16 y se multiplexan conjuntamente en un multiplexor 18 de canales de transporte. Las señales multiplexadas se segmentan, para la codificación, en un bloque 20 de segmentación, y las señales segmentadas se someten a la codificación FEC (corrección de errores hacia adelante) en bloques FEC 22. Las señales codificadas se multiplexan en un multiplexor 24.

Las señales multiplexadas se someten a la adaptación de velocidad (truncamiento (eliminación) de símbolos (bits) de datos redundantes o repetición de símbolos (bits) de datos) en un bloque 26 para adaptar la velocidad de datos a la velocidad de radiocomunicaciones (velocidad aérea) con tramas de radiocomunicaciones de una duración de 10 ms. Ante todo, para separar los bits adyacentes con vistas a reducir los efectos negativos de los errores debidos al desvanecimiento en el canal de radiocomunicaciones, los bits de datos se entrelazan en un primer dispositivo 28 de entrelazado, al cual se hace referencia como dispositivo de entrelazado de canales o entre tramas ya que funciona de manera que permuta bloques, cada uno de ellos de 10 ms de bits de datos. Aunque en la Fig. 1 el dispositivo 28 de entrelazado se muestra de manera que viene a continuación del bloque 26 de adaptación de velocidad, tal como se describe más detalladamente a continuación, las posiciones de estas funciones se pueden intercambiar, suministrándose las señales multiplexadas del multiplexor 24 al dispositivo 28 de entrelazado de canales, y suministrándose las señales entrelazadas del dispositivo de entrelazado al bloque 26 de adaptación de velocidad. Por ejemplo, estas funciones pueden estar en el orden mostrado en la Fig. 1 para la transmisión de enlace descendente de señales desde una estación central, y pueden estar en el orden inverso para la transmisión de enlace ascendente de señales hacia la estación central.

Después de las funciones 26 y 28, las señales resultantes adaptadas en velocidad y entrelazadas se segmentan para las tramas de radiocomunicaciones y los canales físicos en los bloques 30 y 32 de segmentación respectivamente para producir las señales a multiplexar por el multiplexor 10. Las señales obtenidas a la salida del multiplexor 10 se entrelazan por medio de un segundo dispositivo 34 de entrelazado cuyas salidas se segmentan y de las cuales se establece una correspondencia con canales físicos especializados en un bloque 36 de segmentación y correspondencia con vistas a las comunicaciones a través de un camino de radiocomunicaciones CDMA según una manera conocida.

El primer dispositivo 28 de entrelazado puede presentar un rendimiento que sea suficientemente bueno como para permitir la omisión del segundo dispositivo 34 de entrelazado o la reducción del mismo a una simple operación de barajado, por ejemplo tal como se describirá posteriormente. Esta opción es deseable, en particular debido a que de otro modo el segundo dispositivo 34 de entrelazado tiene el potencial de deteriorar el entrelazado realizado por cada primer dispositivo 28 de entrelazado, mientras que cada primer dispositivo 28 de entrelazado se puede optimizar para su flujo de datos adaptado en velocidad y QoS específicos.

Por consiguiente, el primer dispositivo 28 de entrelazado se implementa en forma de un dispositivo de entrelazado algebraico que proporciona una buena propiedad de dispersión aleatoria. Se establece una correspondencia de los múltiples bloques de bits codificados o tramas de transporte de datos para cada canal QoS obteniendo una matriz bidimensional y los mismos se someten a unas reglas congruenciales lineales para permutar las filas y columnas de la matriz con vistas a implementar la función de entrelazado. Se pueden determinar una profundidad de entrelazado máxima y un espacio de tiempo realizando una búsqueda en un conjunto de los mejores parámetros. Consecuentemente, el dispositivo de entrelazado presenta una forma relativamente sencilla sin las desventajas de los dispositivos de entrelazado conocidos, tales como la necesidad de tamaños de memoria grandes para tablas de consulta o la inclusión inadecuada de la función de adaptación de velocidad.

Aunque la siguiente descripción se refiere a filas y columnas de una matriz, debería entenderse que la misma se realiza por conveniencia y claridad, que las filas y columnas se pueden intercambiar sin variar la función del dispositivo de entrelazado, y que en la práctica y tal como se describe posteriormente el dispositivo de entrelazado puede funcionar mediante un control equivalente del direccionamiento de lectura o escritura de posiciones de memoria de una memoria lineal en la que se almacenen bits de datos, sin ningún movimiento real de los bits almacenados entre las posiciones de memoria.

El dispositivo 26 de entrelazado según se describe en la solicitud de patente a la que se ha hecho referencia anteriormente funciona de manera que implementa las siguientes tres etapas:

1. Se representa un número N_{c} de bloques codificados de bits de datos, cada uno de ellos con una longitud de bits de datos de N_{r}, en forma de una matriz de N_{r} filas y N_{c} columnas.

2. Se permutan las filas y las columnas de la matriz según:

Permutación de Filas

l_{r}(k)=[\alpha_{r}k+f_{c}(l)]modN_{r} |

Permutación de Columnas

l_{c}(1)=[\alpha_{c}l+f_{r}(k)]modN_{c}

en la que l_{r}(k) representa un bit de datos con un índice de fila k, k es un entero de entre 1 y N_{r}, \alpha_{r} es un parámetro de permutación de filas y es un entero, f_{c}(l) es una función positiva de un índice de columna l, l es un entero de entre 1 y N_{c}, l_{c}(l) representa un bit de datos con el índice de columna l, \alpha_{c} es un parámetro de permutación de columnas y es un entero, f_{r}(k) es una función positiva del índice de fila k, y modN_{r} y modN_{c} representan respectivamente un cálculo de módulo-N_{r} y módulo-N_{c}.

3. Se obtienen bits de datos entrelazados a partir de la matriz columna por columna.

La etapa 1 se puede modificar ligeramente para adaptarse a diferentes números de tramas de transporte de datos con un número determinado de columnas de la matriz. Por ejemplo, la matriz puede tener N_{c}=8 columnas para N_{c}/\gamma tramas de transporte de datos en la que la \gamma=1, 2, 4, u 8, presentando por consiguiente la matriz N_{r}/\gamma filas, con una modificación consecuente de la etapa 3 para leer por consiguiente \gamma columnas de la matriz por trama de radiocomunicaciones. En aras de una mayor simplicidad en la descripción posterior, se considera que \gamma=1 con N_{c}=8.

Para la etapa 2, el parámetro de permutación de filas \alpha_{r} se selecciona de manera que es el mayor número primo menor que _{\llcorner}N_{r}/log_{2}(log_{2}(N_{r}))^{\lrcorner}, el parámetro de permutación de columnas \alpha_{c} se selecciona de manera que es el mayor número primo menor que _{\llcorner}N_{c}^{\lrcorner}, la función f_{c}(1)=ml+[N_{r}+1]mod2, en la que m es un entero igual a ^{\ulcorner}N_{r}/N_{c}^{\urcorner}, y la función f_{r}(k)=2k+[N_{c}+1]mod2. Los símbolos _{\llcorner} ^{\lrcorner} se refieren al redondeo por defecto a un entero, y los símbolos ^{\ulcorner}_{\urcorner} se refieren al redondeo por exceso a un entero. Puede apreciarse que [N_{r}+1]mod2 es cero cuando N_{r} es impar y es uno cuando N_{r} es par, y que [N_{c}+1]mod2 es cero cuando N_{c} es impar y es uno cuando N_{c} es par, de manera que estas partes de las funciones f_{c}(l) y f_{r}(k) son simplemente la adición de uno cuando el número respectivo N_{r} ó N_{c} es par.

Tal como se ha indicado anteriormente, la adaptación de velocidad trunca (elimina) bits de datos redundantes (los cuales están presentes como consecuencia de los bloques 22 de codificación FEC) en el caso de que el tamaño de la trama de transporte de datos sea mayor que el tamaño de la trama de radiocomunicaciones, siendo el índice de truncamiento máximo el 20% del tamaño de la trama de transporte. Por el contrario, si el tamaño de la trama de transporte de datos es menor que el tamaño de la trama de radiocomunicaciones, se repiten bits de la trama de transporte para conseguir la adaptación de velocidad. La adaptación de velocidad se desea lo más lejana posible para maximizar las distancias de separación entre los bits truncados y para igualar el número de bits truncados en cada trama de radiocomunicaciones, es decir, para distribuir los bits truncados de manera uniforme entre las tramas de radiocomunicaciones con la máxima separación.

En el caso de que el bloque 26 de adaptación de velocidad preceda al dispositivo 28 de entrelazado de canales tal como se muestra en la Fig. 1, se puede usar un método conocido de adaptación de velocidad según se muestra en la Fig. 2.

Haciendo referencia a la Fig. 2, para cada trama de radiocomunicaciones de tamaño de segmentación N_{i} bits, en un bloque 40 se determina un entero y de manera que y=N_{r}-N_{i}, siendo y mayor que cero (positivo) en el caso de que se requiera el truncamiento, siendo menor que cero (negativo) en el caso de que se requiera la repetición de |y| bits, y siendo cero si no se requiere ningún truncamiento o repetición, alcanzándose en este último caso un bloque 41 de detención. Como las etapas mostradas en la Fig. 2 son sustancialmente iguales para la repetición de bits (y<0, según se muestra a la derecha de la Fig. 2) y para el truncamiento (y>0, según se muestra a la izquierda de la Fig. 2), excepto por el uso de |y| y la repetición en cambio de y y el truncamiento, a continuación se describe detalladamente únicamente el caso del truncamiento.

Si y>0, se requiere el truncamiento de y de los N_{r} bits de la trama de transporte para producir los N_{i} bits de la trama de radiocomunicaciones. En este caso, en un bloque 42 un parámetro e se inicializa a un desplazamiento inicial e_{os} el cual se determina de cualquier forma deseada para la trama de radiocomunicaciones específica, y un contador de filas r se inicializa a 1. En un bloque 43, se determina si r\leqN_{r}, y, si es así, en un bloque 44 se reduce el valor de e en 2y. En un bloque 45 de decisión subsiguiente se determina si e\leq0, y si es así el bit en la fila r se trunca en un bloque 46, el valor de e se incrementa en 2N_{r} en un bloque 47, el contador de filas r se incrementa en 1 en un bloque 48, y se realiza un retorno al bloque 43 de decisión. Una decisión negativa en el bloque 45 (es decir, e>0) da como resultado un retorno al bloque 43 a través del bloque 48 para incrementar el contador de filas r sin ningún truncamiento o variación en el valor de e. Una decisión negativa en el bloque 43 (es decir, r>N_{r}) indica que se ha alcanzado el final de la trama, y por consiguiente la secuencia finaliza en el bloque 41 de detención.

No obstante, en el caso de que el bloque 26 de adaptación de velocidad venga a continuación del dispositivo 28 de entrelazado de canales, la adaptación de velocidad se efectúa sobre el flujo de bits permutado (entrelazado) y el problema de la adaptación de velocidad resulta considerablemente más complicado. En general, los requisitos de los procesos de entrelazado de canales y adaptación de velocidad no son consistentes.

Más particularmente, el diseño de un patrón de adaptación de velocidad adecuado, y de forma deseable optimizado, de bits truncados o repetidos dentro de la matriz de bits después del proceso de entrelazado de canales representa una tarea muy compleja o poco práctica. La presente invención evita este problema proporcionando un patrón de adaptación de velocidad adecuado, y de forma deseable optimizado, de bits truncados o repetidos para la matriz antes del entrelazado, y que usa un proceso de desentrelazado o de codificación para determinar los bits correspondientes a truncar o repetir en la salida del dispositivo de entrelazado de canales. Este proceso lo facilita el hecho de que el proceso de desentrelazado, o de codificación, se puede implementar exactamente mediante la misma estructura que el proceso de entrelazado, tal como se describirá detalladamente a continuación. En aras de la conveniencia y la claridad, la siguiente descripción se refiere a la matriz de bits antes del entrelazado (o después del desentrelazado) como la matriz natural NM, y a la matriz de bits después del entrelazado como la matriz aleatorizada RM.

La Fig. 3 ilustra una implementación de un dispositivo 28 de entrelazado de canales y un bloque 26 de adaptación de velocidad. Tal como se ilustra en la Fig. 3, el dispositivo 26 de entrelazado incluye una memoria 50 de trabajo con dos mitades, usadas de forma alternada según una manera conocida para escribir en la memoria y leer de la misma, cada una de ellas para almacenar los N_{r}N_{c} bits de datos representados en la matriz tal como se ha descrito anteriormente, escribiéndose dichos bits de datos en la memoria linealmente en correspondencia con la organización de fila a fila de la matriz. Un contador 51 de filas módulo-N_{r} responde a una señal de reloj CLK de manera que proporciona un recuento que representa el índice de fila k, y una salida de acarreo de este contador 51 se suministra a un contador 52 de columnas módulo-N_{c} para proporcionar un recuento que representa el índice de columna 1. Los recuentos k y 1 de los contadores 51 y 52 se suministran a un codificador 53 de direcciones mostrado dentro de una caja de líneas discontinuas en la Fig. 3. Más específicamente, el recuentro del contador 53 de columnas se suministra a los multiplicadores 54 y 55 a los cuales se les suministran también los parámetros \alpha_{c} y m respectivamente para producir productos que representan respectivamente \alpha_{c}l y ml, y el recuento del contador 51 de filas se suministra a los multiplicadores 56 y 57 a los cuales se les suministran también respectivamente el entero 2 y el parámetro \alpha_{r} para producir productos que representan respectivamente 2k y \alpha_{r}k. Un sumador 58 suma las salidas de los multiplicadores 54 y 56 y de forma selectiva suma 1 ó 0 dependiendo de si N_{c} es respectivamente par o impar, y la salida del sumador 58 se reduce a la forma módulo-N_{c} por medio de una función 59 de módulo para completar la función de permutación de columnas descrita anteriormente. Un sumador 60 suma las salidas de los multiplicadores 55 y 57 y suma de forma selectiva 1 ó 0 dependiendo de si N_{r} es respectivamente par o impar, y la salida del sumador 60 se reduce a la forma de módulo N_{r} por medio de una función 61 de módulo para completar la función de permutación de filas descrita anteriormente. Cada una de las funciones 59 y 61 de módulo puede comprender funciones de comparación y resta. Las salidas de las funciones 59 y 61 se combinan en un combinador 62 de direcciones de lectura para producir una dirección con vistas a leer el bit de datos respectivo en su secuencia entrelazada a partir de la memoria 50. Tal como se ilustra en la Fig. 3, la dirección de lectura se suministra a la memoria 50 a través de un conmutador 63 el cual se proporciona tal como se describe posteriormente.

Si el número de filas N_{r} es una potencia de dos, en ese caso el combinador 62 de direcciones puede combinar simplemente la salida de la función 61 de módulo como los bits menos significativos, y la salida de la función 59 de módulo como los bits más significativos, de la dirección de lectura para la memoria 50; de forma equivalente, la salida de la función 61 es sumada por el combinador 62 de direcciones a N_{r} veces la salida de la función
59.

Puede que se deseen entrelazar bits de datos en tramas de tamaño arbitrario que no sean un múltiplo entero de N_{c}. En este caso, el número de filas de la matriz se selecciona de manera que se adapte a la totalidad de los bits de datos a entrelazar, y no se escribe en las últimas pocas (menos de N_{c}) posiciones de memoria en la memoria 50 de trabajo. Para omitir los bits de datos de estas posiciones de memoria de entre los bits de datos entrelazados, el dispositivo 28 de entrelazado de la Fig. 3 también incluye un decodificador 64 el cual detecta estas posiciones de memoria en la salida de dirección de lectura del combinador 62 de direcciones, y al producirse dicha detección abre el conmutador 63 para evitar la lectura de datos de la memoria 50 con respecto a estas posiciones. Para proporcionar una velocidad constante de salida de datos de los bits de datos entrelazados a partir de la memoria 50, el dispositivo 28 de entrelazado de la Fig. 3 incluye además una memoria FIFO (primero en entrar, primero en salir) 65, activada por impulsos de reloj por la señal de reloj CLK, a través de la cual los bits de datos entrelazados se suministran a una línea 66 de salida del dispositivo de entrelazado, llenándose previamente la FIFO 65 en el inicio de cada operación de entrelazado y presentando un tamaño (por ejemplo, hasta N_{c}) suficiente como para tener en cuenta las posiciones de memoria no leídas, y por lo tanto omitidas.

Los bits de datos entrelazados en la línea 66 se suministran al bloque o función 26 de adaptación de velocidad ilustrado también en la Fig. 3. Esta función de adaptación de velocidad comprende un generador 70 de direcciones de adaptación de velocidad al cual se le suministran también la señal de reloj CLK, un separador 71 de direcciones, un decodificador 72 de direcciones, una memoria intermedia o medios 73 de almacenamiento, comparadores 74, y un selector 75 de bits de datos que proporciona una salida de datos adaptados en velocidad en una línea 76. De forma similar a la disposición de la FIFO 65 para proporcionar una salida de velocidad constante de bits de datos del dispositivo 28 de entrelazado, la función 26 de adaptación de velocidad también puede incluir una FIFO u otro memoria intermedia (no mostrada) para proporcionar una velocidad constante de bits de datos desde la línea 76 de salida.

El generador 70 de direcciones de adaptación de velocidad genera en su salida, tal como se describe de forma más detallada posteriormente, la dirección de la matriz natural NM de cada bit truncado o repetido según el patrón de truncamiento o repetición que se determina para este proceso. Esta dirección se separa en componentes más significativos y menos significativos por medio del separador 71 de direcciones, cuyo funcionamiento es el inverso al correspondiente al combinador 62 de direcciones de lectura descrito anteriormente. De este modo, si el número de filas N_{r} es una potencia de dos, en ese caso el separador 71 de direcciones simplemente puede separar la salida de bits de direcciones del generador 70 en bits más significativos y bits menos significativos; de forma equivalente, la dirección proveniente del generador 70 se divide por N_{r} para producir un cociente entero y un resto que constituyen las dos salidas del separador 71 de direcciones.

El decodificador 72 de direcciones realiza la función inversa al codificador 53 de direcciones. Tal como se ha indicado anteriormente, con el proceso de entrelazado algebraico descrito en el presente documento la estructura del dispositivo de desentrelazado puede ser exactamente la misma que la estructura del dispositivo de entrelazado, y de forma correspondiente el decodificador 72 de direcciones es exactamente igual que el codificador 53 de direcciones. Por consiguiente, en la Fig. 3 no se ilustra la estructura detallada del decodificador 72 de direcciones, siendo la misma idéntica a la estructura del codificador 53 de direcciones tal como se muestra en la Fig. 3. Puede apreciarse que esta característica de la misma estructura de las operaciones complementarias para el entrelazado y el desentrelazado proporciona una ventaja y simplificación sustanciales en la implementación de estas funcio-
nes.

Las salidas del decodificador 72 de direcciones se almacenan de forma temporal en los medios 73 de almacenamiento, y las salidas almacenadas temporalmente de los medios de almacenamiento se comparan en los comparadores 74 con los recuentos actuales k y l del contador 51 de filas y el contador 52 de columnas respectivamente del dispositivo 28 de entrelazado de canales, para proporcionar una señal de control de selección en una línea 77 con un estado predeterminado cuando los valores comparados son iguales. De este modo, la señal de control de selección se produce en la línea 77 con este estado cada vez que se va a truncar o repetir un bit en la línea 66. En otros instantes, para bits que no van a ser truncados o repetidos, la señal de control en la línea 77 control el selector 75 para suministrar a su línea 76 de salida, de forma asíncrona según determina la señal de reloj CLK, un bit de la línea 66 suministrado a la central (tal como se muestra en la Fig. 3) de entre las tres entradas del selector 75. En cambio, en el momento de repetir o truncar cada bit, la señal de control en la línea 77 controla el selector 75 de manera que suministra a su línea de salida un bit bien de su entrada superior o bien de su entrada inferior (tal como se muestra en la Fig. 3), dependiendo respectivamente de si se van a repetir o truncar bits, según se determina por medio de una entrada de control adicional P/R al selector 75. La entrada superior del selector 75 está conectada a la línea 76 de salida para proporcionar la repetición de bits, y la entrada inferior del selector 75 se ilustra de manera que no tiene ninguna conexión para proporcionar el truncamiento de bits. Tal como se ha indicado anteriormente, una memoria intermedia (no mostrada) a la cual se le suministran bits de datos en la línea 76 de salida, proporciona una velocidad constante de bits de datos de salida para los bits de datos entrelazados y adaptados en velocidad.

Gracias a la decodificación de direcciones proporcionada por el decodificador 72 en la función 26 de adaptación de velocidad, el generador 70 de direcciones de adaptación de velocidad puede determinar de forma sencilla el patrón deseado de bits truncados o repetidos en términos de las direcciones de matriz normales según la manera descrita anteriormente en referencia a la Fig. 2, usando el parámetro único e_{os} determinado según una manera deseada para optimizar este patrón. Por ejemplo, este parámetro se podría determinar por medio de una ecuación tal como e_{os}=[2py+1]mod2N_{r}, en la que tal como se ha descrito anteriormente, y es el número de bits a truncar o repetir para cada columna de la matriz, y p es un índice de columna de entre 0 y 7 (para el caso de N_{c}=8).

Este ejemplo, con el entrelazado tal como se ha descrito anteriormente de 8 tramas de transporte de datos, cada una de 10 bits, y que requiere un índice de truncamiento máximo del 20% para producir tramas de radiocomunicaciones con entrelazado de canales y adaptadas en velocidad, cada una de 8 bits (truncándose o eliminándose un total de 16 de entre 80 bits), se ilustra adicionalmente por medio de las siguientes Tablas 1, 2, y 3. De este modo, N_{c}=8 y N_{r}=10. La Tabla 1 ilustra la entrada de los 80 bits de datos, numerados del 0 al 79, fila a fila en una matriz natural de 10 por 8 con el índice de fila k de entre 1 y 10 y el índice de columna 1 de entre 1 y 8:

TABLA 1

1

El entrelazado de canales que se ha descrito anteriormente produce una matriz aleatorizada tal como se muestra por medio de la siguiente Tabla 2:

TABLA 2

2

A continuación, la adaptación de velocidad, tal como se ha descrito anteriormente, trunca 16 bits, 2 de cada columna de la matriz aleatorizada, en un patrón producido por el algoritmo de adaptación de velocidad para proporcionar una matriz aleatorizada truncada tal como se muestra por medio de la siguiente Tabla 3:

TABLA 3

3

Los bits de datos con entrelazado de canales y adaptados en velocidad se obtienen columna a columna a partir de la Tabla 3, es decir, con el orden [57, 35,..., 51, 7, 67, 40,..., 26, 4]. Los bits truncados son 2, 9, 11, 16, 25, 29, 31, 32, 34, 38, 47, 54, 61, 64, 68, y 75, para los cuales la distancia de truncamiento máxima es 9 (25 - 16) y la distancia de truncamiento mínima es 1 (32 - 31); esta pequeña distancia de truncamiento mínima indica que este ejemplo específico no es óptimo, siendo deseable una distancia de truncamiento mínima mayor. Se puede apreciar que para optimizar el proceso de truncamiento se pueden proporcionar muchas otras determinaciones de los parámetros, y en particular del parámetro e_{os}.

Tal como se ha indicado anteriormente, es deseable para el funcionamiento del segundo dispositivo 34 de entrelazado, no deteriorar el rendimiento alcanzado como consecuencia del primer dispositivo 28 de entrelazado, y con este fin resulta ventajoso que el segundo dispositivo 34 de entrelazado se reduzca a una simple operación de barajado, la cual entrelaza flujos de datos con QoS diferentes al mismo tiempo que mantiene las propiedades de dispersión alcanzadas por el primer dispositivo 28 de entrelazado para cada flujo de datos QoS.

La Fig. 4 muestra un diagrama de flujo de un algoritmo de barajado de bits, el cual se puede usar de forma ventajosa para entrelazar bits de dos flujos de datos de tramas de radiocomunicaciones entrelazadas proporcionadas tal como se ha descrito anteriormente a partir de los respectivos bloques 12 de servicios proporcionados a través del multiplexor 10 de servicios en la Fig.1. Observando que un flujo TQ_{1} tiene tramas de N_{1} bits y un segundo flujo TQ_{2} tiene tramas de N_{2} bits, con N_{1}\geqN_{2}, la Fig. 4 ilustra cómo se insertan bits del flujo TQ_{2} en el flujo TQ_{1}.

Haciendo referencia a la Fig. 4, inicialmente en un bloque 82, un parámetro e se inicializa a N_{1} y un contador r se inicializa a 1. En un bloque 83, se determina si r\leqN_{1} y, si es así, en un bloque 84 el valor de e se reduce en 2N_{2}. En un bloque 85 de decisión subsiguiente se determina si e\leq0, y si es así en un bloque 86 el siguiente bit en el flujo TQ_{2} se inserta en el flujo TQ_{1}, el valor de e se incrementa en 2N_{1} en un bloque 87, el contador r se incrementa en 1 en un bloque 88, y se realiza un retorno al bloque 83 de decisión. Una decisión negativa en el bloque 85 (es decir, e>0) da como resultado un retorno al bloque 83 a través del bloque 88 para incrementar el contador r sin ninguna inserción o variación de bits en el valor de e. Una decisión negativa en el bloque 83 (es decir, r>N_{1}) indica que se ha alcanzado el final de la trama, y por consiguiente la secuencia finaliza en un bloque 81 de detención.

Para más de dos flujos de datos, se aplica el mismo proceso de forma recursiva para los flujos de datos sucesivos. Puede apreciarse a partir de la anterior descripción y de la ilustración de la Fig. 4 que las etapas de este proceso tienen una correlación directa con las etapas de los procesos de truncamiento y repetición de la Fig. 2, de manera que la implementación de este proceso de barajado recursivo puede resultar particularmente adecuada.

Tal como se ha indicado anteriormente, el truncamiento de bits para conseguir la adaptación de velocidad deseada se aplica a bits de datos que presentan redundancia debido a la codificación FEC proporcionada por los codificadores 22. Una de las formas preferidas de codificación es la codificación denominada turbo (convolucional concatenada en paralelo), en la que los bits de datos codificados comprenden los propios bits de datos de entrada, a los que se hace referencia como bits de datos sistemáticos S, y los bits de paridad P1 y P2 proporcionados por codificadores convolucionales que actúan sobre los bits de datos de entrada y sobre bits de datos de entrada entrelazados. Los bits de paridad P1 y P2 se truncan típicamente en el interior del codificador turbo para proporcionar un codificador turbo de velocidad deseada. Para los codificadores 22 constituidos por codificadores turbo, es necesario garantizar que la función subsiguiente 26 de adaptación de velocidad no trunca ninguno de los bits sistemáticos S, sino únicamente los bits de paridad P1 y/o P2. En el caso de repetición, se ha determinado que la repetición de los bits de paridad P1 y P2 en un factor del orden de 2 ó 3 veces la repetición de los bits sistemáticos S proporciona un aumento del rendimiento.

Con este fin, la Fig. 5 ilustra una modificación de parte de la disposición de la Fig. 1 para el entrelazado de canales y la adaptación velocidad de datos codificados mediante codificación turbo. Haciendo referencia a la Fig. 5, se muestra un codificador turbo que constituye uno de los codificadores FEC 22 dentro de una caja 90 de líneas discontinuas y, tal como es bien sabido, el mismo comprende un dispositivo 91 de entrelazado de código turbo el cual entrelaza bits de datos de entrada, y dos codificadores convolucionales 92 los cuales actúan sobre los bits de datos de entrada antes y después del entrelazado para producir bits de paridad P1 y P2, suministrándose también los bits de datos de entrada a las salidas del codificador como bits sistemáticos S. También puede haber presente un bloque de truncamiento, no mostrado, para seleccionar solamente algunos de los bits de paridad P1 y P2 para suministrarlos a las salidas de los codificadores.

En lugar de un único dispositivo de entrelazado de canales tal como se ha descrito anteriormente, la Fig. 5 ilustra que se proporcionan dispositivos 93 de entrelazado de canales individuales para el flujo de bits sistemáticos y el flujo de bits de paridad. Tal como se muestra en la Fig. 5, se dispone de tres dispositivos 93 de entrelazado de canales, aunque pueda apreciarse que los flujos de los bits de paridad P1 y P2 se pueden combinar y entrelazar entre sí, de manera que se proporcionan únicamente dos dispositivos de entrelazado de canales, uno para el flujo de bits sistemáticos y el otro para el flujo de bits de paridad. Unas entradas adicionales a los dispositivos 93 de entrelazado de canales de la Fig. 5 indican el multiplexado de los flujos de bits sistemáticos y de paridad, respectivamente, para múltiples canales, en correspondencia con el multiplexor 24 de la Fig. 1.

La función de adaptación de velocidad, la cual viene a continuación de los dispositivos 93 de entrelazado de canales, se muestra en el interior de una caja 94 de líneas discontinuas. Una función 95 de truncamiento se aplica únicamente a los flujos de bits de paridad con el entrelazado de canales, mientras que una función 96 de repetición se puede proporcionar para los flujos de bits de paridad y sistemáticos, ilustrándose un selector 97 para acoplar de forma correspondiente los bits con entrelazado de canales. El truncamiento y la repetición se pueden realizar tal como se ha descrito anteriormente. Puede apreciarse que, en relación con esto, la ilustración de la Fig. 5 está destinada a representar esquemáticamente el principio de que el truncamiento no se aplica a los bits sistemáticos, en lugar de mostrar una implementación real de la función de adaptación de velocidad. Puede apreciarse, por ejemplo, que el truncamiento o la repetición, según se requiera, se podrían aplicar únicamente a los flujos de bits de paridad para proporcionar la adaptación de velocidad deseada, sin ningún truncamiento o repetición del flujo de bits sistemáticos.

Aunque la descripción anterior se refiere a funciones y unidades independientes para los diversos procesos descritos en la presente memoria, puede apreciarse que las mismas se pueden implementar en muchos casos usando funciones de uno o más procesadores digitales de la señal u otros circuitos integrados.

Aunque anteriormente se han descrito formas de realización y ejemplos específicos de la invención, puede apreciarse que se pueden realizar numerosas modificaciones, variaciones, y adaptaciones sin apartarse por ello del alcance de la invención según se define en las reivindicaciones.

Claims

1. Método de entrelazado y de adaptación de velocidad de bits de datos codificados por convolución y concatenación en paralelo, que comprende las etapas de entrelazar los bits de datos codificados, y de adaptar en velocidad los bits de datos codificados entrelazados mediante el truncamiento de algunos de los bits de datos codificados, en el que los bits de datos codificados comprenden unos bits sistemáticos (S) y unos bits de paridad (P1, P2), caracterizado porque para la etapa de adaptación de velocidad se proporciona una pluralidad de flujos independientes, que incluyen un primer flujo de bits entrelazados que contiene dichos bits sistemáticos y por lo menos un segundo flujo de bits entrelazados que contiene por lo menos algunos de dichos bits de paridad, y porque la etapa de adaptación de velocidad comprende el truncamiento de bits únicamente del por lo menos un segundo flujo de bits entrelazados.

2. Método según la reivindicación 1, en el que en la etapa de entrelazado se producen dos segundos flujos de bits entrelazados que contienen bits de paridad, y la etapa de adaptación de velocidad comprende el truncamiento de bits de paridad de ambos segundos flujos de bits entrelazados.

3. Método de entrelazado y de adaptación de velocidad de bits de datos codificados por convolución y concatenación en paralelo, que comprende las etapas de entrelazar los bits de datos codificados, y de adaptar en velocidad los bits de datos codificados entrelazados mediante la repetición de algunos de los bits de datos codificados, en el que los bits de datos codificados comprenden unos bits sistemáticos (S) y unos bits de paridad (P1, P2), caracterizado porque para la etapa de adaptación de velocidad se proporciona una pluralidad de flujos independientes, que incluyen un primer flujo de bits entrelazados que contiene dichos bits sistemáticos y por lo menos un segundo flujo de bits entrelazados que contiene por lo menos algunos de dichos bits de paridad, y porque la etapa de adaptación de velocidad comprende la repetición de bits de paridad únicamente del por lo menos un segundo flujo de bits entrelazados con un factor de repetición mayor que cualquier repetición de bits sistemáticos del primer flujo de bits entrelazados.

4. Aparato para entrelazar y adaptar en velocidad bits de datos codificados por convolución y concatenación en paralelo, que comprende unos medios de entrelazado (93) para entrelazar los bits de datos codificados, y unos medios de adaptación de velocidad (94) para truncar algunos de los bits de datos codificados entrelazados, en el que los bits de datos codificados comprenden unos bits sistemáticos (S) y unos bits de paridad (P1, P2), caracterizado porque los medios de adaptación de velocidad están dispuestos para recibir una pluralidad de flujos independientes que incluyen un primer flujo de bits entrelazados que contiene dichos bits sistemáticos y por lo menos un segundo flujo de bits entrelazados que contiene por lo menos algunos de dichos bits de paridad, y para truncar bits únicamente del por lo menos un segundo flujo de bits entrelazados.

5. Aparato según la reivindicación 4, en el que los medios de entrelazado (93) están dispuestos para producir dos segundos flujos de bits entrelazados que contienen bits de paridad, y los medios de adaptación de velocidad (94) están dispuestos para truncar bits de paridad de ambos segundos flujos de bits entrelazados.

6. Aparato para entrelazar y adaptar en velocidad bits de datos codificados por convolución y concatenación en paralelo, que comprende unos medios de entrelazado (93) para entrelazar los bits de datos codificados, y unos medios de adaptación de velocidad (94) para repetir algunos de los bits de datos codificados entrelazados, en el que los bits de datos codificados comprenden unos bits sistemáticos (S) y unos bits de paridad (P1, P2), caracterizado porque los medios de adaptación de velocidad están dispuestos para recibir una pluralidad de flujos independientes que incluyen un primer flujo de bits entrelazados que contiene dicho bits sistemáticos y por lo menos un segundo flujo de bits entrelazados que contiene por lo menos algunos de dichos bits de paridad, y para repetir bits de paridad del por lo menos un segundo flujo de bits entrelazados con un factor de repetición mayor que cualquier repetición de bits sistemáticos del primer flujo de bits entrelazados.