ES2247382T3 - Receptor asincrono adaptativo basado en la tecnica de forzado a por cero. - Google Patents
Receptor asincrono adaptativo basado en la tecnica de forzado a por cero.Info
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Abstract
Receptor para producir una secuencia (ak) de datos a una frecuencia 1/T de datos a partir de una secuencia (rn) recibida muestreada a una frecuencia 1/Ts de reloj, asíncrona a la frecuencia 1/T de datos, comprendiendo el receptor: - un ecualizador (EQ) adaptativo para producir una secuencia (yn) ecualizada a partir de dicha secuencia (rn) recibida, funcionando dicho ecualizador a la frecuencia 1/Ts de reloj y teniendo un vector (Wn) de coeficientes del ecualizador controlado por una secuencia (Sn) de vectores de control mediante un bucle de control, - un convertidor (SRC) de frecuencias de muestreo para convertir dicha secuencia (yn) ecualizada en una secuencia (xk) de entrada equivalente a proporcionar a un generador (21) de errores a la frecuencia 1/T de datos, - un generador de errores (21) para producir la secuencia (ak) de datos a partir de dicha secuencia (xk) de entrada y una secuencia (ek) de errores a utilizar en el bucle de control, en el que dicho bucle de control comprende: -medios (22, 42, 72, 21) de producción de información de control para obtener una secuencia (Zk) síncrona de vectores de control a la frecuencia 1/T de datos a partir de la secuencia (ek) de errores y la secuencia (ak) de datos, y - un medio (TI) de interpolación temporal para obtener la secuencia (Sn) de vectores de control a partir de dicha secuencia (Zk) síncrona de vectores de control.
Description
Receptor asíncrono adaptativo basado en la
técnica de forzado a por cero.
La invención se refiere a un receptor para
producir una secuencia de datos a una frecuencia 1/T de datos a
partir de una secuencia recibida muestreada a una frecuencia 1/Ts de
reloj, asíncrona a la frecuencia 1/T de datos, comprendiendo el
receptor:
- un ecualizador adaptativo para producir una
secuencia ecualizada a partir de dicha secuencia recibida,
funcionando dicho ecualizador a la frecuencia 1/Ts de reloj y
teniendo un vector de coeficientes del ecualizador controlado por
una secuencia de vectores de control a través de un bucle de
control,
- un convertidor de frecuencias de muestreo para
convertir dicha secuencia ecualizada en una secuencia de entrada
equivalente a proporcionar a un generador de errores a la frecuencia
1/T de datos,
- un generador de errores para producir la
secuencia de datos a partir de dicha secuencia de entrada y una
secuencia de errores a utilizar en el bucle de control.
La invención se refiere también a un sistema
digital que comprende un transmisor para transmitir una secuencia
digital a través de un canal y un receptor para extraer dicha
secuencia digital de dicho canal, en el que dicho receptor es un
receptor tal como el descrito anteriormente.
La invención se refiere, además, a un método de
adaptación de un ecualizador para dicho receptor. Finalmente, se
refiere a un producto de programa de ordenador para un receptor así
y a una señal para llevar dicho programa de ordenador.
La invención se aplica a una amplia gama de
receptores asíncronos para el uso en sistemas de transmisión y de
grabación digital. Es particularmente ventajosa en sistemas de
grabación óptica tales como el sistema DVR (grabación de vídeo
digital).
La patente de los EE.UU. Nº 5 999 355 describe un
receptor asíncrono tal como el mencionado en el párrafo inicial.
Según la patente citada, el ecualizador es una línea de retardación
derivada (filtro de respuesta impulsiva finita) con un espaciado de
derivaciones de Ts segundos, y el control del ecualizador se basa en
el algoritmo clásico de LMS (mínimo error cuadrático medio). Es
decir, se producen actualizaciones de los valores de derivación del
ecualizador mediante la correlación de las secuencias de
derivaciones con una secuencia de errores adecuada. Las técnicas
clásicas de LMS se aplican normalmente a receptores síncronos en los
que las secuencias de errores y de derivaciones tienen la misma
frecuencia de muestreo y son síncronas en fase. El receptor
asíncrono descrito en dicha patente comprende por tanto al menos dos
provisiones a fin de que las secuencias de errores y de derivaciones
tengan la misma frecuencia de muestreo y sean síncronas en fase.
Esta última condición implica que cualquier latencia en la secuencia
de errores debería compensarse retardando en consecuencia las
secuencias de derivaciones. Las dos provisiones mencionadas
anteriormente incluyen una conversión inversa de la frecuencia de
muestreo (ISRC - Inverse Sampling Rate Conversion) para convertir la
secuencia de errores síncrona a la frecuencia 1/T de datos en una
secuencia de errores equivalente de frecuencia 1/Ts de muestreo, y
un medio de retardo para proporcionar versiones retardadas de las
secuencias de derivaciones del ecualizador para compensar el retardo
"de ida y vuelta" que se produce en la formación de la
secuencia de errores equivalente de la salida del ecualizador. Este
retardo "de ida y vuelta" no se conoce con precisión a
priori porque tanto la conversión SRC como la conversión SRC
inversa introducen un retardo variable con el tiempo. El retardo de
compensación representa el valor esperado o medio del retardo "de
ida y vuelta". Las discrepancias entre los retardos "de ida y
vuelta" y de compensación tienden a hacer que el esquema de
adaptación converja hacia una solución errónea. Además, dado que el
retardo de compensación no tiene que ser un número entero de
intervalos Ts de símbolo, la implementación del retardo de
compensación puede requerir alguna forma de interpolación. Esto
aumenta la complejidad del sistema. La conversión SRC inversa
también aumenta esta complejidad, por lo que la complejidad global
de la circuitería relacionada con la adaptación es considerablemente
mayor que en la adaptación síncrona basada en LMS. Otro ejemplo de
receptor asíncrono se describe en el artículo "A MMSE interpolated
timing recovery scheme for the magnetic recording channel", por
Zi-Ning Wu et al., IEEE international
Conference on Communications, 8-12 Junio 1997,
Montreal, Canadá.
Es un objeto de la invención proporcionar un
receptor asíncrono usando una topología de adaptación alternativa,
basada en técnicas de forzado a cero (ZF - Zero Forcing), que salve
las desventajas mencionadas anteriormente. Este objeto se soluciona
mediante las características expuestas en las reivindicaciones
independientes. La invención permite un rendimiento de adaptación
casi óptimo a muy baja complejidad en comparación con los esquemas
basados en LMS existentes.
Según la invención, se proporciona un receptor
tal como el mencionado en el primer párrafo, en el que el bucle de
control comprende:
- un medio de producción de información de
control para obtener una secuencia síncrona de vectores de control a
la frecuencia 1/T de datos a partir de la secuencia de errores y la
secuencia de datos, y
- un medio de interpolación temporal para obtener
la secuencia de vectores de control a partir de dicha secuencia
síncrona de vectores de control.
El uso de técnicas ZF para controlar la
adaptación de derivaciones del ecualizador evita el uso de un
retardo de compensación y de una conversión ISRC. El esquema
resultante es por tanto esencialmente tan sencillo como los esquemas
de ZF síncronos y más sencillo incluso que los esquemas síncronos
basados en LMS. El rendimiento, sin embargo, puede ser comparable a
los de los esquemas basados en LMS.
Según una realización preferida de la invención,
el medio de interpolación temporal puede incluir un banco de
circuitos de cierre que realizan una interpolación de orden cero. La
posibilidad de utilizar circuitos de cierre se basa en el
reconocimiento de que los ajustes de derivación producidos por el
bucle de control sólo fluctúan lentamente y con pasos pequeños. Por
lo tanto, pueden remuestrearse con precisión con medios muy simples.
Un banco de circuitos de cierre basta para la conversión del dominio
síncrono al asíncrono.
Según otra realización de la invención, el bucle
de control comprende además medios de conversión espacial para
convertir una cierta secuencia inicialmente
T-espaciada generada dentro del bucle de control en
una secuencia Ts-espaciada equivalente de modo que
las derivaciones de la secuencia de vectores de control a la salida
del bucle de control estén Ts-espaciadas. Las
señales de control se producen en el dominio síncrono. Por
consiguiente, son aptas para controlar un ecualizador
T-espaciado. Dado que el ecualizador funciona a la
frecuencia 1/Ts de muestreo, tiene realmente un espaciado de
derivaciones de Ts unidades de tiempo. Por tanto, la invención
proporciona medios de conversión espacial para convertir la
información T-espaciada en información
Ts-espaciada.
La invención y características adicionales, que
pueden usarse opcionalmente para implementar la invención, resultan
evidentes por y se esclarecerán con referencia a los dibujos
descritos en lo sucesivo y en los que:
La figura 1 es un diagrama de bloques funcional
que muestra una topología genérica de receptor asíncrono para el uso
en sistemas de transmisión y de grabación digital,
la figura 2 es un diagrama de bloques funcional
que muestra una topología de receptor según la invención,
la figura 3 es un diagrama de bloques funcional
que muestra una topología de receptor según una primera realización
de la invención,
la figura 4 es un diagrama de bloques funcional
que muestra una topología de receptor según una segunda realización
de la invención,
la figura 5 es un diagrama de bloques funcional
que muestra una topología de receptor según una tercera realización
de la invención,
la figura 6 es un diagrama de bloques funcional
que muestra una topología de receptor según una cuarta realización
de la invención,
la figura 7 es un diagrama de bloques funcional
que muestra una topología de receptor según una quinta realización
de la invención,
La figura 8 es un diagrama de bloques esquemático
que muestra un sistema digital según la invención.
Los comentarios siguientes se refieren a los
símbolos de referencia. Cuando se representan símbolos de referencia
mediante números para indicar los bloques funcionales, el primer
dígito puede variar de un bloque funcional a otro bloque funcional
igual para distinguir entre varias realizaciones del bloque
funcional. En este caso, el primer dígito se refiere normalmente a
la figura que ilustra la realización. Como ejemplo, un mismo bloque
funcional que realiza una función de conversión espacial puede estar
referenciado como 42 en la figura 4 y como 72 en la figura 7 para
diferenciar entre dos realizaciones diferentes de la función de
conversión espacial que se ilustran en las figuras 4 y 7,
respectivamente. En lo sucesivo, se adopta también la convención de
que los vectores se denotan mediante símbolos subrayados, y que los
símbolos k y n se refieren a secuencias de las frecuencias 1/T y
1/Ts de muestreo, respectivamente. Por ejemplo, según esta
convención, la notación a_{k} se refiere a una secuencia de
escalares de la frecuencia 1/T de muestreo y la notación
S_{n} se refiere a una secuencia de vectores de la
frecuencia 1/Ts de muestreo. La longitud de un vector se denotará
mediante el símbolo N y un subíndice que indica el símbolo usado
para el vector. Por consiguiente, por ejemplo, la longitud del
vector S_{n} se denota como N_{S}.
La figura 1 ilustra una topología genérica de un
receptor asíncrono de banda base para sistemas de transmisión y de
grabación digital. El receptor genera una secuencia a_{k} de datos
a una frecuencia 1/T de datos a partir de una señal recibida
r(t). La señal r(t) recibida se aplica a un filtro LPF
paso bajo analógico cuya función principal es eliminar ruido fuera
de banda. La salida del filtro LPF se digitaliza mediante un
convertidor ADC analógico-a-digital
que funciona a una frecuencia 1/Ts de muestreo sin sincronizar
controlada por cristal, asíncrona a la frecuencia 1/T de datos, que
es lo suficientemente alta como para evitar el solapamiento. La
salida del convertidor ADC se aplica a un ecualizador EQ que sirve
para condicionar la interferencia entre símbolos y el ruido. El
ecualizador funciona a la frecuencia 1/Ts de muestreo, es decir, de
manera asíncrona a la frecuencia 1/T de datos. Un convertidor SRC de
frecuencias de muestreo produce una salida síncrona equivalente que
sirve como la entrada de un detector DET de bits para producir la
secuencia a_{k} de datos. El convertidor SRC forma parte de un
bucle de recuperación de la sincronización que no se representa
explícitamente en la figura 1. Los dominios de reloj asíncrono y
síncrono vienen indicados en la figura 1 con los símbolos 1/Ts y
1/T, respectivamente.
Para hacer frente a las variaciones de los
parámetros del sistema, el ecualizador EQ tiene que ser a menudo
adaptativo. Con este fin, se extrae información de error del
detector DET de bits mediante un circuito EFC de formación de
errores y se usa para controlar (actualizar) las derivaciones del
ecualizador a través de un módulo CTL de control. La formación de
errores ocurre en el dominio de reloj síncrono (1/T), mientras que
el control ocurre necesariamente en el dominio asíncrono (1/Ts). En
medio, se requiere un convertidor ISRC inverso de la frecuencia de
muestreo. En la práctica, el ecualizador es a menudo una línea de
retardo derivada (filtro de respuesta impulsiva finita) con un
espaciado de derivación de Ts segundos.
Las técnicas de adaptación asíncrona existentes
se basan en algoritmos LMS (mínimo error cuadrático medio). Con LMS,
la información de actualización para las derivaciones del
ecualizador se obtiene mediante la correlación cruzada de las
secuencias de derivación con una secuencia de errores adecuada. Para
que esto funcione, las señales de derivación y de error tienen que
ser síncronas tanto en frecuencia de muestreo como en fase. La
primera condición se cumple a través del convertidor ISRC. La
segunda requiere que la latencia total del convertidor SRC, el
detector de bits, el circuito de formación de errores y el
convertidor ISRC se compensen retardando en consecuencia las señales
de derivación antes de la correlación cruzada. Tanto la conversión
ISRC como la compensación de retardos aumentan la complejidad a la
solución. La compensación de retardos, además, puede no ser precisa
dada la naturaleza variable en el tiempo de la latencia de la
conversión SRC y de la conversión ISRC. Como resultado, el
rendimiento de la adaptación puede degenerar.
La figura 2 muestra un receptor según la
invención que comprende una topología de adaptación que supera las
desventajas mencionadas anteriormente. Se muestra tan sólo una parte
del receptor de datos en la figura 2, concretamente la parte
relevante a la adaptación del ecualizador digital. Particularmente,
no se muestran el subsistema de recuperación de la sincronización
del receptor, que controla el convertidor (SRC) de frecuencias de
muestreo ni el medio (TI) de interpolación temporal. El receptor
comprende un ecualizador (EQ) adaptativo, un convertidor (SRC) de
frecuencias de muestreo y un detector (DET) para producir una
secuencia a_{k} de datos a partir de una secuencia r_{n} de
entrada recibida. La adaptación del ecualizador se basa en las
técnicas de forzado a cero (ZF) tal como se describen, por ejemplo,
en el libro de J.W.M. Bergmans: "Digital Baseband Transmission and
Recording", publicado por Kluwer Academic Publishers, Boston,
1996, denotado como [ref.]. Fundamental para estas técnicas es el
hecho de que la información de actualización de derivaciones se
obtiene mediante la correlación cruzada de la anteriormente
mencionada secuencia e_{k} de errores del bucle de adaptación
(control) con una versión filtrada v_{k} = (a*h)_{k} de
la secuencia a_{k} de datos o, de manera equivalente, de las
decisiones de bits, en las que h_{k} es una respuesta de impulso
adecuada, descrita en [ref.], capítulo 8, y el símbolo "*"
denota una convolución lineal. Dado que las secuencias de errores y
de datos son ambas síncronas a la frecuencia 1/T de datos, no se
necesita una conversión ISRC para obtener la información de
actualización. Además, dado que ambas secuencias se generan de
manera simultánea, la compensación de retardo es casi trivial. Al
igual que en LMS, los valores de derivación se obtienen de la
información de actualización de derivaciones a través de un banco de
integradores. Para cerrar el bucle de adaptación, se necesita un
convertidor de base de tiempo para convertir las salidas de este
banco del dominio de reloj síncrono al
asíncrono.
asíncrono.
En la figura 2, r_{n} denota la secuencia
obtenida mediante el muestreo periódico de, por ejemplo, una señal
de reproducción analógica de un canal de grabación. El muestreo se
realiza a una frecuencia 1/Ts de reloj sin sincronización que
generalmente no es igual a la frecuencia 1/T de datos. La secuencia
r_{n} se pasa a través de un ecualizador EQ que tiene
derivaciones w_{n} Ts-espaciadas para producir a
su salida una secuencia y_{n} ecualizada. Preferiblemente, el
ecualizador EQ es un filtro transversal RIF (respuesta impulsiva
finita), pero puede ser cualquier ecualizador que contenga un
combinador lineal. El fin del ecualizador es conformar a la
respuesta del canal (por ejemplo, de grabación) a una respuesta
objetivo prescrita y condicionar el espectro de ruido. El
ecualizador EQ va seguido de un convertidor SRC de frecuencias de
muestreo que transforma la secuencia y_{n} ecualizada en una
secuencia x_{k} T-espaciada equivalente a
proporcionar a la entrada de un generador 21 de errores que
comprende un detector DET de bits. La secuencia x_{k} de entrada
T-espaciada es síncrona idealmente a la frecuencia
1/T de datos de la secuencia a_{k} de datos del canal. El detector
de bits produce unas estimaciones \hat{a}_{k} de los bits
a_{k} del canal. Suponiendo que el detector de bits produce
decisiones correctas, la secuencia de datos y las estimaciones
\hat{a}_{k} son idénticas. Los errores de bit esporádicos no
afectan significativamente al rendimiento del sistema. De manera
alternativa, al comienzo de la transmisión, una secuencia de datos
(denominada a menudo preámbulo) puede preceder a los datos
propiamente dichos para una adaptación inicial a basarse en una
réplica de esta secuencia de datos predeterminada, que puede
sintetizarse de manera local en el receptor de datos sin ningún
error de bit. Es una práctica habitual realizar la etapa inicial de
la adaptación en este modo de funcionamiento denominado "asistido
por datos" y cambiar al modo de funcionamiento "basado en
decisiones", tal como se muestra en la figura 2, una vez que
hayan convergido los bucles de adaptación. Aunque no se representa
explícitamente en la figura 2, se debe entender que la presente
descripción se refiere también a este modo de funcionamiento
"asistido por datos". La parte restante de la figura 2 ilustra
el mecanismo del bucle de control para actualizar de manera
adaptativa la secuencia w_{n} de vectores de coeficientes
de derivación del ecualizador usando técnicas ZF según la invención.
Todas las operaciones digitales implicadas en el bucle de control
pueden ser realizadas, por ejemplo, por un microprocesador que
ejecute un programa de ordenador adecuado. Las flechas gruesas entre
bloques indican transferencias de señales de vector, mientras que
las señales escalares se indican mediante flechas delgadas. Por lo
tanto, el bucle de control comprende:
- medios de producción de información de control
para obtener una secuencia Z_{k} síncrona de vectores de
control a la frecuencia 1/T de datos, a partir de la secuencia
e_{k} de errores y la secuencia a_{k} de datos, y
- un medio TI de interpolación temporal para
obtener la secuencia S_{n} de vectores de control a partir
de dicha secuencia Z_{k} síncrona de vectores de
control.
En la figura 2, la secuencia S_{n} de
vectores de control controla directamente el ecualizador, es decir,
la secuencia S_{n} de vectores de derivación del
ecualizador sencillamente coincide con S_{n}.
La secuencia Z_{k} síncrona de vectores
de control producida por los medios de producción de información de
control se forma mediante un banco de Nz integradores 22, cuya
entrada se obtiene a partir de un producto 24 cruzado
e_{k}Vk, en el que Vk es una secuencia de vectores
de referencia que consta de Nv secuencias de referencia. Esta
secuencia de vectores de referencia se obtiene aplicando la
secuencia a_{k} de datos a un filtro H cuya respuesta h_{k}
impulsiva es una libertad de diseño que puede usarse para optimizar
las propiedades de adaptación (véase [ref.], capítulo 8), para
formar una secuencia vk de referencia, antes de una conversión de
serie a paralelo realizada por un registro SR de desplazamiento para
formar la secuencia Vk de vectores a partir de la secuencia
vk de referencia. El esquema de adaptación del ecualizador ZF se
detalla en lo sucesivo.
Las variables a la salida de los integradores 22,
denotada como z_{k}^{j}, obedecen a la siguiente ecuación:
(1)Z_{k+1}{}^{j}=z_{k}{}^{j}+\mu\Delta_{k}{}^{j},
\hskip1cmj=0,...,N_{z}-1
donde:
- -
- z_{k}^{j} es la salida del j-ésimo integrador en el instante k,
- -
- \mu es un pequeño factor de desmultiplicación de impulsos (denominado a menudo tamaño de paso), que determina constantes temporales de bucle cerrado,
- -
- N_{z} es el número de integradores.
Según el esquema ZF, la estimación
\Delta_{k}^{j} viene dada por:
(2)\Delta_{k}{}^{j}=e_{k-D}
\ v_{k-j} = e_{k-D}(\hat{a} *
h)_{k-j},
donde:
- -
- e_{k} es el error entre la salida del convertidor SRC y (una versión retardada de) la entrada d_{k} = (a*g)_{k} deseada del detector, donde:
- -
- g_{k} es la respuesta objetivo (de un filtro G) para la adaptación del ecualizador,
- -
- v_{k} es una versión filtrada de (las estimaciones de) la secuencia a_{k} de datos,
- -
- h_{k} es una respuesta impulsiva adecuada (cf. [referencia.], capítulo 8),
- -
- D es un retardo adecuado que depende de otros retardos en el sistema. El fin de este retardo es alinear la señal e_{k} de error y la secuencia v_{k} en el tiempo.
Tal como se explica en detalle en [referencia.],
capítulo 8, en algunos casos D puede ser negativo. En tales casos
puede aplicarse a la secuencia v_{k} de referencia un retardo D
(positivo) en lugar de un retardo D (negativo y por tanto no físico)
a ek. Para completar, se señala que la ecuación (2) y la figura 2
sólo describen una de las varias maneras posibles de obtener
estimaciones \Delta_{k}^{j} de error de derivación a partir de
la secuencia e_{k} de errores y la secuencia a_{k} de datos. Por
ejemplo, cualquiera de las dos secuencias e_{k} y
(\hat{a}*h)_{k-j} puede cuantificarse
fuertemente para simplificar su implementación, y la multiplicación
en (2) puede reemplazarse por un mecanismo de actualización
selectiva.
La figura 2 muestra que la secuencia
Z_{k} síncrona de vectores de control a la salida de los
integradores se actualiza cada T segundos (dominio síncrono),
mientras que el vector W_{n} de coeficientes del
ecualizador debe actualizarse cada Ts segundos, ya que el
ecualizador funciona en el dominio asíncrono. La conversión
necesaria de base de tiempo se realiza a través del medio TI de
interpolación temporal para obtener una secuencia S_{n}
asíncrona de vectores de control a la frecuencia 1/Ts de muestreo a
partir de la secuencia Z_{k} síncrona de vectores de
control a la salida del banco de integradores. Dado que los valores
de derivación sólo cambian lentamente con respecto a las dos
frecuencias de muestreo, la interpolación temporal puede realizarse
de la manera más sencilla que puede concebirse, es decir, mediante
un banco de circuitos de cierre que realizan una interpolación de
orden cero. Como resultado, la ecualización asíncrona de forzado a
cero es fundamentalmente tan sencilla como su equivalente síncrono.
Esto es diferente de LMS, que en su forma síncrona es ya más
complejo que ZF, y donde el asincronismo añade una sobrecarga
adicional significativa. A pesar de su simplicidad, el rendimiento
del bucle ZF es similar al de su equivalente LMS si se diseña de
manera adecuada. Existe una cuestión adicional. El ecualizador tiene
un espaciado de derivación de Ts segundos, es decir, que actúa para
retardar la secuencia de entrada en pasos de Ts segundos para
obtener las sucesivas señales de derivación, que se combinan
entonces de manera lineal con unos pesos w_{m}^{j}, j =
1,...,Nw, que se definen mediante la secuencia W_{n} de
coeficientes de vectores. Sin embargo, la secuencia s_{n}
de vectores de control a la salida del banco de integradores
pertenece a un ecualizador T-espaciado, es decir, se
pretenden que los componentes sucesivos s^{j}, j = 1,...,Ns, de
s_{n} como factores de ponderación para un ecualizador con
un espaciado T de derivación. La discrepancia entre este espaciado
de derivación nominal de T segundos y el espaciado de derivación de
Ts segundos propiamente dicho da como resultado una degradación del
rendimiento de la adaptación, tanto en cuanto a la solución de
régimen permanente en la que se estabiliza el ecualizador como en
términos de una degradación de la eficiencia de bucle. Por
consiguiente, la topología de la figura 2 es principalmente apta
para aplicaciones casi síncronas, por ejemplo, aplicaciones en las
que 1/Ts y 1/T son próximas entre sí, y preferiblemente difieren en
menos de un 20-40%. Esta condición se cumple en
muchos sistemas prácticos, por ejemplo, en la mayoría de los
circuitos integrados de canal para los controladores de discos
duros.
Para poder utilizar la invención en una gama más
grande de aplicaciones, se propone una mejora del esquema descrito
en la figura 2. Según esta mejora, el bucle de control comprende
además un medio de conversión espacial para obtener la secuencia
W_{n} de vectores de coeficientes del ecualizador de la
secuencia S_{n} de vectores de control asíncrono a la
salida del medio de interpolación temporal. Esto resulta en la
conversión de una secuencia inicialmente T-espaciada
generada en el bucle de control en una secuencia
Ts-espaciada equivalente para controlar el vector
W_{n} de coeficientes del ecualizador. En la figura 3, este
medio de conversión espacial se indica con el símbolo SI. Puesto que
las variables s_{n}^{j} de actualización describen los
coeficientes de un ecualizador T-espaciado,
ciertamente es necesario convertir esta información
T-espaciada en información
Ts-espaciada. Esto precisa de la interpolación de
los coeficientes s^{j}, lo que es realizado por el bloque SI
interpolador espacial. Conceptualmente, las variables s^{j} de
actualización son muestras T-espaciadas de un filtro
ecualizador continuo en el tiempo, subyacente, cuya respuesta
impulsiva se denota como w(t), es decir, s^{j} =
w(jT), j=1,..., Ns. Suponiendo que w(t) estuviese
disponible, habría que volver a muestrearla en unas posiciones
t_{i}=i\timesTs, para i=0,..., N_{w}-1, a fin
de generar los coeficientes w^{i}=w(i\timesTs) del
ecualizador necesarios. Aquí, la variación t no indica el tiempo
sino la posición, y presupone valores continuos de un cierto
intervalo (el intervalo del filtro). En el mismo sentido, i es un
índice de posición que es independiente del tiempo, es decir,
t_{i} está totalmente determinado por i y no cambia con el tiempo.
Sin embargo, puesto que sólo se encuentran disponibles muestras
T-espaciadas de w(t), concretamente s^{j},
la interpolación de estas muestras debe usarse para producir las
variables w^{i} Ts-espaciadas.
Una de las maneras más sencillas de interpolar es
la interpolación lineal, que resulta atractiva desde un punto de
vista computacional, pero pueden considerarse otras formas de
interpolación, tales como, por ejemplo, la interpolación del vecino
más próximo, que es aún más simple. Las posiciones
t_{i}=i\timesT_{s} de remuestreo pueden escribirse de manera
equivalente como t_{i} = (m_{i} + c_{i})T, donde 0
\leq c_{i} < 1, y
(3)m_{i} =
\left\lfloor i\frac{T_{s}}{T}\right\rfloor,
\hskip1cmc_{i} = i\frac{T_{s}}{T}-m_{i},
A medida que c_{i} varía entre 0 y 1, t_{i}
varía entre m_{i}T y (m_{i}+1)T, y w(t) varía
entre w(m_{i}T)=s^{m}_{i} y
w((m_{i}+1)T)=s^{m}_{i}^{+1}. Según un método de
interpolación lineal, el valor de w(t) en una posición
t_{i} se calcula entonces como:
(4)w^{i} =
w(t_{i}) = (1 - c_{i}) \times s^{m_{i}} + c_{i} \times
s^{m_{i}+1}
Con la ayuda de la ecuación (4), el interpolador
SI espacial de la figura 3 convierte las derivaciones s^{j}
T-espaciadas a la salida del circuito de cierre en
ajustes w' de derivación Ts-espaciada que
representan las derivaciones del ecualizador. Para realizar esta
conversión, resulta necesario conocer o estimar la razón Ts/T entre
la velocidad binaria del canal y la frecuencia de muestreo tal como
se indica en la ecuación (3). Sin embargo, en el convertidor SRC de
frecuencias de muestreo de la figura 3 ya se encuentra disponible
una estimación de esta razón. El convertidor SRC remuestrea la
secuencia y_{n} Ts-espaciada en unos instantes
t_{k} = kT, la cual puede reescribirse como t_{k} = (m_{k} +
\mu_{k})Ts. En presencia de errores de fase, la
diferencia entre instantes de muestreo sucesivos varía del valor
nominal de T según t_{k} - t_{k-1} = T +
\tau_{k}T, donde \tau_{k} es un error de fase en el reloj
T-espaciado reconstruido. Entonces se llega a la
siguiente ecuación:
(5)(m_{k} -
m_{k-1} + (\mu_{k} - \mu_{k-1}) =
\frac{T}{T_{s}} + \tau_{k}
\frac{T}{T_{s}}
El bucle de recuperación de sincronización que
controla el convertidor SRC actúa para forzar el promedio del error
de fase a cero. Por tanto, el promedio de la cantidad en el lado
izquierdo de la ecuación (5) caerá en el valor real de T/Ts, o la
inversa de la razón que se necesita para la interpolación
lineal.
El esquema de conversión de la ecuación (4) es
relativamente simple, sin embargo, puede no ser óptimo desde el
punto de vista de la implementación. Una razón es que supone
multiplicaciones bastante complicadas de números de múltiples bits.
Esto podría relajarse hasta un cierto punto cuantificando el
coeficiente c_{i} del filtro de interpolación en un pequeño número
de bits, pero resultan posibles esquemas más sencillos. Estos
esquemas surgen al realizar la conversión antes del circuito de
cierre y los integradores, básicamente "doblándolo hacia atrás"
en el algoritmo de actualización ZF. Esto tiene como resultado la
topología genérica de la figura 4.
En la topología de la figura 4, se lleva a cabo
una conversión espacial a través de un medio 42 de retardo
fraccionario, el cual obtiene un vector V_{k} de referencia
Ts-espaciado de la secuencia a_{k} de datos
aplicando retardos en unas etapas de unas unidades de tiempo Ts a
una visión filtrada de la secuencia a_{k} de datos. La secuencia
Z_{k} síncrona de vectores de control, que se obtiene de la
secuencia e_{k} de errores y la secuencia V_{k} de
vectores de referencia, tiene Nz coeficientes z^{j} (j=0,...,
N_{z}-1), los cuales tienen ahora un espaciado de
T_{S} segundos, frente a los T segundos en la figura 3. Esto es
porque en la topología de la figura 4 el medio 42 de retardo
fraccionario realiza una conversión espacial en el dominio del
tiempo síncrono. El medio 42 de retardo fraccionario puede incluir
una matriz M lineal que realiza las operaciones de interpolación
espacial y de filtrado digital transformando unas decisiones
\hat{a}_{k} binarias en unas variables aptas para formar las
actualizaciones de derivación del ecualizador asíncrono. La matriz M
trabaja sobre la salida de un registro SR de desplazamiento que
realiza una conversión serie a paralelo sobre las estimaciones
\hat{a}_{k} binarias. Esta topología es muy genérica porque pude
cubrir respuestas objetivo arbitrarias y cualquier forma de
interpolación.
En lo sucesivo se mostrará como realiza la
conversión espacial de la ecuación (4) en una etapa temprana en la
topología del receptor de la figura 4 sin dificultar la actuación
del receptor. En la iteración k+1, con iteraciones realizadas a una
frecuencia 1/T, es decir, antes de la operación de interpolación
temporal, se obtiene de la ecuación (4):
(6)w^{i}{}_{k
- 1} = (1 - c_{i}) \times z^{m_{i}}{}_{k + 1} + c_{i} \times
z^{m_{i}+1}{}_{k+1},
\hskip1cmi = 0, ...,N_{w} - 1
Utilizando la ecuación (1), la ecuación (6) se
convierte en:
(7)w^{i}{}_{k
+ 1} = (1 - c_{i}) \times (z^{mi}{}_{k} + \mu\Delta^{mi}{}_{k}) +
c_{i} \times (z^{mi + 1}{}_{k} + \mu\Delta^{mi + 1}{}_{k} =
w^{i}{}_{k} + \mu \times ((1 - c_{i}) \times \Delta^{mi}{}_{k} +
c_{i} \times \Delta^{mi +
1}{}_{k})
Las operaciones implicadas en la ecuación (7) no
son todavía más sencillas que las de la ecuación (4) Sin embargo, la
ecuación (7) puede manipularse adicionalmente para reducir la
complejidad. Con ese fin, se utiliza la ecuación (2). Para mantener
las expresiones cortas, D se pone a cero en lo siguiente. Empleando
la expresión para \Delta^{j}_{k} en la ecuación (7), se
obtiene:
(8)w^{i}{}_{k
+ 1} = w^{i}{}_{k} + \mu \times e_{k} \times ((1 - c_{i}) \times
v_{k - m_{i}} + c_{i} \times v_{k - m_{i} -
1})
Una simplificación que se hace habitualmente a
fin de facilitar el cálculo de \Delta^{j}_{k} es sustituir
v_{k} por sgn(v_{k}), donde el operador sgn(x)
representa la operación de extracción del signo de la variable x. En
muchas aplicaciones, particularmente en receptores de grabación
óptica, la respuesta h_{k} de impulsos se elige habitualmente para
que sgn(v_{k}) = sgn (\hat{a}*h)_{k} = a_{k}.
Se supone implícitamente que el detector no comete errores de
decisión, por lo que \hat{a}_{k} = a_{k}. Los errores binarios
ocasionales no afectan de manera importante a los resultados que
siguen ni al rendimiento del sistema en general. Sustituyendo
v_{k} por sgn(v_{k}) = a_{k} en la ecuación (8) se
tiene la actualización simplificada:
(9)w^{i}{}_{k
+ 1} = w^{i}{}_{k} + \mu \times e_{k} \times ((1 - c_{i}) \times
a_{k - m_{i}} + c_{i} \times a_{k - m_{i} - 1}) = w^{i}{}_{k} + \mu
\times e_{k} \times
\alpha_{i}
La cantidad:
\alpha = (1 -
c_{i}) \times a_{k - m_{i}} + c_{i} \times a_{k - m_{i} -
1}
en la ecuación (9) puede calcularse
basándose en una lógica simple sin necesidad de multiplicaciones,
puesto que a_{k} \in {-1, 1}. Esto resulta evidente
reescribiendo \alpha_{i}
como:
Además, puesto que N_{W} está fijo, si la razón
Ts/T permanece casi constante a lo largo de toda la adaptación, lo
que ocurre en modo CLV (velocidad lineal constante) o en modo CAV
(velocidad angular constante) si la frecuencia de muestreo se ajusta
en consecuencia, entonces los valores m_{i} y c_{i} pueden
tabularse para cada índice i. Entonces los valores de la variación
\alpha_{i} cuaternaria pueden tabularse también.
Las figuras 5 y 6 ilustran dos realizaciones
diferentes del medio 42 de retardo fraccionario en la topología
genérica de la figura 4. Las dos realizaciones se refieren a dos
casos distintos, concretamente el caso de submuestreo
correspondiente a Ts > T y el caso de sobremuestreo de Ts < T,
respectivamente. Las implicaciones del esquema de la ecuación (9) se
consideran en cada escenario.
La figura 5 se refiere al caso de submuestreo,
que es el caso de mayor interés práctico, puesto que el dispositivo
de muestreo, el ecualizador y el convertidor SRC funcionan a la
frecuencia 1/Ts, que es menor que la velocidad 1/T binaria del
canal. Para los sistemas de grabación que comprenden discos
giratorios, esto puede resultar especialmente ventajoso a mayores
velocidades de rotación. Tómese el sistema DVR como ejemplo. Puesto
que la frecuencia de corte del canal DVR está en torno a 1/3T,
resulta posible un muestreo esencialmente sin pérdidas de
información hasta la frecuencia de Nyquist de 2/3T. A efectos de
complejidad computacional, se consideran posibles simplificaciones
del esquema de interpolación lineal de la ecuación (9). Esto es
posible sustituyendo \alpha_{i} por sgn(\alpha_{i})
en la ecuación (9). A partir de la ecuación (9), este signo se
determina mediante c_{i} según:
Esto da lugar con eficacia a un algoritmo de
muestra más próxima, también llamado interpolación del vecino más
próximo, para el cual la actualización de coeficientes en la
ecuación (9) se reduce a una correlación del error e_{k} con el
bit a_{k-Ji} de información, donde J_{i} se
selecciona para que J_{i}T sea lo más cercano posible a t_{i} =
iTs, es decir,
J_{i} = arg min | kT - iTs |
{}\hskip7.4cm ^{k}
\hskip7cm(12)
En la ecuación (11) surge una ambigüedad siempre
que c_{i} \approx 0,5 y a_{k-mi} \neq
a_{k-mi-1}. En ese caso, iTs se
encuentra en medio de m_{i}T y (m_{i}+1)T y la selección
de uno sobre el otro resultará en una inversión del signo en la
actualización de los coeficientes ZF. Esto sugiere que
sgn(a_{i}) no transmite en ese caso esencialmente ninguna
información de control. Para evitar el ruido de gradiente
resultante, para c_{i} \approx 0,5, la actualización de
coeficientes debería condicionarse en ausencia de una transición, es
decir, debería utilizarse eficazmente una cantidad ternaria:
El algoritmo resultante para la actualización de
los coeficientes del ecualizador es tan sencillo como su
contrapartida ZF síncrona. La topología resultante se ilustra en la
figura 5. Es un caso especial de la figura 4 porque la matriz M
lineal se reduce a un selector SEL que realiza las operaciones de
las ecuaciones (11) y (13). El selector se controla mediante las
variables m_{i} y c_{i} para i = 0,...,
N_{W}-1 proporcionadas por una calculadora CAL, a
la que a su vez se dota del valor T/Ts obtenido a través del
convertidor SRC. La calculadora realiza las operaciones descritas en
la ecuación (3).
En el caso de submuestreo, haciendo referencia de
nuevo a la topología de la figura 3, s_{n}, con un
espaciado de derivaciones de T segundos, tiene más coeficientes que
w_{n}, que tiene un espaciado de derivaciones de T_{S} segundos.
Por consiguiente, el número de integradores 22 que se utiliza es
mayor que N_{W}, el número de derivaciones del ecualizador. Al
realizar la conversión espacial antes de la etapa de integración,
tal como se ilustra en la figura 4, las variables en la entrada del
integrador se vuelven Ts-espaciadas, y el número de
integradores se reduce a N_{W}, con unos ahorros asociados en
hardware.
La figura 6 se refiere al caso de sobremuestreo,
que es de menor valor práctico, especialmente para canales de
grabación óptica cuyo espectro está limitado en banda por debajo de
la frecuencia de Nyquist. Sin embargo, en ciertos casos, resulta
necesario sobremuestrear la señal de reproducción, por ejemplo, a
fin de atajar las variaciones de la velocidad binaria del canal
durante la lectura de un disco en sistemas de grabación óptica (en
modo CAV). Cuando la señal de reproducción se sobremuestrea, o
T_{S} < T, la conversión espacial de un vector de control
T-espaciado requiere de interpolación.
En aplicaciones tales como la grabación digital,
la interpolación lineal tiende a tener buen rendimiento. Sin
embargo, no se garantiza que formas más simples de interpolación,
tales como la interpolación del vecino más próximo, funcionen bien,
especialmente a frecuencias de sobremuestreo elevadas. La
implementación preferida del medio 42 de retardo fraccionario en el
caso de sobremuestreo se ilustra en la figura 6. En realidad, es una
implementación de la interpolación lineal expresada por la ecuación
(10). La finalidad del selector CSEL de coeficientes es seleccionar
los interpolandos a_{k-mi} y
a_{k-mi-1} deseados de la
secuencia de salida del detector, dadas las variables m_{i}
calculadas por el calculador CAL mediante el uso de la ecuación (3).
Posteriormente, todos los interpolandos, para todo i = 0,...,
N_{W}-1, se reúnen en un vector, que luego se
multiplica por una matriz Q para generar las variables
\alpha_{i} en la ecuación (10). La matriz Q tiene N_{W} filas
y L columnas, donde L es la longitud del vector de interpolandos.
Cada fila de Q, denotada como Qi, tiene exactamente dos elementos no
nulos:
(14)Q_{i} =
\lfloor 0^{n}_{i}, 1 - c_{i}, c_{i}, 0^{L - 2 - n_{i}}
\rfloor
donde n_{i} = 0,...,
L-2. La multiplicación por matriz en la figura 6 es
tan sólo conceptual, puesto que el cálculo de los \alpha_{i}
puede realizarse sin multiplicación alguna, tal como indica la
ecuación (10). El algoritmo resultante para la actualización del
ecualizador asíncrono ZF en el caso de sobremuestreo es entonces
casi tan sencilla como su contrapartida de
submuestreo.
Según otra realización particular de la
invención, ilustrada en la figura 7, el medio 72 de retardo
fraccionario incluye:
- un filtro de tiempo discreto para filtrar la
secuencia a_{k} de datos para que la salida 100
del filtro se asemeje a la salida d_{k} objetivo del filtro, y
- un registro de desplazamiento fraccionario
(FSR) para aplicar retardos en pasos de Ts unidades temporales a la
salida 100 del filtro de tiempo discreto.
Según esta realización, la secuencia
V_{k} de vectores de referencia se produce en dos etapas,
tal como se ha representado en la figura 7. La primera etapa realiza
una operación de filtrado en tiempo discreto en la que a_{k} se
aplica al filtro cuya respuesta \hat{g}_{k} de impulsos se
asemeja a la respuesta g_{k} objetivo (o alternativamente se
asemeja a la respuesta impulsiva muestreada del canal). La salida de
este filtro se denota como 100 puesto que se asemeja
a la entrada d_{k} del detector deseado. De entre todas las
posibilidades, son de interés dos posibilidades de
\hat{g}_{k}:
(c) \hat{g}_{k} = gk, de donde
100 = d_{k}, y
(d) \hat{g}_{k} = \deltak, de donde
100 = a_{k}
En ambos casos, 100 ya se
encuentra disponible en la topología de la figura 4, de manera que
no se necesita hardware adicional para su cálculo. La segunda etapa
en la topología de la figura 7, llevada a cabo por el bloque
etiquetado como FSR, aplica retardos en pasos de Ts segundos a
100 a fin de obtener una versión V_{k}
aproximada de la secuencia de vectores de referencia. La síntesis de
retardos fraccionarios requiere de interpolación. Puesto que
\hat{g}_{k} tiende a tener un ancho de banda limitado, las
formas sencillas de interpolación, tales como las interpolaciones
del vecino más próximo (orden cero) y lineal tienden a funcionar
bien. Normalmente no resulta necesaria una interpolación de mayor
orden.
La figura 8 muestra un ejemplo de un sistema
según la invención que comprende una grabadora 81 para grabar una
secuencia 83 digital en un soporte 82 de grabación y un receptor 84
para leer la secuencia 85 grabada de dicho soporte de grabación. El
soporte 82 de grabación puede ser, por ejemplo, un disco óptico.
Los dibujos y su descripción en la presente
memoria ilustran antes que limitan la invención. Resultará evidente
que existen numerosas alternativas que caen dentro del alcance de
las reivindicaciones adjuntas. A este respecto, se realizan las
siguientes observaciones para terminar.
Existen numerosas maneras de implementar
funciones por medio de elementos de hardware o de software o de
ambos. A este respecto, los dibujos son muy esquemáticos,
representando cada uno sólo una posible realización de la invención.
Por tanto, aunque un dibujo muestre funciones diferentes como
bloques distintos, esto no excluye en modo alguno que un solo
elemento de hardware o de software lleve a cabo varias funciones, ni
excluye que una función sea realizada por un conjunto de elementos
de hardware o de software o de ambos.
Claims (13)
1. Receptor para producir una secuencia (a_{k})
de datos a una frecuencia 1/T de datos a partir de una secuencia
(r_{n}) recibida muestreada a una frecuencia 1/Ts de reloj,
asíncrona a la frecuencia 1/T de datos, comprendiendo el
receptor:
- un ecualizador (EQ) adaptativo para producir
una secuencia (y_{n}) ecualizada a partir de dicha secuencia
(r_{n}) recibida, funcionando dicho ecualizador a la frecuencia
1/Ts de reloj y teniendo un vector (W_{n}) de coeficientes
del ecualizador controlado por una secuencia (S_{n}) de
vectores de control mediante un bucle de control,
- un convertidor (SRC) de frecuencias de muestreo
para convertir dicha secuencia (y_{n}) ecualizada en una secuencia
(x_{k}) de entrada equivalente a proporcionar a un generador (21)
de errores a la frecuencia 1/T de datos,
- un generador de errores (21) para producir la
secuencia (a_{k}) de datos a partir de dicha secuencia (x_{k})
de entrada y una secuencia (e_{k}) de errores a utilizar en el
bucle de control,
en el que dicho bucle de control comprende:
- medios (22, 42, 72, 21) de producción de
información de control para obtener una secuencia (Z_{k})
síncrona de vectores de control a la frecuencia 1/T de datos a
partir de la secuencia (e_{k}) de errores y la secuencia (a_{k})
de datos, y
- un medio (TI) de interpolación temporal para
obtener la secuencia (S_{n}) de vectores de control a
partir de dicha secuencia (Z_{k}) síncrona de vectores de
control.
2. Receptor según la reivindicación 1, en el que
dicho medio (TI) de interpolación temporal incluye un medio de
interpolación de orden cero.
3. Receptor según la reivindicación 2, en el que
dicho medio de interpolación de orden cero comprende al menos un
circuito de cierre.
4. Receptor según las reivindicaciones 1 a 3, en
el que el bucle de control comprende adicionalmente medios (SI; 42;
72) de conversión espacial para convertir una secuencia inicialmente
T-espaciada generada dentro del bucle de control en
una secuencia Ts-espaciada equivalente para
controlar dicho vector (W_{n}) de coeficientes del
ecualizador.
5. Receptor según la reivindicación 4, en el que
dichos medios (SI; 42; 72) de conversión espacial están dispuestos
para realizar una interpolación lineal.
6. Receptor según la reivindicación 4, en el que
dichos medios (SI; 42; 72) de conversión espacial están dispuestos
para realizar una interpolación del vecino más próximo.
7. Receptor según cualquiera de las
reivindicaciones 4 a 6, en el que dichos medios de conversión
espacial incluyen un medio (SI) de interpolación espacial para
obtener el vector (W_{n}) de coeficientes del ecualizador a
partir de la secuencia (S_{n}) de vectores de control a la
salida del medio (TI) de interpolación temporal.
8. Receptor según cualquiera de las
reivindicaciones 4 a 6, en el que dichos medios (SC) de conversión
espacial incluyen un medio (42; 72) de retardo fraccionario para
obtener una secuencia (v_{k}) de vectores de referencia
T-espaciados a partir de la secuencia (a_{k}) de
datos aplicando retardos en pasos de Ts unidades de tiempo a una
versión filtrada de la secuencia (a_{k}) de datos, y en el que
dicha secuencia (Z_{k}) síncrona de vectores de control se
obtiene a partir de la secuencia (e_{k}) de errores y dicha
secuencia (V_{k}) de vectores de referencia.
9. Receptor según la reivindicación 8, en el que
el generador (21) de errores comprende:
- un detector (DET) de bits que tiene una
respuesta objetivo, para recibir la secuencia (x_{k}) de entrada y
para producir la secuencia (a_{k}) de datos,
- un filtro (G) objetivo para recibir dicha
secuencia (a_{k}) de datos y producir una salida (d_{k}) del
filtro objetivo, teniendo dicho filtro objetivo una respuesta
(g_{k}) de impulsos que delimita dicha respuesta objetivo y
- un medio (+) de comparación para comprar dicha
salida (d_{k}) del filtro objetivo con dicha secuencia (x_{k})
de entrada para obtener la secuencia (e_{k}) de errores,
comprendiendo dicho medio (72) de retardo
fraccionario:
- un filtro (^G) de tiempo discreto para filtrar
la secuencia (a_{k}) de datos de modo que la versión filtrada de
dicha secuencia (^d_{k}) de datos se parezca a dicha salida
(d_{k}) del filtro objetivo y
- un registro (FSR) de desplazamiento
fraccionario para aplicar retardos en pasos de Ts unidades de tiempo
a dicha versión filtrada de dicha secuencia (^d_{k}) de datos.
10. Receptor según cualquiera de las
reivindicaciones 1 a 9, para el uso en un sistema de grabación
digital.
11. Sistema digital que comprende un transmisor
para transmitir una secuencia digital a través de un soporte de
canal y un receptor para extraer dicha secuencia digital de dicho
soporte de canal, en el que dicho receptor es un receptor según
cualquiera de las reivindicaciones 1 a 9.
12. Método de adaptación de un ecualizador, para
su uso en un receptor, siendo el método para recibir una secuencia
(r_{n}) muestreada a una frecuencia 1/Ts de reloj y producir una
secuencia (a_{k}) de datos a una frecuencia 1/T de datos,
comprendiendo adicionalmente dicho método las etapas siguientes:
- una etapa de ecualización adaptativa de
producción de una secuencia (y_{n}) ecualizada a partir de la
secuencia (r_{n}) recibida usando un vector (W_{n}) de
coeficientes del ecualizador,
- una etapa (SRC) de conversión de frecuencias de
muestreo de conversión de dicha secuencia (y_{n}) ecualizada en
una secuencia (x_{k}) de entrada equivalente a procesar a través
de una etapa (21) de generación de errores a la frecuencia 1/T de
datos,
- una etapa (21) de generación de errores de
generación de una secuencia (e_{k}) de errores y la secuencia
(a_{k}) de datos a la frecuencia 1/T de datos a partir de dicha
secuencia (x_{k}) de entrada,
- una etapa de control de generación de una
secuencia (S_{n}) de vectores de control a partir de la
secuencia (e_{k}) de errores y la secuencia (a_{k}) de datos,
para controlar dicho vector (W_{n}) de coeficientes del
ecualizador,
en el que dicha etapa de control comprende:
- una etapa de producción de información de
control para obtener una secuencia (Z_{k}) síncrona de
vectores de control a la frecuencia 1/T de datos a partir de la
secuencia (e_{k}) de errores y la secuencia (a_{k}) de datos,
y
- una etapa (TI) de interpolación temporal para
obtener la secuencia (S_{n}) de vectores de control a
partir de dicha secuencia (Z_{k}) síncrona de vectores de
control.
13. Programa de ordenador para el uso en un
receptor, que comprende medios de código almacenados en un soporte
de almacenamiento legible por procesador, que cuando se ejecuta en
un medio de procesamiento programable de manera adecuada en el
receptor, hace que el receptor lleve a cabo el método según la
reivindicación 12.
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