ES2262810T3 - Prueba automatica integrada jerarquica. - Google Patents
Prueba automatica integrada jerarquica.Info
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Abstract
Un aparato para proporcionar autocomprobación integrada jerárquica para un sistema con chip, comprendiendo dicho aparato: un controlador BIST central; una pluralidad de circuitos BIST locales comprendiendo cada uno al menos un macro y al menos un generador de imagen de prueba para generar imágenes de prueba predefinidas; y al menos un medio de comunicación para realizar operaciones de control y transferencia entre dicho controlador BIST central y dicha pluralidad de circuitos BIST locales, realizando dicho controlador BIST central la prueba de los circuitos BIST locales en una forma jerárquica siguiendo un algoritmo de prueba jerárquico.
Description
Prueba automática integrada jerárquica.
La presente invención se refiere generalmente a
diseño de prueba de autoverificación integrado y para chips de
ordenador.
El diseño de autoverificación integrado BIST se
ha materializado comúnmente en memoria y chips de microprocesador.
Algunos diseños BIST se usan sólo una vez durante la comprobación
del nivel de oblea o del nivel de módulo para desechar los chips
defectuosos. Otros diseños BIST se usan para realizar
autocomprobación y reparación después de cada puesta en marcha,
durante toda la vida del chip. En el diseño actual de chip de alto
rendimiento, alta densidad, el BIST se ha convertido en un
componente crítico de circuito que determina el coste y tiempo de
desarrollo del producto para el mercado.
Un circuito típico BIST es una memoria de acceso
al azar dinámica de alta densidad (DRAM) que incluye un controlador,
memoria inmediata (caché), generador de imagen y comparador de
datos. (Por ejemplo, refiérase a Jeffery Dreibelbis, y col,
"Processor Based Built-in
Self-Test for Embedded DRAM", IEEE Journal of
Solid State Circuits, vol. 33, no. 11, nov. 1988, pags.
1731-1739). El controlador usa bits de señales para
comunicarse con un comprobador externo. Se pueden realizar
diferentes modos de prueba tal como START, STOP, CONTINUE, REFRESH,
READ y WRITE programando los bits de señales. Típicamente, el caché
puede almacenar 256 palabras de instrucción de 20 bits en múltiples
programas. Después que se alimenta el chip, el caché se cargará con
un conjunto de programas de prueba, que determina de qué manera se
comprobará el DRAM. El generador de imagen es capaz de generar
imágenes de prueba común tal como "1" compacto, "0"
compacto, tablero de control, rayas en fila, rayas en columna e
imagen superpuesta. El comparador de datos compara los datos leídos
desde el DRAM con los datos previstos que están escritos al DRAM, y
determina si el circuito pasa o falla la prueba.
Un análisis más detallado se puede realizar
durante la soldadura de la oblea o soldadura del módulo. Después
del escaneado cada fila y columna de la matriz de DRAM, una matriz
de registro de pila de direcciones integrada almacenará las
direcciones con las cuentas con fallos más elevados. Estas
direcciones se usarán para reparar activando las redundancias vía
técnicas de programación de protección.
Colocando muchos macros diferentes sobre un chip
único, un diseño de sistema con chip (SOC) se aprovecha totalmente
de la técnica de integración para lograr operaciones
multifuncionales. Por ejemplo, un chip de comunicación inalámbrica
puede comprender un macro de memoria DRAM intercalado, un macro de
memoria Instantánea, un microordenador central, un macro de señal
mixto, y algunos macros analógicos. Uno de los retos para diseñar un
complicado sistema de chip es verificar su diseño. Sin embargo,
puesto que la mayor parte de los terminales de entrada y salida de
cada macro se hacen inaccesible después de la integración, es
difícil realizar una comprobación de bajo coste y alta velocidad
que sea fiable de un sistema de chip.
Puesto que la mayor parte de los circuitos de
autocomprobación integrados existentes se realizan a la medida a
los macros individuales, el diseño BIST para memoria única o chips
de procesador no puede ser aplicado al sistema chip que incluye
tanto la memoria como los macros del procesador. El diseño BIST para
comprobación de memoria no se puede usar directamente para
comprobación del procesador, y viceversa. Por ejemplo, la patente
de US no. 5.995.731 describe el uso de múltiples controladores BIST
en y para comprobación de matrices de memoria. Además, no se conoce
un diseño BIST para frecuencia de radio analógica (RF), y macros de
señal mixta. La falta de comunicación y coordinación entre las
pruebas de macros diferentes complicarán además la complejidad del
problema
En consecuencia, se ha reconocido una necesidad
con respecto a proporcionar una metodología de autocomprobación
integrada eficaz para realizar la comprobación completa del sistema
con chip, con el fin de asegurar la fiabilidad del circuito y
comportamiento del diseño del sistema con chip.
La presente invención proporciona en
consecuencia, en un primer aspecto, un aparato según la
reivindicación 1.
Preferiblemente, dicho controlador BIST central
comprende una máquina de estado a través de la cual se ejecutan las
secuencias de prueba para cada macro.
Preferiblemente, dicho controlador BIST central
comprende un procesador que procesa programas de prueba
externos.
Preferiblemente, dicho controlador BIST central
comprende un espacio de memoria temporal que almacena datos
recogidos de cada macro para análisis externo posterior.
Preferiblemente, dicho espacio de memoria
temporal comprende una memoria de acceso aleatoria dinámica.
Preferiblemente, dicho controlador BIST central
comprende la lógica que realiza un algoritmo de prueba
jerárquico.
Preferiblemente, dicha lógica se adapta para
realizar pruebas en más de un nivel de prueba.
Preferiblemente, dicha lógica se adapta para
realizar al menos una prueba de nivel más alto antes de realizar al
menos una prueba de un nivel más bajo.
Preferiblemente, dicho macro comprende una
pluralidad de macros; y dicha lógica se adapta para determinar un
mecanismo de fallo dentro de cada macro y entre múltiples
macros.
Preferiblemente, dicha lógica se adapta para
abortar un procedimiento de prueba cuando se detecta un fallo
irreparable o fatal.
Preferiblemente, dicha lógica se adapta para
arreglar rápidamente un fallo reparable en al menos un circuito
BIST local en al menos un macro.
Preferiblemente, dicha lógica se adapta para
iniciar la comprobación en un nivel jerárquico diferente una vez
que se completa un nivel determinado de comprobación.
Preferiblemente, dicho controlador BIST central
comprende un espacio de memoria temporal que almacena datos
recogidos de cada macro para análisis externo posterior; y dicha
lógica se adapta para transferir datos a dicho controlador BIST
central y para almacenar datos en dicho espacio de memoria temporal
después que dicho al menos circuito BIST local completa un nivel
final de comprobación.
Preferiblemente, dicha lógica se adapta para
completar la prueba de señal después que dicho al menos un circuito
BIST local completa la comprobación de nivel final en cada
macro.
Preferiblemente, dicho al menos un medio de
comunicación comprende: orden y datos de bits; y bits de dirección
que dirigen dicha orden y bits de datos a al menos un macro
específico.
El aparato del primer aspecto preferiblemente
comprende además al menos un programa de prueba predeterminado
transferible a dicho controlador BIST central para programar órdenes
de prueba.
Preferiblemente, dicho controlador BIST central
comprende un procesador DSP.
El aparato del primer aspecto comprende
preferiblemente además al menos un circuito local redundante
dispuesto para fines de reparación.
En un segundo aspecto, la presente invención
proporciona un método para proporcionar autoverificación integrada
jerárquica para un sistema con chip según la reivindicación 8.
El método del segundo aspecto comprende
preferiblemente además la etapa de disponer al menos de un macro
asociado con dicho al menos un circuito BIST local.
Preferiblemente, dicha etapa para proporcionar
un controlador BIST central comprende disponer de almacenamiento
para órdenes de pruebas codificadas en hardware para cada macro.
Preferiblemente, dicha etapa para proporcionar
un controlador BIST central comprende disponer al menos un medio
programable que programa las órdenes de prueba para cada macro.
Preferiblemente, dicha etapa para proporcionar
un controlador BIST central comprende proporcionar una máquina de
estado a través de la cual se ejecutan las secuencias de prueba para
cada macro.
Preferiblemente, dicha etapa para proporcionar
un controlador BIST central comprende proporcionar un procesador
que procesa programas de prueba externos.
Preferiblemente, dicha etapa para proporcionar
un controlador BIST central comprende proporcionar un espacio de
memoria temporal que almacena datos recogidos de cada macro para
análisis externo posterior.
Preferiblemente, dicha etapa para proporcionar
un espacio de memoria temporal comprende proporcionar una memoria
de acceso aleatoria dinámi-
ca.
ca.
El método del segundo aspecto comprende
preferiblemente además la etapa de realizar un algoritmo de prueba
jerárquico.
Preferiblemente, dicha etapa para realizar un
algoritmo de prueba jerárquico comprende realizar pruebas en más de
un nivel de prueba.
Preferiblemente, dicha etapa para realizar un
algoritmo de prueba jerárquico comprende realizar al menos una
prueba de nivel más alto antes de realizar al menos una prueba de un
nivel más bajo.
Preferiblemente, dicho macro comprende una
pluralidad de macros; y dicha etapa para realizar un algoritmo de
prueba jerárquico comprende determinar un mecanismo de fallo dentro
de cada macro y entre múltiples macros.
Preferiblemente, dicha etapa para realizar un
algoritmo de prueba jerárquico comprende abortar un procedimiento
de prueba cuando se detecta un fallo irreparable o fatal.
Preferiblemente, dicha etapa para realizar un
algoritmo de prueba jerárquico comprende incitar con rapidez al
menos un circuito BIST local para arreglar un fallo reparable en al
menos un macro.
Preferiblemente, dicha etapa para realizar un
algoritmo de prueba jerárquico comprende iniciar la comprobación en
un nivel jerárquico diferente una vez que se completa un nivel de
prueba determinado.
Preferiblemente, dicha etapa para proporcionar
un controlador BIST central comprende proporcionar un espacio de
memoria temporal que almacena datos recogidos de cada macro para
análisis externo posterior; y dicha etapa para realizar un
algoritmo de prueba jerárquico comprende transferir datos a dicho
controlador BIST central y almacenar datos en dicho espacio de
memoria temporal después que dicho al menos un circuito BIST local
complete un nivel final de comprobación.
Preferiblemente, dicha etapa para realizar un
algoritmo de prueba jerárquico comprende la señalización de la
terminación de prueba después que dicho al menos un circuito BIST
local completa la comprobación de nivel final en cada macro.
Preferiblemente, dicha etapa de comunicación
comprende: proporcionar orden y bits de datos; y proporcionar bits
de dirección que dirigen dicha orden y bits de datos a al menos un
macro específico.
El método del segundo aspecto comprende
preferiblemente además la etapa de proporcionar al menos un programa
de prueba predeterminado transferible a dicho controlador BIST
central para programar las órdenes de prueba.
Preferiblemente, dicha etapa para proporcionar
un controlador BIST central comprende proporcionar un procesador
DSP.
El método del segundo aspecto comprende
preferiblemente además la etapa de proporcionar al menos un circuito
local redundante provisto con fines de reparación.
En una realización preferida, la presente
invención puede proporcionar un dispositivo de almacenamiento de
programa capaz de ser leído por la máquina, que materializa
tangiblemente un programa de instrucciones ejecutable por la
máquina para realizar las etapas del método según la reivindicación
8.
De acuerdo con al menos una realización
preferida actual de la presente invención, un método de diseño
(BIST) de autoverificación integrado jerárquico se proporciona para
comprobar un chip de sistema integrado con diversos macros y
bloques funcionales.
La presente invención contempla también
ampliamente, de acuerdo con al menos una realización, la disposición
de un controlador BIST central, uno o más circuitos BIST locales
para cada macro, y trayectorias de datos/control para realizar el
sistema con chip (SOC) de operaciones de prueba.
Se contempla además en este documento la
disposición de una metodología de prueba jerárquica que permite
diversos niveles (o más de un nivel) de comprobación en diferentes
macros. Por ejemplo, el nivel más alto de comprobación detecta cada
uno de las fallos de macro que no son reparable. El próximo nivel de
prueba detecta los fallos de interfaz de macro que no son
reparables. Los niveles siguientes de comprobación pueden incluir
autoreparación, autosintonización, y ajuste de parámetro para cada
macro con el fin de asegurar su comportamiento y funcionalidad. El
último nivel de comprobación realiza la depuración de interface y
análisis de rendimiento, y envía informes al comprobador
externo.
De acuerdo con al menos una realización
preferida actual de la presente invención, un controlador BSIT
central comprende: dispositivos programables para almacenar las
imágenes de prueba y programar las órdenes de prueba para cada
macro; para almacenar las matrices de prueba y programar los
comandos de prueba para cada macro; una máquina de estado para
ejecutar la secuencia de prueba para cada macro de una manera
ordenada; una memoria de acceso al azar dinámica (DRAM) para
recoger los datos retroalimentados desde los circuitos BIST locales;
y un procesador integrado para realizar las comprobaciones
intermacro e intramacro vía programas desde un comprobador
externo.
Adicionalmente contemplado en este documento se
encuentra una disposición de un algoritmo de prueba preferido que
realiza la autocomprobación y establece el criterio de parada de una
manera paralela y jerárquica para reducir el tiempo total de
prueba.
En resumen, una realización preferida de un
aspecto de la invención dispone de un aparato para proporcionar una
autocomprobación integrada jerárquica para un sistema con chip, el
aparato comprende: un controlador BIST central; al menos un
circuito BIST local; y al menos un medio de comunicación dispuesto
entre el controlador BIST central y al menos un circuito BIST
local.
Otro aspecto de una realización preferida de la
invención dispone un método para proporcionar autocomprobación
integrada jerárquica para un sistema con chip, el método comprende
las etapas de: proporcionar un controlador BIST central;
proporcionar al menos un circuito BIST local; y comunicación entre
el controlador BIST central y al menos un circuito BIST local.
Adicionalmente, otro aspecto de una realización
preferida de la invención proporciona un dispositivo de
almacenamiento de programa capaz de ser leído por la máquina, que
materializa de modo tangible un programa de instrucciones
ejecutable por la máquina para realizar las etapas del método que
proporciona la autoverificación integrada jerárquica para un
sistema con chip, comprendiendo el método las etapas de:
proporcionar un controlador BIST central; proporcionar al menos un
circuito BIST local; y comunicar entre el controlador BIST central;
y comunicación entre el controlador BIST central y al menos un
circuito BIST central.
Una realización preferida de la presente
invención se describirá ahora, sólo a modo de ejemplo, haciendo
referencia a los dibujos que se acompañan, en los que:
la fig. 1 ilustra un diseño de sistema con chip
(SOC) con unidades (BIST) de autocomprobación integradas
específicas.
la fig. 2 ilustra un esquema general de
autocomprobación integrado jerárquico para un sistema de chip y sus
subsistemas.
la fig. 3 lustra un diagrama de flujo de
programas de prueba que pueden ser ejecutados por unidades BIST
globales y locales.
La fig. 1 ilustra un diseño de sistema con chip
(SOC) con unidades (BIST) específicas de autocomprobación
integrada. Particularmente, la unidad 10 de control BIST central
envía información que incluye los bits de dirección y los bits de
orden a las unidades BIST locales 30a, 50a, 70a, 90a, 100a de macros
30, 50, 70, 90, 100, individuales respectivamente, y realiza de
forma preferible las pruebas siguientes de un modo jerárquico:
- pruebas de unidad de radiofrecuencia (RF)
macro 30, macro 50 de memoria instantánea, macro 70 de señal mixta,
macro 90 de memoria de acceso al azar dinámica, y procesador macro
100;
- una prueba de interfaz entre procesador macro
100 y DRAM macro 80, tal como lectura de datos procedentes del DRAM
al procesador, escritura de datos del procesador al DRAM, y
ejecución de los programas de comprobación del procesador desde el
DRAM macro;
- una prueba de interfaz entre RF macro 30 y
antena externa;
- una prueba de interfaz entre RF macro 30 y la
sección de la banda de base de la señal macro 70 mixta;
- una prueba de comunicación entre el macro 50
de memoria instantánea y las unidades (DSP) para procesar señales
digitales de señales macro 70 mixtas, por ejemplo, para almacenar
información en impulsos memoria instantánea procedentes del DSP,
para ejecutar el borrado en bloque; y
- una prueba de rendimiento de transferencia de
datos entre DRAM macro 90 y macro 50 de memoria instantánea, por
ejemplo, para intercambiar datos entre estas dos unidades.
Cuando la unidad 10 de control BIST central
detecta los fallos que están más allá de la reparación, la secuencia
de prueba preferiblemente se detendrá de inmediato, para ahorrar el
tiempo de comprobación. Todos los otros fallos reparables (si son
posibles de reparar) se arreglarán preferiblemente mediante los
circuitos BIST locales (30a, 50a, 70a, 90a, 100a) y se remitirán a
la unidad 10 de control BIST central para análisis adicional. La
fig. 2 ilustra un esquema general (BIST) de autocomprobación
integrado jerárquico para un sistema de chip y sus subsistemas. Por
ejemplo, un sistema de ordenador de mesa puede tener subsistemas
tales como multimedia, vídeo, audio, módem, interfaz, etc.).
Particularmente, la fig. 2 ilustra una jerarquía general que se
puede utilizar de acuerdo con al menos una realización preferida
actual de la presente invención. Según se muestra, está presente en
un nivel 200 de sistema o global, la comunicación sin chip, control
BIST global y un programa BIST global. En un nivel 205 de
subsistema es decir, una "etapa" inferior en la jerarquía, por
otra parte, las funciones de comunicación con chip, control BIST de
segundo nivel (o nivel intermedio) y programación BIST de segundo
nivel (o nivel intermedio) pueden estar asociadas con diversos
subsistemas en 207a, 207b, 207c, etc. Por consiguiente, a un nivel
210 "local" de la jerarquía, el control BIST local y la
programación BIST local pueden estar asociados preferiblemente con
diversos centrales o macros en 212a, 212b, 212c, 212d, etc. Se
debería apreciar en términos generales que mientras existe
preferiblemente al menos un subsistema (aunque típicamente más de
uno) asociado con el subsistema del "nivel" 205 que está
subordinado al sistema global en el nivel 200, existe al menos una
central o macro (aunque típicamente más de uno) asociado con el
"nivel" 210 local que está subordinado a cada subsistema.
En una realización preferida de la presente
invención, cada subsistema tiene preferiblemente una unidad BIST
local, en un nivel "inferior" o "primero" de la jerarquía,
para proporcionar funciones de prueba estándar tales como READ,
WRITE, EXECUTE, y RETURN. Tal unidad BIST local proporciona también
preferiblemente funciones de prueba que son específicas al
subsistema en el cual reside. Por ejemplo, la unidad BIST local en
un DRAM macro puede tener un generador de imagen para generar
imágenes de prueba predefinidas para la matriz de memoria. La
unidad BIST local es un procesador macro que tiene preferiblemente
un programa generador para producir programas predefinidos para la
unidad central (CPU) de procesamiento. (Observe que la unidad
central CPU puede ser también una unidad DSP). Todos los circuitos
BIST locales están equipados con una interfaz común para facilitar
la comunicación entre la unidad BIST global y las unidades BIST
locales. Este canal de comunicación puede ser un bus en serie, bus
paralelo o cualquier bus estándar existente. Si los circuitos BIST
locales no tienen una interfaz común, entonces se materializará una
interfaz específica para cada circuito BIST local preferiblemente
en la unidad BIST global para establecer un canal de
comunicación.
La comunicación con chip permite que la unidad
BIST global realice diversos controles y operaciones de
transferencia de datos en las unidades BIST locales. Las
operaciones de control permiten que una unidad BIST global para
iniciar una BIST local, parar una BIST local o solicitar la
condición de una BIST local. Las operaciones de transferencia de
datos permiten que la unidad BIST global almacene el programa de
prueba en una unidad BIST local o lea los resultados de la prueba
desde una BIST local. Además, la comunicación con chip permite a la
unidad BIST local realizar el control y operaciones de transferencia
de datos entre dos o más unidades BIST. Por ejemplo, las
operaciones de control pueden iniciar más de una BIST local, parar
más de una BIST local, o solicitar la condición de más de una BIST
local. Las operaciones de transferencia de datos pueden almacenar
el programa de prueba en más de una unidad BIST local, leer los
resultados de la prueba de una o más BIST locales, o realizar la
comprobación macro a macro vía las unidades BIST locales
designadas.
Una característica fundamental de una BIST
global es su capacidad para determinar si el macro local está
funcionando o no adecuadamente de acuerdo a las especificaciones de
diseño. Si no lo está, entonces la unidad BIST global
preferiblemente la sustituye con una unidad local redundante.
La fig. 3 ilustra un diagrama de flujo de
programas de prueba que se pueden ejecutar por las unidades BIST
locales y globales.
Según se muestra, los programas BIST jerárquicos
se encuentran primero cargados (302) preferiblemente. El programa
BIST local n se hace funcionar entonces preferiblemente (304).
Cuando el fallo está asociado con el informe (306) de BIST local
correspondiente, el proceso termina (308). En caso contrario, se
realiza (310) una determinación para comprobar si n es igual a N,
la última representa el número completo disponible de programas
BIST locales. Si no es así, n se incrementa en 1 (312) y se vuelve a
retomar la etapa 304. Si es así, entonces se pone en marcha en 314
un BIST de segundo nivel o nivel intermedio. En este caso, el
sistema BIST interrogará también preferiblemente cada BIST de los
subsistemas de modo secuencial o en otro orden definido.
Finalmente, el BIST global o de nivel superior es preferiblemente
puesto en marcha en 316. Al estar el fallo asociado con el informe
(318) del BIST de nivel superior, el procedimiento termina (320). Si
"pasa", entonces el BIST jerárquico se considera que se
completa en 322. Mientras que la etapa 322 corresponde a una
terminación con éxito del procedimiento, las etapas 308 y/o 320
pueden con prontitud realizar una terminación prematura del proceso
en el caso de un fallo irreparable, en cuyo caso se notificará a un
operario o comprobador externo a ese efecto, o la activación de los
programas de comprobación adicionales o incluso programas de
autoreparación en el caso de un fallo con posibilidad de ser
reparado.
De acuerdo con al menos una realización
preferida actual de la presente invención, los programas de pruebas
pueden ser predefinidos por la unidad BIST global o cargados
externamente vía el canal de comunicación sin chip. Los programas
de prueba para los subsistemas se pueden ejecutar en paralelo
mediante las unidades BIST locales para reducir el tiempo de
prueba. Cuando una unidad BIST local detecta un fallo irreparable,
se informa a la unidad BIST global vía el canal de comunicación
inter BIST con chip. La unidad BIST global termina posteriormente
la comprobación y señales de fallo con relación al comprobador
externo vía el canal de comunicación sin chip si no existe una
unidad extra preparada para sustituir el nivel global. Por otra
parte, si se detectan fallos reparables a nivel local, los
programas de prueba múltiples tal como activación de redundancia y
ajuste de rendimiento se pueden poner en marcha para cada
subsistema. Para mejorar la eficacia de la comprobación, el
programa de prueba que proporciona la cobertura más elevada de
fallos se ejecutará primero. Después que todas las unidades BIST
locales ejecutan con éxito sus comprobaciones de los subsistemas
respectivos, la unidad BIST global realizará la prueba final del
sistema.
Se debería apreciar que la presente invención,
de acuerdo con al menos una realización preferida actual, contempla
ampliamente una jerarquía de BIST que puede estar compuesta de dos
niveles, tres niveles, cuatro niveles o cualquier número concebible
de niveles por encima de cuatro. Se debería aplicar preferiblemente
principios similares en cada caso con respecto a la relación entre
una BIST de un nivel y una BIST de uno o más niveles de un nivel
inmediatamente inferior en la jerarquía.
Se debe comprender que la presente invención, de
acuerdo con al menos una realización preferida actual, incluye un
controlador BIST central, al menos un circuito BIST local, y al
menos un medio de comunicación proporcionado entre el controlador
BIST central y al menos un circuito BIST local. Conjuntamente, el
controlador BIST central, al menos un circuito BIST local y al
menos un medio de comunicación se pueden materializar en al menos un
ordenador con fines generales que pone en marcha programas
adecuados de software. Estos se pueden materializar también en al
menos un Circuito Integrado o parte de al menos un Circuito
Integrado. De este modo se comprende que la invención se puede
materializar en hardware, software o una combinación de
ambos.
ambos.
Aunque las realizaciones con fines ilustrativos
de la presente invención se han descrito en este documento haciendo
referencia a los dibujos que se acompañan, se debe comprender que la
invención no se limita a aquellas realizaciones exactas, y que
diversos otros cambios y modificaciones se pueden efectuar por un
experto en la técnica sin apartarse del alcance de la
invención.
Claims (9)
1. Un aparato para proporcionar
autocomprobación integrada jerárquica para un sistema con chip,
comprendiendo dicho aparato:
un controlador BIST central;
una pluralidad de circuitos BIST locales
comprendiendo cada uno al menos un macro y al menos un generador de
imagen de prueba para generar imágenes de prueba predefinidas; y
al menos un medio de comunicación para realizar
operaciones de control y transferencia entre dicho controlador BIST
central y dicha pluralidad de circuitos BIST locales, realizando
dicho controlador BIST central la prueba de los circuitos BIST
locales en una forma jerárquica siguiendo un algoritmo de prueba
jerárquico.
2. El aparato según la reivindicación 1,
en el que dicho controlador BIST central comprende almacenamiento
para órdenes de prueba codificadas en hardware para cada macro.
3. El aparato según la reivindicación 2,
en el que dicho controlador BIST central comprende al menos un
medio programable que programa las órdenes de prueba para cada
macro.
4. El aparato según la reivindicación 2,
en el que dicho controlador BIST central comprende una máquina de
estado a través de la cual se ejecutan las secuencias de prueba para
cada macro.
5. El aparato según la reivindicación 2,
en el que dicho controlador BIST central comprende un procesador
que procesa los programas de prueba externos.
6. El aparato según la reivindicación 2,
en el que dicho controlador BIST central comprende un espacio de
memoria temporal que almacena los datos recogidos de cada macro para
análisis externo posterior.
7. El aparato según la reivindicación 2,
en el que dicho espacio de memoria temporal comprende una memoria
de acceso al azar dinámica.
8. Un método para proporcionar
autocomprobación integrada jerárquica para un sistema con chip,
comprendiendo dicho método las etapas de:
proporcionar un controlador BIST central;
proporcionar una pluralidad de circuitos BIST
locales comprendiendo cada uno al menos un macro y al menos un
generador de imagen de prueba para generar imágenes de prueba
predefinidas; y
comunicar operaciones de control y transferencia
entre dicho controlador BIST central y dicha pluralidad de
circuitos BIST locales, realizando dicho controlador BIST central la
prueba de los circuitos BIST locales en un modo jerárquico que
sigue un algoritmo de prueba jerárquico.
9. Un dispositivo de almacenamiento de
programa capaz de ser leído por la máquina, materializando de modo
tangible un programa de instrucciones que se puede ejecutar por la
máquina para realizar las etapas del método para proporcionar
autocomprobación integrada jerárquica para un sistema con chip según
la reivindicación 8.
Applications Claiming Priority (2)
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| US863952 | 2001-05-23 | ||
| US09/863,952 US6728916B2 (en) | 2001-05-23 | 2001-05-23 | Hierarchical built-in self-test for system-on-chip design |
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