ES2276806T3 - Deteccion de fase digital, lineal, sin banda muerta. - Google Patents
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Abstract
Un bucle de bloqueo de fase (200) fraccionario en N que comprende: un detector de fase (201; 1200) que comprende: una primera entrada dispuesta para recibir una señal de reloj de referencia; una segunda entrada dispuesta para recibir una señal de realimentación; y un circuito de comparación para generar una señal de salida de un detector de fase que es función de la diferencia de fase entre la señal de reloj de referencia y la señal de realimentación; un filtro (207) de bucle para generar una señal de control de frecuencia proveniente de la señal de salida del detector de fase; un circuito (209) para generar una señal de salida del bucle de bloqueo de fase que tiene una frecuencia que está controlada por la señal de control de frecuencia; un divisor (205) de frecuencia para generar la señal de realimentación a partir de la señal de salida del bucle de bloqueo de fase; y un modulador de sigma-delta (211) para generar valores de división para dicho divisor de frecuencia; caracterizado porqueel bucle de bloqueo de fase comprende, además, medios para desplazar un punto de funcionamiento del detector de fase a una posición con una señal de salida del detector de fase distinta de cero y una diferencia de fase distinta de cero correspondiente entre la señal de reloj de referencia y la señal de realimentación, de manera que la señal de salida del detector de fase, para un margen predeterminado de diferencias de fase, tanto positivas como negativas, entre la señal de reloj de referencia y la señal de realimentación, es generada como una función substancialmente lineal de la diferencia de fase entre la señal de reloj de referencia y la señal de realimentación.
Description
Detección de fase digital, lineal, sin banda
muerta.
La presente invención se refiere a
sintetizadores de frecuencia y a modulación directa, más
particularmente a bucles de bloqueo de fase, e incluso más
particularmente, a detectores de fase digitales para uso en bucles
de bloqueo de fase.
Los bucles de bloqueo de fase (PLL) son bien
conocidos, y son útiles para generar señales oscilantes en muchos
tipos de circuitos, incluidos los circuitos de radio, pero sin
limitarse a ellos. En sistemas de comunicaciones digitales, por
ejemplo, en comunicaciones telefónicas entre móviles que funcionan
según los sistemas de GSM o DCS, los PLL pueden emplearse para
efectuar modulación de fase continua (CPM) de una señal
portadora.
La figura 1 es un diagrama de bloques de un PLL
100 divisor de enteros convencional. Un detector de fase 101
compara la fase de una señal suministrada por un oscilador 103 de
referencia con la fase de una señal de realimentación suministrada
por un divisor 105 de frecuencia. La salida del detector de fase,
que representa la diferencia de fase entre las dos señales de
entrada, es filtrada por un filtro 107. La salida filtrada se usa,
luego, para controlar la frecuencia de una señal de salida generada
por un oscilador controlado mediante voltaje (VCO) 109. La señal de
salida del VCO 109, además de ser suministrada como una salida del
PLL, es suministrada, también, como una entrada al divisor 105 de
frecuencia, y es, por tanto, el origen de la fuente de
realimentación. El PLL 100 está regido por las siguientes
ecuaciones:
(1)i_{e} =
K_{P}\left(\Phi_{R} -
\frac{\Phi_{0}}{N}\right)
\Phi_{0} =
i_{e}Z(s)
\frac{K_{v}}{s},
en las que s, K_{P},
Z(s) y K_{V} son la frecuencia compleja, la ganancia del
detector de fase, la transimpedancia del filtro de bucle y la
ganancia del VCO, respectivamente, y \Phi_{R}, \Phi_{O} e
i_{e} son la fase de referencia (o frecuencia tal que
2\pif=s*\Phi), la fase del VCO y la corriente de error
del detector de fase,
respectivamente.
Resolviendo las ecuaciones anteriores para
\Phi_{O}, se obtiene el resultado bien conocido de que
f_{O}=N\cdotf_{R}, es decir, la frecuencia del
VCO es un múltiplo entero de la frecuencia de referencia.
Dado que el tiempo de respuesta del bucle a
cambios de N (por ejemplo, cuando se selecciona un nuevo
canal) es proporcional a 1/f_{R} (es decir, tarda en
estabilizarse un cierto número de ciclos de referencia) y que la
separación mínima entre canales es igual a f_{R}, hay un
conflicto en la elección de la frecuencia de referencia. Es decir,
sería deseable establecer un valor bajo para f_{R} a fin de
reducir la separación mínima de canal. Sin embargo, tal ajuste
tendría como resultado un mayor tiempo de respuesta de bucle, lo
que no es deseable.
Para solventar la limitación anterior de
separación entre canales, se han ideado dispositivos PLL
fraccionarios de N valores. Empleando un divisor de módulo
variable, mejor que un divisor de enteros, es posible conseguir
relaciones de división más flexibles. Por ejemplo, realizar tres
divisiones sucesivas por 20 seguidas de una división por 21 tiene
como resultado un factor de división medio de (3\cdot20 + 21)/4 =
20,25 y una separación entre canales de f_{R}/4. Debido a
la naturaleza repetitiva de esta división de módulo variable, sin
embargo, se generarán tonos espurios (aquí en f_{0} \pm
n\cdotf_{R}) que modularán el VCO.
Recientemente, se han empleado moduladores de
\Delta\Sigma para conformar la respuesta de espurios del
divisor fraccionario en N. Un gráfico que ilustra una distribución
de densidad de ruido de \Delta\Sigma típica se muestra en la
figura 2. El tono espurio es reemplazado por un espectro de tonos
espurios con la mayor parte de la energía de espurios desplazada,
en el dominio de la frecuencia, más allá de la anchura de banda del
PLL, que está centrada, esencialmente, alrededor de
f_{R}/2, donde f_{R} es la frecuencia del reloj
del modulador de \Delta\Sigma. Un suelo de ruido térmico (por
ejemplo, ruido térmico atribuible al circuito divisor) también está
incluido. Como consecuencia de la conformación realizada por el
modulador de \Delta\Sigma, esta energía espuria tendrá un
efecto sustancialmente reducido en la señal de salida del PLL.
Una realización ilustrativa de un PLL 200
fraccionario en N de \Delta\Sigma está ilustrada en la figura
3. El detector de fase 201, el oscilador 203 de referencia, el
filtro 207 y el VCO 209 son análogos a los elementos homólogos
descritos con relación a la figura 1, y, por lo tanto, no necesitan
ser descritos aquí con detalle. El divisor 205 de frecuencia es
capaz, en este caso, de dividir por un módulo entero en el margen
de N\pmM, y tiene dos entradas: una para recibir un
valor para N, y otra para recibir un valor para M.
Variando apropiadamente el valor de M como se ha descrito más
arriba, se puede alcanzar un módulo de división efectivo de
N+\deltaN. Está previsto un modulador de
\Delta\Sigma 211 que recibe un valor de canal deseado, y
genera, a partir de éste, valores apropiados para N y para
M. En la realización ilustrativa, se muestra un modulador de
\Delta\Sigma de primer orden, pero esto no es esencial.
El ruido de \Delta\Sigma será suprimido por
la respuesta del bucle (es decir, si la anchura de banda del bucle
no es demasiado grande), pero, para evitar tonos espurios debidos a
los ciclos de límite del modulador de \Delta\Sigma (es decir,
un comportamiento repetitivo asociado con tener un periodo que es
demasiado corto), se añade, típicamente, ruido extra
("temblor") para hacer más aleatorio el ruido de
\Delta\Sigma. Este está modelado, en la figura 3, mediante el
circuito sumador 213 que suma un valor de temblor al ruido de
\Delta\Sigma. El valor resultante es, luego, cuantificado, lo
que añade su propio ruido de cuantificación,
e_{q}(k). El valor resultante M, que es
generado en la salida del modulador de \Delta\Sigma 211, es
suministrado a una de las entradas de módulo del divisor 205 de
frecuencia.
Para que sea posible la conformación del ruido,
el módulo divisor no debe ser elegido de manera que presente,
solamente, los dos factores enteros más próximos, sino que, por el
contrario, debe variarse entre, por ejemplo,
N-M, ..., N+M. Este margen adicional de módulo se requiere si el ruido va a ser desplazado en el dominio de la frecuencia, lejos de la portadora de VCO; de otra manera, el filtro de bucle no será capaz de suprimir el ruido de \Delta\Sigma. Como consecuencia de este margen ampliado de módulo divisor, aumentará el error de fase instantáneo. Las ecuaciones de bucle de \Delta\Sigma resultan, entonces:
N-M, ..., N+M. Este margen adicional de módulo se requiere si el ruido va a ser desplazado en el dominio de la frecuencia, lejos de la portadora de VCO; de otra manera, el filtro de bucle no será capaz de suprimir el ruido de \Delta\Sigma. Como consecuencia de este margen ampliado de módulo divisor, aumentará el error de fase instantáneo. Las ecuaciones de bucle de \Delta\Sigma resultan, entonces:
(2)i_{e} =
k_{P}\left(\Phi_{R} - \frac{\Phi_{0}}{N + \delta N} + N_{\Delta
\Sigma}\right)
\Phi_{0} =
i_{e}Z(s)
\frac{K_{v}}{s},
en las que
N+\deltaN y N_{\Delta \Sigma} representan la
relación de división fraccionaria y el ruido de modulador de
\Delta\Sigma, respectivamente. La figura 4 es un gráfico que
ilustra el espectro de salida del divisor 205 de
frecuencia.
La figura 5 es un diagrama de bloques de una
realización típica del detector 201 de fase convencional. El uso de
circuitos de retención 501, 503 digitales primero y segundo permite
múltiples estados (no mostrados en la figura 5) y, por tanto, un
margen ampliado del detector 201 de fase. Durante el funcionamiento,
el primer circuito de retención 501 controla si una primera bomba
de carga 505 está activada o desactivada. De manera similar, el
segundo circuito de retención 503 controla si la segunda bomba de
carga 507 está activada o desactivada. Las bombas de carga primera
y segunda 505, 507 están conectadas en serie, estando suministrada
la corriente de salida, i_{e}, del detector de fase en el
punto de conexión entre las dos bombas de carga. La magnitud de la
intensidad de salida, i_{e}, del detector de fase está
relacionada con si están activadas ambas, una, o ninguna de las
bombas de carga primera y segunda 505, 507. El periodo de tiempo que
i_{e} es distinta de cero es función de la diferencia de
fase entre las dos señales de entrada, \Phi_{a} y \Phi_{b}.
Cada una de estas señales es suministrada a una entrada de reloj de
uno de los respectivos circuitos de retención primero y segundo
501, 503. La primera de estas señales que presenta un flanco de
sincronización hace que la salida del circuito de retención
correspondiente sea validada, lo que, a su vez, hace que se active
la bomba correspondiente de las bombas de carga, primera y segunda
505, 507. Cuando, subsiguientemente, el flanco de sincronismo de la
señal de entrada restante es validado, esto hace, también, que la
salida de su circuito de retención correspondiente sea validada.
Las salidas de ambos circuitos de retención primero y segundo 501,
503 son suministradas, además, a entradas respectivas de una puerta
Y lógica 509, cuya salida es suministrada a las entradas de RESET
(REPOSICIÓN) de ambos circuitos de retención primero y segundo 501,
503. Consecuentemente, cuando las salidas de ambos circuitos de
retención 501, 503 son validadas, la salida de la puerta Y 509 será,
también, validada, reponiendo, por lo tanto, ambos circuitos de
retención 501, 503. Estos son ahora inicializados para repetir el
proceso, de nuevo, durante el próximo ciclo. Como resultado, la
intensidad de salida i_{e} es un valor positivo (que es
suministrado por la primera bomba de carga 505), si la primera señal
de entrada \Phi_{a} conduce a la segunda señal de entrada
\Phi_{b}, o un valor negativo (que es sacado por la segunda
bomba de carga 507), si la segunda señal de entrada \Phi_{b}
conduce a la primera señal de entrada \Phi_{a}.
En la figura 6 se representa una función de
transferencia típica de un detector de fase, en la que la intensidad
media de salida del detector de fase, i_{e\_avg}, aparece
dibujada en función de la diferencia de fase, \Delta\Phi. En la
figura 6 no aparece mostrada una "zona muerta" que estaría
asociada con el detector de fase ilustrado en la figura 5. La zona
muerta, y modos de tratar con ella, se exponen con mayor detalle
más abajo.
La salida del detector de fase está diseñada, a
menudo, con bombas de carga que tienen un estado desactivado de
alta impedancia. Este estado desactivado de alta impedancia
convierte, efectivamente, al filtro de bucle en un integrador (es
decir, si la transimpedancia Z(s) es capacitiva). En
la figura 7 se muestra una ejecución simplificada de una bomba de
carga que puede ser usada como cualquiera de las bombas de carga
505, 507. En este diseño simplificado, la corriente de la etapa
"de abajo" es sacada por el transistor 707 cuando se valida la
señal "de abajo" 709. La corriente para la etapa "de
arriba" es suministrada por la disposición de espejo de
corriente de los transistores 701, 703 y 705 cuando se valida la
señal "de arriba" 711.
Haciendo referencia de nuevo a las figuras 3 y
5, cuando el PLL 201 está siguiendo, adecuadamente, su referencia,
\Phi_{R}, ambos circuitos de retención 501, 503 del detector de
fase se disparan casi simultáneamente, debido al hecho de que la
diferencia de fase entre las dos señales de entrada llega a ser muy
pequeña. La señal de reposición repone, inmediatamente, los
circuitos de retención primero y segundo 501, 503, y, como
consecuencia, solo aparecen puntas cortas en las salidas de los
circuitos de retención, demasiado rápidas para activar las
respectivas bombas de carga primera y segunda 505, 507.
De hecho, aún cuando haya un pequeño error de
fase (es decir, error de seguimiento), los circuitos de retención
primero y segundo 501, 503 se repondrán demasiado rápido para que
reaccionen las bombas de carga 505, 507. Consecuentemente, la
función de transferencia del detector de fase estará caracterizada
por una pequeña banda muerta (región de baja ganancia) alrededor
del origen. Una técnica común para combatir esta banda muerta es
utilizar un circuito 801 de retardo, que añade un retardo \deltaT
a la señal de reposición, como se ilustra en la figura 8. Con este
retardo extra, los pulsos de subida y de bajada serán, cada uno, lo
bastante largos para activar las bombas de carga, eliminando de ese
modo la banda muerta.
A pesar del uso del circuito 801 de retardo
según se describe más arriba, los PLL fraccionarios en N valores
basados en \Delta\Sigma referidos en la literatura han tenido, a
menudo, un peor comportamiento ante el ruido en comparación con sus
homólogos divisores de enteros. Esto ha impedido su uso en
aplicaciones exigentes, como teléfonos celulares. El origen de este
ruido excesivo se ha atribuido, convencionalmente, al ruido del
modulador de \Delta\Sigma, aún cuando, como se muestra en la
figura 2, el ruido pueda estar producido para que caiga fuera de la
anchura de banda del bucle.
Consecuentemente, es deseable proveer
componentes y técnicas para mejorar el comportamiento ante el ruido
de los PLL fraccionarios en N.
Debe resaltarse que los términos
"comprende" y "comprendiendo", cuando se usan en esta
memoria descriptiva, se considera que especifican la presencia de
características, enteros, operaciones o componentes expresos; pero
el uso de estos términos no excluye la presencia o añadidura de una
o más características, enteros, operaciones, componentes o grupos
de los mismos.
De acuerdo con un aspecto de la presente
invención, los anteriores y otros objetos se alcanzan mediante un
bucle de bloqueo de fase fraccionario en N que comprende:
- un detector de fase que comprende:
- una primera entrada dispuesta para recibir una señal de reloj de referencia;
- una segunda entrada dispuesta para recibir una señal de realimentación; y
- un circuito de comparación para generar una señal de salida de un detector de fase que es función de la diferencia de fase entre la señal de reloj de referencia y la señal de realimentación;
un filtro de bucle para generar una señal de
control de frecuencia proveniente de la señal de salida del detector
de fase;
un circuito para generar una señal de salida del
bucle de bloqueo de fase que tiene una frecuencia que está
controlada por la señal de control de frecuencia;
un divisor de frecuencia para generar la señal
de realimentación a partir de la señal de salida del bucle de
bloqueo de fase; y
un modulador de sigma-delta para
generar valores de división para dicho divisor de frecuencia;
caracterizado porque el bucle de bloqueo de fase
comprende, además, medios para desplazar un punto de funcionamiento
del detector de fase a una posición con una señal de salida del
detector de fase distinta de cero y una diferencia de fase distinta
de cero correspondiente entre la señal de reloj de referencia y la
señal de realimentación, de manera que la señal de salida del
detector de fase, para un margen predeterminado de diferencias de
fase tanto positivas como negativas entre la señal de reloj de
referencia y la señal de realimentación, es generada como una
función substancialmente lineal de la diferencia de fase entre la
señal de reloj de referencia y la señal de realimentación.
El circuito de punto de funcionamiento puede
adoptar cualquiera entre varias realizaciones alternativas. Por
ejemplo, si el detector de fase se emplea en un bucle de bloqueo de
fase, por lo que la frecuencia de salida del bucle de bloqueo de
fase es función de la señal de salida del detector de fase, el
circuito de punto de funcionamiento puede perder una parte
predefinida de la señal de salida para evitar, de esa manera, que la
señal de salida que se ha perdido influya sobre la frecuencia de
salida del bucle de bloqueo de fase.
De manera alternativa, cuando la señal de salida
sea una intensidad de salida y el circuito de comparación comprenda
un primer circuito que valida una primera señal de control de bomba
de carga en respuesta a un flanco de la primera señal; un segundo
circuito que valida una segunda señal de control de bomba de carga
en respuesta a un flanco de la segunda señal; una primera bomba de
carga que contribuya con una intensidad positiva a la intensidad de
salida en respuesta a la validación de la primera señal de control
de bomba de carga; una segunda bomba de carga que contribuya con
una intensidad negativa a la intensidad de salida en respuesta a la
validación de la segunda señal de control de bomba de carga; y
lógica de reposición que suministre una señal de reposición a cada
uno de los circuitos primero y segundo en respuesta a ambas primera
y segunda señales de control de bomba de carga que se están
validando, el circuito de punto de funcionamiento puede comprender
un circuito de retardo que retarde al menos una de las señales de
control de las bombas de carga primera y segunda al ser
suministradas a la lógica de reposición, en la que el tiempo que
tarda la primera señal de control de bomba de carga en ser
suministrada a la lógica de reposición no es igual que el tiempo que
tarda la segunda señal de control de bomba de carga en ser
suministrada a la lógica de reposición. En esta alternativa, el
circuito de retardo puede estar diseñado para retardar solamente una
de las señales de control de bomba de carga primera y segunda al
ser suministradas a la lógica de reposición. De manera alternativa,
puede retrasar ambas señales de control de bomba de carga primera y
segunda al ser suministradas a la lógica de reposición.
En todavía otra alternativa, en la que la señal
de salida es un voltaje de salida y el circuito de comparación
comprende un primer circuito que valida una primera señal de control
de generador de voltaje en respuesta a un flanco de la primera
señal; un segundo circuito que valida una segunda señal de control
de generador de voltaje en respuesta a un flanco de la segunda
señal; un primer generador de voltaje que contribuye con un voltaje
positivo al voltaje de salida en respuesta a la validación de la
primera señal de control de generador de voltaje; un segundo
generador de voltaje que contribuye con un voltaje negativo al
voltaje de salida en respuesta a la validación de la segunda señal
de control de generador de voltaje; y lógica de reposición que
suministra una señal de reposición a cada uno de los circuitos
primero y segundo en respuesta a ambas señales de control de
generador de voltaje primera y segunda que son validadas, el
circuito de punto de funcionamiento puede comprender un circuito de
retardo que retarde al menos una de las señales de control de
generador de voltaje primera y segunda al ser suministradas a la
lógica de reposición, en el que el tiempo que tarda la primera
señal de control de generador de voltaje en ser suministrada a la
lógica de reposición no es igual al tiempo que tarda la segunda
señal de control de generador de voltaje en ser suministrada a la
lógica de reposición. En esta alternativa, el circuito de retardo
puede estar diseñado para retrasar solamente una de las señales de
control de generador de voltaje primera y segunda al ser
suministrada a la lógica de reposición. De manera alternativa,
puede retrasar ambas señales de control de generador de voltaje
primera y segunda al ser suministradas a la lógica de
reposición.
En todavía otra realización alternativa, en la
que el detector de fase se emplea en un bucle de bloqueo de fase,
puede lograrse el funcionamiento lineal del detector de fase
mediante la inclusión, en el bucle de bloqueo de fase, de uno o más
elementos de circuito que pierden una parte predefinida de al menos
una de entre una señal de salida de detector de fase y una señal de
control de frecuencia que controla un circuito oscilador
controlable (por ejemplo, un oscilador controlado por voltaje o un
oscilador controlado por intensidad) para, de esa manera, evitar
que la señal de salida perdida influya en la frecuencia de salida
del bucle de bloqueo de fase. Por ejemplo, tal pérdida puede estar
diseñada para ser realizada por uno o más elementos de circuito del
filtro del bucle, que pierdan una parte predefinida de la señal de
salida del detector de fase.
Los objetos y ventajas de la invención serán
comprendidos mediante la lectura de la siguiente descripción
detallada junto con los dibujos, en los que:
la figura 1 es un diagrama de bloques de un
bucle de bloqueo de fase divisor de enteros convencional;
la figura 2 es una gráfica que describe una
distribución de densidad de ruido de \Delta\Sigma típica;
la figura 3 es un diagrama de bloques de una
realización ilustrativa de un PLL fraccionario en N de
\Delta\Sigma;
la figura 4 es una gráfica que ilustra el
espectro de salida de un divisor de frecuencia;
la figura 5 es un diagrama de bloques de una
realización típica del detector de fase convencional;
la figura 6 es una gráfica de la función de
transferencia típica de un detector de fase;
la figura 7 es un diagrama de bloques de una
ejecución simplificada de una bomba de carga que puede usarse como
cualquiera de las bombas de carga de un detector de fase;
la figura 8 es un diagrama de bloques de un
detector de fase digital convencional que usa un circuito de retardo
para añadir un retardo simétrico a la señal de reposición;
la figura 9 es una gráfica de la función de
transferencia de un detector de fase;
la figura 10 es una gráfica del espectro de
densidad de ruido a la salida de un PLL convencional;
la figura 11 ilustra una gráfica de la función
de transferencia de una bomba de carga;
la figura 12(a) ilustra un detector de
fase digital, lineal, sin banda muerta, en el que un circuito de
retardo está situado en la entrada "de arriba" de la puerta
lógica Y;
la figura 12(b) ilustra un detector de
fase digital, lineal, sin banda muerta, que está dispuesto de manera
que un circuito de retardo está situado en la entrada "de
abajo" de la puerta lógica Y; y
la figura 12(c) ilustra un detector de
fase digital, lineal, sin banda muerta, que está dispuesto de manera
que un primer circuito de retardo está situado en la entrada "de
arriba" de la puerta lógica Y, y un segundo circuito de retardo
está situado en la entrada "de abajo" de la puerta lógica
Y.
Las diversas características de la invención
serán descritas, ahora, con respecto a las figuras, en las que
partes similares son identificadas con los mismos caracteres de
referencia.
Una investigación cuidadosa de los presentes
inventores ha revelado que, incluso cuando se diseña para que el
ruido del modulador de \Delta\Sigma caiga fuera de la banda de
paso del bucle, se obtiene un ruido de fase de PLL mayor que el
esperado. Un análisis adicional de los presentes inventores ha
mostrado que este ruido excesivo puede ser atribuido a la asimetría
de las bombas de carga (por ejemplo, debido a discordancias entre
transistores en la bomba de carga -véase, por ejemplo, la figura 7).
Esta asimetría puede verse en la figura 9, que muestra una gráfica
de la función de transferencia de un detector de fase. En
particular, puede verse que la relación de cambio en la intensidad
media de salida del PLL (i_{e\_avg}) es diferente para
diferencias de fase positivas que para diferencias de fase
negativas. Esta asimetría hace que una fracción de ruido del
modulador de \Delta\Sigma sea rectificada por la bomba de carga
(es decir, una falta de linealidad de orden par). Este
procedimiento falto de linealidad centra el ruido del modulador de
\Delta\Sigma rectificado alrededor de la CC (frecuencia cero) y
en el doble de su anchura de banda. Esto puede verse en la figura
10, que es una gráfica del espectro de densidad de ruido en la
salida de un PLL convencional. La transferencia de bucle está
indicada mediante una línea de puntos 1001, y el ruido convertido
hacia abajo en el espectro está indicado mediante una línea de
puntos y rayas 1003. Como muestra la figura, el ruido generado a
frecuencias que caen, normalmente, fuera de la anchura de banda del
bucle es recogido, de nuevo, en la anchura de banda del bucle
debido a la rectificación. Este, a su vez, modula el VCO, teniendo
como resultado, por lo tanto, ruido de fase de VCO en exceso. Este
procedimiento de rectificación ha estado siempre presente en
detectores de fase basados en bombas de carga. Es, sin embargo, el
uso de moduladores de \Delta\Sigma lo que agrava este problema,
ya que los moduladores de \Delta\Sigma causan un error de fase
instantáneo mucho mayor (ya que conforman los tonos espurios de N
fracciones para contener más componentes de alta frecuencia) que
los bucles de N enteros regulares, o fraccionarios de N valores de
moduladores distintos de \Delta\Sigma. Cuando el PLL
sintetizador de frecuencia se utiliza para generar modulación de
fase o de frecuencia, por ejemplo en un transmisor de GSM, pueden
agravarse más los problemas con la magnitud de la señal de
error.
La presente invención resuelve el problema de la
asimetría de las bombas de carga desplazando el punto de
funcionamiento de las bombas de carga del detector de fase, de modo
que ambas diferencias de fase positiva y negativa, mantendrán la
bomba de carga funcionando en una región lineal. La figura 11
ilustra la función de transferencia de una bomba de carga. Puede
verse que desplazando el punto de funcionamiento a, por ejemplo, un
punto 1101 de estado estable, el error de fase puede hacerse lo
bastante pequeño para no cruzar la falta de linealidad en el origen
1103. Permaneciendo lejos del origen 1103, sólo un segmento de la
transferencia de bomba de carga lineal por tramos (en su mayor
parte) estará activo, y se consigue una respuesta del detector de
fase mucho más lineal. Cuando se produce un error mayor, por
ejemplo, debido a un cambio de frecuencia, el detector de fase
trabaja de manera normal. El desplazamiento del punto de
funcionamiento será significativo solamente durante condiciones de
bloqueo.
Un desplazamiento del detector de fase puede ser
incorporado en la práctica de varias maneras alternativas, y el
modo particular elegido no es esencial para la invención. En una
realización, esto se logra añadiendo una corriente de pérdidas
constante en el PLL, por ejemplo, en el filtro de bucle Z(s).
Es deseable, sin embargo, que esta corriente de pérdidas sea
independiente del filtro de bucle.
En una realización alternativa, el retardo de
banda muerta es desplazado de manera que actúe solamente sobre una
de las dos salidas de circuito de retención. Por ejemplo, la figura
12(a) ilustra un detector 1200 de fase digital, lineal, sin
banda muerta, en el que un circuito 1201 de retardo está interpuesto
entre la señal "de arriba" y una primera entrada de la puerta
lógica Y 1203.
En una realización alternativa, mostrada en la
figura 12(b), un detector 1225 de fase digital, lineal, sin
banda muerta, está dispuesto de manera que un circuito 1205 de
retardo esté interpuesto entre la señal "de abajo" y una
segunda entrada de la puerta lógica Y 1203.
En otra realización alternativa más, mostrada en
la figura 12(c), un detector 1250 de fase digital, lineal,
sin banda muerta, está dispuesto de manera que un primer circuito
1201 de retardo esté interpuesto entre la señal "de arriba" y
la primera entrada de la puerta lógica Y 1203, y un segundo circuito
1205 de retardo esté interpuesto entre la señal "de abajo" y
la segunda entrada de la puerta lógica Y 1203. En esta realización,
el retardo establecido por el primer circuito 1201 de retardo no
debe ser igual al retardo establecido por el segundo circuito 1203
de retardo.
En cada una de las realizaciones alternativas
mostradas en las figuras 12(a), 12(b) y 12(c),
el retardo es asimétrico con respecto a las señales "de
arriba" y "de abajo" suministradas a la puerta lógica Y que
genera la señal de reposición para el detector de fase. Haciendo
que la asimetría de retardo esté cerca de M/f_{0}, o sea
mayor que este valor, (es decir, un período de tiempo igual a M
ciclos de la frecuencia de salida del VCO) todo el ruido de
\Delta\Sigma estará confinado a un lado del cruce por cero de la
corriente de salida del detector de fase. El retardo hará que
f_{R} y f_{0} tengan un desplazamiento de fase
constante correspondiente a la asimetría de retardo, pero esto no
supone un problema en aplicaciones típicas de sintetizadores de
frecuencia.
La invención ha sido descrita haciendo
referencia a una realización particular. Sin embargo, resultará
evidente a los expertos de la técnica que es posible realizar la
invención de maneras específicas distintas a la realización
preferida descrita más arriba.
Por ejemplo, se han ilustrado bucles de bloqueo
de fase que emplean osciladores controlados por voltaje. Sin
embargo, los expertos en la técnica reconocerán que este aspecto no
es esencial para la invención, y que los conceptos inventivos
relacionados con la detección de fase pueden emplearse, también, en
bucles de bloqueo de fase que utilizan osciladores controlados por
intensidad en vez de osciladores controlados por voltaje, y que, en
cada caso, estos componentes pueden ser considerados como un
circuito que genera una señal de salida del bucle de bloqueo de
fase que tiene una frecuencia que es controlada por una señal de
control de frecuencia generada por un filtro de bucle.
Además, las realizaciones ilustradas descritas
más arriba emplean bombas de carga, y generan una intensidad de
salida que varía como una función substancialmente lineal de la
diferencia de fase entre dos señales. Sin embargo, pueden ser
ideadas, también, realizaciones alternativas de la invención para
generar más un voltaje de salida que una intensidad de salida, en
las que el voltaje de salida varía como una función substancialmente
lineal de la diferencia de fase entre las dos señales. En tales
casos, pueden emplearse mejor generadores de voltaje que bombas de
carga. El voltaje de salida puede servir como señal de fuente para
controlar un VCO en un bucle de bloqueo de fase, o el voltaje de
salida puede ser convertido, como alternativa, en una intensidad
variable en las realizaciones que utilicen un oscilador controlado
por intensidad en lugar de un VCO.
Por tanto, la realización preferida es meramente
ilustrativa y no debería ser considerada restrictiva de ninguna
manera. El alcance de la invención viene dado, solamente, por las
reivindicaciones adjuntas.
Claims (24)
1. Un bucle de bloqueo de fase (200)
fraccionario en N que comprende:
un detector de fase (201; 1200) que
comprende:
- una primera entrada dispuesta para recibir una señal de reloj de referencia;
- una segunda entrada dispuesta para recibir una señal de realimentación; y
- un circuito de comparación para generar una señal de salida de un detector de fase que es función de la diferencia de fase entre la señal de reloj de referencia y la señal de realimentación;
un filtro (207) de bucle para generar una señal
de control de frecuencia proveniente de la señal de salida del
detector de fase;
un circuito (209) para generar una señal de
salida del bucle de bloqueo de fase que tiene una frecuencia que
está controlada por la señal de control de frecuencia;
un divisor (205) de frecuencia para generar la
señal de realimentación a partir de la señal de salida del bucle de
bloqueo de fase; y
un modulador de sigma-delta
(211) para generar valores de división para dicho divisor de
frecuencia;
caracterizado porque el
bucle de bloqueo de fase comprende, además, medios para desplazar un
punto de funcionamiento del detector de fase a una posición con una
señal de salida del detector de fase distinta de cero y una
diferencia de fase distinta de cero correspondiente entre la señal
de reloj de referencia y la señal de realimentación, de manera que
la señal de salida del detector de fase, para un margen
predeterminado de diferencias de fase, tanto positivas como
negativas, entre la señal de reloj de referencia y la señal de
realimentación, es generada como una función substancialmente
lineal de la diferencia de fase entre la señal de reloj de
referencia y la señal de
realimentación.
2. El bucle de bloqueo de fase fraccionario en
N, según la reivindicación 1, caracterizado porque dichos
medios de desplazamiento de un punto de funcionamiento comprenden
un circuito (1201) de punto de funcionamiento en el detector de
fase (201; 1200).
3. El bucle de bloqueo de fase fraccionario en
N, según la reivindicación 1 o la 2, caracterizado porque
dicha diferencia de fase distinta de cero del punto de
funcionamiento está próxima a, o es mayor que, un período de tiempo
igual a un número de ciclos de dicha segunda señal.
4. El bucle de bloqueo de fase fraccionario en N
de la reivindicación 2,
en el que la señal de salida es una intensidad
de salida; y
en el que el circuito de comparación
comprende:
- un primer circuito que valida una primera señal de control de bomba de carga en respuesta a un flanco de la señal de reloj de referencia;
- un segundo circuito que valida una segunda señal de control de bomba de carga en respuesta a un flanco de la señal de realimentación;
- una primera bomba de carga que contribuye con una intensidad positiva a la intensidad de salida en respuesta a la validación de la primera señal de control de bomba de carga;
- una segunda bomba de carga que contribuye con una corriente negativa a la corriente de salida en respuesta a la validación de la segunda señal de control de bomba de carga; y
- lógica de reposición que suministra una señal de reposición a cada uno de los circuitos primero y segundo en respuesta a ambas señales de control de bomba de carga primera y segunda que se validan,
y en el que el circuito de punto de
funcionamiento comprende:
- un circuito de retardo que retarda, al menos, una de las señales de control de bomba de carga primera y segunda al ser suministradas a la lógica de reposición, en el que el periodo de tiempo que tarda la primera señal de control de bomba de carga en ser suministrada a la lógica de reposición no es igual que el período de tiempo que tarda la segunda señal de control de bomba de carga en ser suministrada a la lógica de reposición.
5. El bucle de bloqueo de fase fraccionario en
N, según la reivindicación 4, en el que el circuito de retardo
retarda solamente una de las señales de control de bomba de carga
primera y segunda al ser suministrada a la lógica de
reposición.
6. El bucle de bloqueo de fase fraccionario en
N, según la reivindicación 4, en el que el circuito de retardo
retarda ambas señales de control de bomba de carga primera y segunda
al ser suministradas a la lógica de reposición.
7. El bucle de bloqueo de fase fraccionario en N
de la reivindicación 2,
en el que la señal de salida es un voltaje de
salida; y
en el que el circuito de comparación
comprende:
- un primer circuito que valida una primera señal de control de generador de voltaje en respuesta a un flanco de la señal de reloj de referencia;
- un segundo circuito que valida una segunda señal de control de generador de voltaje en respuesta a un flanco de la señal de realimentación;
- un primer generador de voltaje que contribuye con un voltaje positivo al voltaje de salida en respuesta a la generación de la primera señal de control de generador de voltaje;
- un segundo generador de voltaje que contribuye con un voltaje negativo al voltaje de salida en respuesta a la generación de la segunda señal de control de generador de voltaje; y
- lógica de reposición que suministra una señal de reposición a cada uno de los circuitos primero y segundo en respuesta a ambas señales de control de generador de voltaje, primera y segunda, que se validan,
y en el que el circuito de punto de
funcionamiento comprende:
un circuito de retardo que retarda al menos una
de las señales de control de generador de voltaje primera y segunda
al ser suministrada a la lógica de reposición, en el que el período
de tiempo que tarda la primera señal de control de generador de
voltaje en ser suministrada a la lógica de reposición no es igual al
período de tiempo que tarda la segunda señal de control de
generador de voltaje en ser suministrada a la lógica de
reposición.
8. El bucle de bloqueo de fase fraccionario en N
de la reivindicación 7, en el que el circuito de retardo retarda
solamente una de las señales de control de generador de voltaje,
primera y segunda, al ser suministradas a la lógica de
reposición.
9. El bucle de bloqueo de fase fraccionario en N
de la reivindicación 7, en el que el circuito de retardo retarda
ambas señales de control de generador de voltaje, primera y segunda,
al ser suministradas a la lógica de reposición.
10. El bucle de bloqueo de fase fraccionario en
N, según la reivindicación 1, caracterizado porque dichos
medios para desplazar un punto de funcionamiento comprenden uno o
más elementos de circuito que pierden una parte predefinida de al
menos una de entre la señal de salida del detector de fase y la
señal de control de frecuencia.
11. El bucle de bloqueo de fase fraccionario en
N de la reivindicación 10, en el que el o los elementos de circuito
que pierden una parte predefinida de al menos una de entre la señal
de salida del detector de fase y la señal de control de frecuencia,
comprenden:
uno o más elementos de circuito del filtro de
bucle que pierden una parte predefinida de la señal de salida del
detector de fase.
12. El bucle de bloqueo de fase fraccionario en
N de la reivindicación 10, en el que el circuito que genera la
señal de salida del bucle de bloqueo de fase que tiene una
frecuencia que está controlada por la señal de control de
frecuencia, es un oscilador controlado por voltaje.
13. El bucle de bloqueo de fase fraccionario en
N de la reivindicación 10, en el que el circuito que genera la
señal de salida del bucle de bloqueo de fase que tiene una
frecuencia que está controlada por la señal de control de
frecuencia, es un oscilador controlado por intensidad.
14. Un método para generar una señal de salida
de un bucle de bloqueo de fase fraccionario en N, que comprende:
generar una señal de salida de un detector de
fase que es función de la diferencia de fase entre una señal de
reloj de referencia y una señal de realimentación;
generar una señal de control de frecuencia a
partir de la señal de salida del detector de fase;
generar la señal de salida del bucle de bloqueo
de fase que tiene una frecuencia que está controlada por la señal
de control de frecuencia;
usar un divisor de frecuencia (205) para generar
la señal de realimentación a partir de la señal de salida del bucle
de bloqueo de fase; y
usar un modulador de sigma-delta
(211) para generar valores de división para dicho divisor de
frecuencia;
caracterizado porque el
método comprende, además, desplazar un punto de funcionamiento a una
posición con una señal de salida distinta de cero y una diferencia
de fase distinta de cero correspondiente entre la señal de reloj de
referencia y la señal de realimentación, de manera que la señal de
salida, para un margen predeterminado de diferencias de fase, tanto
positivas como negativas, entre la señal de reloj de referencia y la
señal de realimentación, sea generada como una función
substancialmente lineal de la diferencia de fase entre la señal de
reloj de referencia y la señal de
realimentación.
15. Un método según la reivindicación 14,
caracterizado por desplazar el punto de funcionamiento por
medio de un circuito (1201) de punto de funcionamiento en el
detector de fase (201; 1200).
16. Un método, según la reivindicación 14 o la
15, caracterizado porque dicha diferencia de fase distinta
de cero del punto de funcionamiento está seleccionada próxima a, o
mayor que, un período de tiempo igual a un número de ciclos de
dicha segunda señal.
17. El método de la reivindicación 15,
en el que la señal de salida es una intensidad
de salida; y
en el que la operación de generar la señal de
salida que es función de la diferencia de fase entre la señal de
reloj de referencia y la señal de realimentación comprende:
- validar una primera señal de control de bomba de carga en respuesta a un flanco de la señal de reloj de referencia;
- validar una segunda señal de control de bomba de carga en respuesta a un flanco de la señal de realimentación;
- contribuir con una intensidad positiva a la intensidad de salida en respuesta a la validación de la primera señal de control de bomba de carga;
- contribuir con una intensidad negativa a la intensidad de salida en respuesta a la validación de la segunda señal de control de bomba de carga; y
- desactivar las señales de control de bomba de carga, primera y segunda, en respuesta a ambas señales de control de bomba de carga, primera y segunda, que se validan,
y en el que la operación de mantener el punto de
funcionamiento del detector de fase comprende:
retardar al menos una de las señales de control
de bomba de carga, primera y segunda, en afectar a la operación de
desactivación, en el que el período de tiempo que tarda la primera
señal de control de bomba de carga en afectar a la operación de
desactivación no es igual que el período de tiempo que tarda la
segunda señal de control de bomba de carga en afectar a la
operación de desactivación.
18. El método de la reivindicación 17, en el que
la operación de retardo comprende retardar solamente una de las
señales de control de bomba de carga, primera y segunda, en afectar
a la operación de desactivación.
19. El método de la reivindicación 17, en el que
la operación de retardo comprende retardar ambas señales de control
de bomba de carga, primera y segunda, para afectar a la operación de
desactivación.
20. El método de la reivindicación 15,
en el que la señal de salida es un voltaje de
salida; y
en el que la operación de generar la señal de
salida que es función de la diferencia de fase entre la señal de
reloj de referencia y la señal de realimentación, comprende:
- validar una primera señal de control de generador de voltaje en respuesta a un flanco de la señal de reloj de referencia;
\newpage
- validar una segunda señal de control de generador de voltaje en respuesta a un flanco de la señal de realimentación;
- contribuir con un voltaje positivo al voltaje de salida en respuesta a la generación de la primera señal de control de generador de voltaje;
- contribuir con un voltaje negativo al voltaje de salida en respuesta a la generación de la segunda señal de control de generador de voltaje; y
- desactivar las primera y segunda señales de control de generador de voltaje en respuesta a ambas señales de control de generador de voltaje, primera y segunda, que se validan,
y en el que la operación de mantener el punto de
funcionamiento del detector de fase comprende:
retardar al menos una de las señales de control
de generador de voltaje, primera y segunda, en afectar a la
operación de desactivación, en el que el período de tiempo que tarda
la primera señal de control de generador de voltaje en afectar a la
operación de desactivación no es igual que el período de tiempo que
tarda la segunda señal de control de generador de voltaje en
afectar a la operación de desactivación.
21. El método de la reivindicación 20, en el que
la operación de retardo comprende retardar, solamente, una de las
señales de control de generador de voltaje primera y segunda en
afectar a la operación de desactivación.
22. El método de la reivindicación 20, en el que
la operación de retardo comprende retardar ambas señales de control
de generador de voltaje, primera y segunda, en afectar a la
operación de desactivación.
23. Un método según la reivindicación 14,
caracterizado porque la operación de desplazar el punto de
funcionamiento comprende perder una parte predefinida de al menos,
una de entre la señal de salida del detector de fase y la señal de
control de frecuencia.
24. El método de la reivindicación 23, en el que
la operación de perder una parte predefinida de, al menos, una de
entre la señal de salida del detector de fase y la señal de control
de frecuencia comprende:
perder una parte predefinida de la señal de
salida del detector de fase en un filtro de bucle.
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