ES2279507T3 - Metodo de transmision de datos, emisor y receptor con ambiguedad reducida. - Google Patents

Abstract

Método para transmitir cuadros de datos, comprendiendo, dichos cuadros, una línea de bloqueo (00...0), unos bits de sincronización (1) y unos bits de información (B1 a B62), caracterizado porque dichos cuadros, correspondientes a un canal de velocidad de transmisión total o al menos a un subcanal de velocidad de transmisión reducida, tienen asignado, cada uno, un patrón de sincronización propio, y dichos cuadros, correspondientes al menos a dicho subcanal de velocidad de transmisión reducida, terminan en un bit de sincronización.

Description

Método de transmisión de datos, emisor y receptor con ambigüedad reducida.

En un sistema de comunicación síncrono entre equipos de procesamiento de datos, uno de los métodos más utilizados comúnmente para enviar mensajes consiste en definir una estructura de cuadros, caracterizada por

- una bandera de sincronización,

- una codificación particular de las informaciones útiles a transmitir, de manera que la bandera de sincronización no se pueda reconocer nunca en medio de la corriente de datos transmitidos.

Una de las maneras más conocidas para utilizar este procedimiento consiste en elegir una bandera que sea una serie constante de P ceros seguidos de un "1". La codificación de la información simplemente consiste entonces en insertar un "1" cada vez que se haya transmitido una serie de (P-1) "0". Por ejemplo, si la bandera es "00001", el mensaje "0010 0000 10" se transmitirá en forma de:"00001 00100 00100 10". Las 6 cifras subrayadas corresponden a la bandera de sincronización y al "1" insertado (los espacios no tienen otra función que la de facilitar la lectura).

Sin embargo, este método tiene un fallo: el tiempo de transmisión de un mensaje depende de su contenido, lo que es muy molesto cuando se desea asegurar un retardo fijo de encaminamiento.

La solución conocida a este problema consiste en insertar un "1" cada (P-1) bits de información transmitidos: siendo así seguro que no se encontrarán nunca P ceros sucesivos y que el tiempo de transmisión será siempre el mismo, cualquiera que sea la información a transmitir. Un ejemplo bien conocido de este procedimiento es el de los cuadros V110 definidos por el CCITT (Comité Consultatif International du Téléphone et du Télégraphe). Dichos cuadros están constituidos por una bandera de ocho ceros seguida de un "1", estando insertado a continuación un "1" cada 7 bits para formar un cuadro de 80 bits, utilizándose 17 bits para la sincronización y 63 para la información.

Se puede representar así un cuadro por una tabla de P columnas y L líneas. La primera línea, que por conveniencia se llama línea de bloqueo, comprende P ceros, y las líneas siguientes, que se denominan líneas de datos, comprenden, cada una, un bit de sincronización que vale "1" seguido de (P-1) bits de información.

Cuando se realiza la transmisión de datos por medio de tales cuadros, es común que el canal de transmisión utilizado presente una velocidad de transmisión superior a la que es necesaria para encaminar los cuadros producidos por un equipo.

A fin de ahorrar canales de transmisión, se procede naturalmente a una operación de multiplexado, por la que estos canales se subdividen en subcanales, de modo que la velocidad de transmisión de un subcanal permita el encaminamiento de los datos de un equipo.

Así, la solicitud de patente EP 222 544 propone un cuadro de formato fijo descompuesto en una pluralidad de subcanales de la misma velocidad de transmisión, utilizándose un subcanal particular para la sincronización. Esta solución está limitada a la transmisión de subcanales de velocidad de transmisión determinada. Ahora bien, puede ser necesario utilizar el mismo cuadro para transmitir a velocidades de transmisión diferentes. Simplificando el método presentado en este documento, se puede definir un cuadro por la sucesión de un canal de sincronización y de dos subcanales, que se denominan subcanales de semivelocidad de transmisión. Además, se admite que la unión de dos subcanales de semivelocidad de transmisión constituye un canal de velocidad de transmisión total.

Se puede prever así utilizar este cuadro bien para la transmisión de datos desde un equipo que necesite un canal de velocidad de transmisión total, bien para la transmisión de datos desde dos equipos distintos que necesiten, cada uno, un subcanal de semivelocidad de transmisión.

Sin embargo, cuando se recibe dicho cuadro, es imposible saber si se está en uno o en otro de estos dos casos.

Además, esta solución no se puede aplicar si los dos subcanales de semivelocidad de transmisión no tienen la misma sincronización, ya que está previsto un subcanal de sincronización único.

Por otra parte, se conoce la patente US 5.113.391. Este documento describe un cuadro capaz de encaminar canales de diferentes velocidades de transmisión y unos medios para determinar la naturaleza de estos canales. Pero también aquí, se trata de un sistema sincronizado y todos estos canales son con referencia a la misma base de tiempo.

Así, se plantea un verdadero problema cuando se trata de transmitir canales cuya sincronización temporal no se conoce.

Parece natural utilizar un cuadro del tipo V110 para un canal de velocidad de transmisión total y utilizar un cuadro reducido de un tipo similar para cada uno de los subcanales de semivelocidad de transmisión, realizándose la transmisión de dos subcanales por el multiplexado de dos cuadros reducidos.

Según una solución utilizada de manera clásica, este multiplexado se realiza de modo que los bits del canal corresponden a la serie alterna de bits de cada uno de los dos subcanales. Así, los bits de rango impar del canal provienen de un primer subcanal y los bits de rango par de este canal provienen de un segundo subcanal.

Esta utilización de un canal para transportar dos subcanales es realizable en la práctica, sin embargo, impide igualmente la utilización sin diferenciar de dos subcanales a semivelocidad de transmisión o de un canal de velocidad de transmisión total. La razón es que la recepción simultánea de dos subcanales se puede interpretar como la recepción de un único canal de velocidad de transmisión total.

Esta ambigüedad viene del hecho de que cuando los dos subcanales transmiten simultáneamente un número de "0" al menos igual a P/2 (donde P es la longitud de la línea de bloqueo para un canal de velocidad de transmisión total), la corriente de bits resultante del multiplexado de los dos subcanales comprenderá al menos P "0" sucesivos y, por lo tanto, se podría interpretar erróneamente como una línea de bloqueo de un canal de velocidad de transmisión total.

Se pueden presentar dos tipos de figura.

En un primer tipo de figura, la línea de bloqueo utilizada para los subcanales comprende P' "0", siendo P' tal que 2(P'-1) sea superior o igual a P. Existirá ambigüedad cada vez que dos líneas de datos que comprendan una serie de (P'-1) "0" sean emitidas con un desplazamiento inferior a (P'-INT(P/2+1)+1), designando INT(x) la parte entera de x. En efecto, a la salida del multiplexado de estas dos líneas de datos, habrá al menos P "0" sucesivos.

Por ejemplo, con P=16 y P'=11, se tendrán al menos 16 "0" sucesivos en cualquiera de las configuraciones para las que el desplazamiento sea inferior o igual al desplazamiento máximo. Se han representado las dos configuraciones correspondientes a este desplazamiento máximo, la configuración inicial y la configuración final, en las figuras 1A y 1B donde:

- la primera línea representa un primer subcanal de semivelocidad de transmisión,

- la segunda línea representa un segundo subcanal de semivelocidad de transmisión,

- el patrón rodeado representa la línea de bloqueo de velocidad de transmisión total, tal como se verá al analizar los dos subcanales de semivelocidad de transmisión como un único canal de velocidad de transmisión total.

En un segundo tipo de figura, puede existir ambigüedad, aparte de la del tipo precedente. Si la línea de bloqueo de los subcanales comprende P' "0", siendo tal que 2*(2*P'-1) sea superior o igual a P, el final de un cuadro podrá comprender (P'-1) "0" sucesivos. El cuadro siguiente, que comienza por una línea de bloqueo, comprenderá P' "0", y habrá (2*P'-1) "0" sucesivos, que serán interpretados erróneamente como la línea de bloqueo de un cuadro de velocidad de transmisión total, si se produce el mismo fenómeno en el mismo momento por los dos subcanales de semivelocidad de transmisión.

Se ha representado un ejemplo de configuración de este tipo con P=16 y P'=5 en la figura 2, adoptando las mismas convenciones que para la figura 1 y materializando además la separación de dos cuadros consecutivos con un trazo vertical.

Se ve, por lo tanto, que la elección del número P' de "0" de la línea de bloqueo de los cuadros emitidos por los subcanales de semivelocidad de transmisión influye mucho sobre el riesgo de confusión con una línea de bloqueo del cuadro emitido por el canal de velocidad de transmisión total. La ambigüedad se puede evitar reduciendo suficientemente el número P'.

Sin embargo, la reducción de la longitud de la línea de bloqueo se hace en detrimento de la eficacia de la transmisión.

En efecto, se define comúnmente la velocidad de transmisión bruta como el número de bits transmitidos del cuadro por unidad de tiempo y es proporcional, por lo tanto, a P'*L', si L' representa el número de líneas del cuadro utilizado para la semivelocidad de transmisión. Se define igualmente la velocidad de transmisión útil como el número de bits de información transmitidos del cuadro durante la misma unidad de tiempo y es proporcional, por lo tanto, a (P'-1)*(L'-1). Si se caracteriza la eficacia de la transmisión, ésta tiene el valor de la relación entre la velocidad de transmisión útil y la velocidad de transmisión bruta, o:

(P'-1)*(L'-1)/P'*L'.

Por un lado, la eficacia será tanto mejor cuanto más próximos estén los valores P' y L'. Así, si se elige una valor débil para P', convendría hacer lo mismo para L'. Pero, por otro lado, la eficacia de la transmisión será tanto mejor cuanto más largo sea el cuadro, es decir, cuanto mayor sea el producto del número de columnas por el número de líneas P'*L'. Por lo tanto, no es deseable reducir demasiado la longitud de la línea de bloqueo.

\newpage

Se podría idear la codificación de un campo particular del cuadro de semivelocidad de transmisión, de modo que sea imposible volver a encontrar el valor de este campo, después del multiplexado, en un canal de velocidad de transmisión total.

Sin embargo, si en la práctica puede ser relativamente fácil resolver este problema cuando hay muy pocas configuraciones ambiguas (por ejemplo, sólo una), el problema se hace casi irresoluble cuando aumenta el número de casos ambiguos. Incluso puede ser más interesante reducir el valor de P' a causa del número de bits adicionales a prever en los cuadros de semivelocidad de transmisión para superar la ambigüedad.

El documento US-A-4.651.319 describe un cuadro en el que una primera línea comprende "n" bits del mismo valor (por ejemplo, de valor 0), una primera columna en la que los bits tienen, a excepción del bit de la primera línea, un valor inverso del de los bits de la primera línea, y terminando este cuadro en un bit que tiene un valor inverso del de los bits de la primera línea.

El objetivo de la presente invención es, por lo tanto, reducir, incluso suprimir, el número de configuraciones ambiguas de cuadros de transmisión, cualquiera que sea la longitud de la línea de bloqueo.

Según la invención, un cuadro de transmisión comprende una línea de bloqueo, unos bits de sincronización y unos bits de información, estando colocado un bit de sincronización inmediatamente después de la línea de bloqueo y, además, este cuadro termina en un bit de sincronización.

La invención se refiere, también, a un receptor previsto para recibir cuadros de datos que corresponden a un canal de velocidad de transmisión total o al menos a un subcanal de velocidad de transmisión reducida, asignado, cada uno, con un patrón de sincronización propio, comprendiendo este emisor medios de sincronización por uno cualquiera de los cuadros recibidos.

La invención se refiere igualmente a un emisor, previsto para transmitir unos cuadros, compuestos, cada uno, por una línea de bloqueo, unos bits de sincronización y unos bits de información, comprendiendo este emisor medios para encuadrar la línea de bloqueo entre dos bits de sincronización.

Además, si los cuadros terminan en bits de alineación que tienen el mismo valor que los bits de sincronización, el emisor comprende medios para suprimir el último bit de alineación, por una orden, solamente si el bit de información que le precede tiene el valor de un bit de sincronización.

La invención será ahora evidente de manera más precisa dentro del alcance de la descripción de ejemplos de realización dados a título indicativo, haciendo referencia a las figuras anexas, que representan:

- las figuras 1A y 1B; dos configuraciones ambiguas se presentan en un primer caso de figura,

- la figura 2; una configuración ambigua se presenta en un segundo caso de figura,

- la figura 3; un ejemplo de cuadro según la invención.

Se presentará el cuadro objeto de la invención a partir del cuadro V110 ya citado, con referencia a la figura 3.

El cuadro utilizado para un subcanal, que está representado en forma de una tabla en esta figura, comprende una línea de bloqueo formada por ocho "0" y nueve líneas de datos, que comienzan, cada una, por un bit de sincronización situado en "1". Los bits de sincronización tienen, por lo tanto, un valor complementario del de los bits de la línea de bloqueo.

Un bloque de datos a transmitir se presenta en forma de una serie de 62 bits de información, B1 a B62.

La primera línea de datos comprende los siete primeros bits de información, B1 a B7. La segunda línea de datos comprende los siete bits de información siguientes, B8 a B14, y así sucesivamente hasta la última línea de datos, que comprende los seis últimos bits de información, B57 a B62, pero que, contrariamente al cuadro V110, termina en un bit de sincronización en "1" en lugar de en un bit de información.

Así, la única línea que comprende ocho "0", que es la línea de bloqueo, estará precedida siempre por un "1", que es el último bit del cuadro que le precede.

Por lo tanto, se asegura que multiplexando dos cuadros de este tipo no se volverán a encontrar más de dieciséis "0" consecutivos, mientras que con un cuadro V110 se habrían podido encontrar hasta treinta "0" consecutivos.

La invención se aplica, naturalmente, al caso general de un cuadro de semivelocidad de transmisión que comprende una línea de bloqueo de longitud P' y (L'-1) líneas de datos.

Se recuerda que el cuadro utilizado para un canal de velocidad de transmisión total comprende una línea de bloqueo de longitud P y (L-1) líneas de datos.

Así, cuando P es superior a 2P', no existe ninguna ambigüedad, mientras que, en caso contrario, el número de configuraciones ambiguas se reduce sensiblemente.

A título de ejemplo, cuando P vale 16, no existe ambigüedad en el caso en el que P' sea inferior a 8 y existe solamente una configuración ambigua en el caso en el que P' vale 8.

En este último caso, se puede prever un campo de identificación que ocupe el lugar de los bits de información en el cuadro, precisando este campo que se trata aquí de un subcanal. Un medio sencillo consiste en remplazar un bit de sincronización por un "0", de modo que el receptor detecte un error de sincronización por el canal de velocidad de transmisión total. En efecto, el receptor debe recibir siempre un "1" al comienzo de una línea de datos. Pero, si este bit de sincronización se fuerza a "0", es preciso insertar algunos "1" a una y otra parte de este bit en "0" para asegurar la no repetición de P' "0" consecutivos.

Se define entonces una nueva estructura de cuadro, con referencia a la descrita, en unión con la figura 3, reemplazando en la primera línea de datos el último bit B7 por un "1" y reemplazando en la segunda línea de datos, por un lado, el bit de sincronización por un "0" y, por otro lado, el siguiente bit B8 por un "1".

Nótese que, si se requiere obligatoriamente un bit de sincronización, inmediatamente después de la línea de bloqueo, para evitar la repetición de más de P' "0" consecutivos, no importando dónde puedan estar colocados los otros bits de sincronización, con tal que dos bits de sincronización consecutivos no estén nunca separados por más de
(P'-1) bits de información. Se trata aquí, recuérdese, de la única justificación de los bits de sincronización.

Otra solución consiste, por lo tanto, en disponer, conforme a lo que se ha expuesto, un bit de sincronización en la última posición de la última línea de datos, además de un nuevo bit de sincronización P' bits por delante, es decir, en la última posición de la penúltima línea de datos, y así sucesivamente, de manera que cada línea de datos termine en un bit de sincronización.

Además, hay que provocar un fallo de sincronización en el cuadro de velocidad de transmisión total. Para hacer esto, se puede forzar a "0" el primer bit de la segunda línea de datos.

Se obtiene, así, otro cuadro conveniente para la semivelocidad de transmisión, que comprende:

- una línea de bloqueo,

- una primera línea de datos, que comienza por un "1", seguido de seis bits de información, y que termina en un "1",

- una segunda línea de datos, que comienza por un "0", seguido de seis bits de información, y que termina en un "1",

- cualquiera de las otras líneas de datos, que comprenden siete bits de información y que terminan en un "1".

\vskip1.000000\baselineskip

En resumen, el experto en la técnica comprende bien que es preciso un bit de sincronización a continuación de la línea de bloqueo, que es preciso, igualmente, un bit de sincronización al final del cuadro, pero que los otros bits de sincronización no importa dónde puedan estar colocados, con tal que no estén nunca separados por más de (P'-1) bits de información.

La invención se refiere, por lo tanto, a un emisor que comprende medios para asignar al último bit de un cuadro el valor de un bit de sincronización. Estos medios no se describirán, porque forman parte del estado de la técnica, estando ya previsto el emisor para colocar tal bit de sincronización en otro lugar. Se señala solamente que si esta operación es muy necesaria para un cuadro de semivelocidad de transmisión, no lo es para un cuadro de velocidad de transmisión total. Para este último cuadro, se puede elegir libremente, por lo tanto, la naturaleza del último bit.

Cuando dos emisores de semivelocidad de transmisión se dividen el canal, pueden funcionar independientemente uno del otro, porque cada subcanal de semivelocidad de transmisión comprende su propia sincronización.

La invención se refiere, igualmente, a un receptor previsto para recibir cuadros de semivelocidad de transmisión o de velocidad de transmisión total desde un emisor.

De manera conocida, este receptor comprende medios de sincronización para sincronizarse por un cuadro de velocidad de transmisión total.

Estos medios de sincronización buscan una secuencia de P "0" seguida de un bit de sincronización:

- si no lo consiguen al cabo de un tiempo determinado, generan un señal de fallo,

\newpage

- si lo consiguen, verifican que los bits de rango k*P+1, en el cuadro son también "1", para todo k comprendido entre 1 y (L-1) (se trata de los bits de sincronización producidos por el emisor); si uno sólo de estos bits es "0", se genera aquí también una señal de fallo.

Cuando se obtiene la sincronización, los medios de sincronización generan una señal de validación.

El receptor comprende además medios de identificación que reciben la señal de fallo y la señal de validación.

Si la señal de validación está presente, es preciso que el cuadro recibido se deba procesar como un cuadro de velocidad de transmisión total.

Si la señal de fallo está presente, se procede al desmultiplexado del cuadro recibido por dos vías.

Se busca entonces la sincronización por cada vía, como se ha presentado ya, para verificar si se trata de un cuadro de semivelocidad de transmisión. Si es el caso por una de las vías, estos medios de identificación precisan que se trata de un subcanal de semivelocidad de transmisión y que se debe procesar como tal.

El receptor está simplificado considerablemente en el sentido que si se ha adquirido la sincronización completa por un cuadro de velocidad de transmisión total no existe más ambigüedad en cuanto a la naturaleza del cuadro recibido. No es necesario analizar los bits recibidos, aparte de la línea de bloqueo y de los bits de sincronización.

El experto en la técnica comprende bien que el modo de realización del receptor presentado anteriormente se da a título de ejemplo y que existen también otras posibilidades. Naturalmente, es posible buscar simultáneamente la sincronización por un canal de velocidad de transmisión total y por un subcanal de semivelocidad de transmisión, dado que los patrones de sincronización correspondientes son diferentes (por patrón de sincronización, se entiende la línea de bloqueo y la posición de los bits de sincronización).

Conviene ahora examinar los cuadros particulares que hacen uso de los bits de alineación temporal. Tal cuadro se describe, particularmente, en la recomendación GSM.08.60, versión 3.3.1, páginas 7 a 19. Este cuadro es del tipo V110, pero termina en cuatro bits de alineación que ocupan el lugar de los bits de datos. Estos bits de alineación se utilizan para compensar una diferencia de sincronización entre el equipo que emite el cuadro y el que lo recibe. Por lo tanto, son susceptibles de ser transmitidos, o de no serlo, por una orden de un componente de control, en función de esta diferencia de sincronización.

Estos bits de alineación no modifican, en nada, el procesamiento de un canal de velocidad de transmisión total, puesto que los últimos bits no intervienen en la estructura del cuadro.

No se podría decir lo mismo en el ámbito de la semivelocidad de transmisión, puesto que la invención impone que el último bit sea un bit de sincronización. Una solución ventajosa consiste, en este caso, en asignar estos bits de alineación, que tienen el mismo valor que los bits de sincronización.

Entonces, no es necesario añadir además un bit de sincronización al final del cuadro. En efecto, en presencia de n bits de alineación, será siempre posible suprimir la transmisión de (n-1) de estos bits. El último bit de alineación no se suprimirá, salvo si el último bit de datos del cuadro tiene el valor de un bit de sincronización.

A esto podrá seguir un ligero retardo en la alineación de las sincronizaciones de los equipos emisor y receptor, pero en la mayor parte de los casos, este retardo no tendrá consecuencias. En efecto, no es necesario, en general, reajustar instantáneamente la diferencia de sincronización.

Por otro lado, este reajuste no tiene lugar más que ocasionalmente, de manera que es poco probable encontrar una serie de cuadros consecutivos cuyo último bit de datos tenga un valor complementario del de un bit de sincronización en número suficientemente elevado para impedir la alineación de las sincronizaciones. A título de ejemplo, si la cadencia de los cuadros es de 50 por segundo, existe una posibilidad entre 30 millones de tener que esperar más de medio segundo antes de poder suprimir el último bit de alineación.

El emisor del estado de la técnica, que ya se ha concebido para suprimir un bit de alineación en respuesta a un señal de alineación, será modificado para la utilización de la invención de manera muy sencilla. Los primeros (n-1) bits de alineación se suprimirán, como habitualmente, en presencia de la señal de alineación. En cambio, el último bit de alineación se suprimirá si está presente la señal de alineación y si el último bit de datos tiene el valor de un bit de sincronización.

La invención encontrará aplicación, particularmente, en el sistema de radiocomunicación GSM, particularmente en el caso de la transmisión de voz. En el presente caso, los bloques de datos a transmitir toman la forma de paquetes de voz codificada.

En efecto, en este sistema, la voz codificada a velocidad de transmisión total (13 kbit/s) debe constituir el objeto de una transcodificación antes de su procesamiento posterior, por ejemplo, en la red pública conmutada. Por lo tanto, se ha previsto un transcodificador, que actúa en este caso como un receptor, que recibe paquetes de voz codificada desde una estación de base que actúa como un emisor.

Por otra parte, el GSM prevé, igualmente, que la voz pueda constituir el objeto de una codificación a semivelocidad de transmisión (aproximadamente a 6,5 kbit/s).

Naturalmente, se llega a la idea de multiplexar dos subcanales que transmiten, cada uno, un paquete codificado a semivelocidad de transmisión, para encaminarlos por un canal previsto para un paquete a velocidad de transmisión total, esto con objeto de ahorrar enlaces de transmisión entre la estación de base y el transcodificador.

Evidentemente, la invención se aplica para otros valores de la velocidad de transmisión y para un número diferente de subcanales.

Claims (9)

1. Método para transmitir cuadros de datos, comprendiendo, dichos cuadros, una línea de bloqueo (00...0), unos bits de sincronización (1) y unos bits de información (B1 a B62), caracterizado porque dichos cuadros, correspondientes a un canal de velocidad de transmisión total o al menos a un subcanal de velocidad de transmisión reducida, tienen asignado, cada uno, un patrón de sincronización propio, y dichos cuadros, correspondientes al menos a dicho subcanal de velocidad de transmisión reducida, terminan en un bit de sincronización.

2. Método según la reivindicación 1, en el que dichos cuadros, correspondientes al menos a dicho subcanal de velocidad de transmisión reducida, terminan en bits llamados de alineación, destinados a ser suprimidos, por una orden, para realizar una alineación temporal, teniendo dichos bits de sincronización un valor complementario del de los bits de la línea de bloqueo, y teniendo dichos bits de alineación el mismo valor que dichos bits de sincronización.

3. Método según la reivindicación 2, en el que se suprime el último de dichos bits de alineación, por una orden, solamente si el bit de información que le precede tiene el valor de un bit de sincronización.

4. Emisor para la transmisión de cuadros de datos, comprendiendo, cada uno, una línea de bloqueo (00...0), unos bits de sincronización (1) y unos bits de información (B1 a B62), caracterizado porque dichos cuadros, correspondientes a un canal de velocidad de transmisión total o al menos a un subcanal de velocidad de transmisión reducida, tienen asignados, cada uno, un patrón de sincronización propio, comprendiendo dicho emisor medios para emitir unos cuadros, correspondientes al menos a dicho un subcanal de velocidad de transmisión reducida, que terminan en un bit de sincronización.

5. Emisor según la reivindicación 4, caracterizado porque comprende medios para emitir unos cuadros, correspondientes al menos a dicho un subcanal de velocidad de transmisión reducida, que terminan en bits llamados de alineación, destinados a ser suprimidos, por una orden, para realizar una alineación temporal, teniendo dichos bits de sincronización un valor complementario del de los bits de la línea de bloqueo, y teniendo dichos bits de alineación el mismo valor que dichos bits de sincronización.

6. Emisor según la reivindicación 5, caracterizado porque comprende medios para suprimir el último de dichos bits de alineación, por una orden, solamente si el bit de información que le precede tiene el valor de un bit de sincronización.

7. Receptor para la recepción de unos cuadros de datos, comprendiendo, cada uno, una línea de bloqueo (00...0), unos bits de sincronización (1) y unos bits de información, caracterizado porque dichos cuadros, correspondientes a un canal de velocidad de transmisión total o al menos a un subcanal de velocidad de transmisión reducida, tienen asignados, cada uno, un patrón de sincronización propio, y dichos cuadros, correspondientes al menos a dicho un subcanal de velocidad de transmisión reducida, terminan en un bit de sincronización, comprendiendo dicho receptor medios de sincronización por uno cualquiera de los cuadros recibidos.

8. Receptor según la reivindicación 7, en el que dichos bits de sincronización tienen un valor complementario del de los bits de la línea de bloqueo, terminando dichos cuadros, correspondientes al menos a dicho subcanal de velocidad de transmisión reducida, en bits llamados de alineación, que tienen el mismo valor que dichos bits de sincronización.

9. Receptor según la reivindicación 8, en el que se suprime el último de dichos bits de alineación, solamente si el bit de información que le precede tiene el valor de un bit de sincronización.