ES2353447T3 - Método para la determinación de un retraso de señal asimétrico de un camino de señal dentro de un circuito integrado. - Google Patents
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Abstract
Método para la determinación de un retraso de señal asimétrico de un camino de señal (2) dentro de un circuito integrado (1) con las siguientes etapas: (a) Desacoplamiento (S1) de una señal emitida por el camino de señal (2) mediante un multiplexor integrado (7) para la medición de un retraso de señal asimétrico de un camino de medición, que es formado por el camino de señal integrado (2) y por el multiplexor integrado (7); (b) Medición (2) de un retraso de señal asimétrico del multiplexor integrado (7); y (c) Cálculo (S3) de una diferencia entre el retraso de señal asimétrico del camino de medición y el retraso de señal asimétrico del multiplexor integrado (7) para la determinación del retraso de señal asimétrico del camino de señal (2).
Description
La presente invención hace referencia a un método para la determinación del retraso de señal asimétrico de un camino de señal dentro de un circuito integrado y, en particular, un método para la determinación del retraso de señal asimétrico de un camino de señal dentro de un módulo de control de comunicación en un bus
10 FlexRay. En un sistema de buses FlexRay se produce la transmisión de datos a través de una multiplicidad de componentes que presentan respectivamente un retraso asimétrico de flancos de señales. En el caso de los componentes, se trata por ejemplo de estrellas activas, transceptores, tampones de entrada y salida.
15 El retraso de señal asimétrico de un componente es la diferencia entre el retraso de recorrido de un flanco de señal ascendente y el retraso de recorrido de un flanco de señal descendente a través del componente. Con ello, las causas de los retrasos asimétricos se subdividen en porciones sistemáticas y no sistemáticas. Las causas sistemáticas para un retraso asimétrico de un componente se predeterminan de
20 forma fija para el componente, dentro de los límites de tolerancia especificados, en un punto de la operación predeterminado, por ejemplo, de una temperatura o una tensión de alimentación determinada. Un retraso de señal asimétrico máximo admisible se establece, en una transmisión de datos, mediante el protocolo de transmisión de datos correspondiente. Un protocolo de transmisión de datos
25 predetermina, por ejemplo, que se detecte n veces una duración nominal de un bit y, en el caso de una indicación de muestreo del contador predeterminada del valor detectado, se adopte para otro procesamiento de datos. El procesamiento de datos se compone, por ejemplo, de la decodificación de un tren de datos en serie. En el protocolo de transmisión de datos del bus FlexRay se detecta, por ejemplo, ocho
30 veces la duración nominal del bit y el valor lógico detectado en una indicación de muestreo del contador es adoptado por cinco. En el protocolo de transmisión de datos
-2FlexRay, se permite un máximo de 37,5 n seg. de retraso asimétrico en el canal de transmisión para una decodificación sin defectos. Si se excede el retraso asimétrico máximo admisible, se puede detectar un valor incorrecto de bit. El valor incorrecto de bit se reconoce, por ejemplo, mediante un 5 control de redundancia cíclica (CRC) y los datos recibidos se rechazan o se transmiten nuevamente con esfuerzo adicional en el soporte lógico. En el diseño de un sistema de bus, se deben tener en cuenta todos los componentes causantes de una asimetría en la cadena de acción, partiendo de un componente de envío hasta un elemento de recepción. Con este fin, se toma y se 10 suma convencionalmente cada cuota de asimetría de las hojas de datos y de las valoraciones. Sin embargo, en el caso de circuitos integrados no se pueden determinar los retrasos asimétricos provocados por un camino de señal integrado, puesto que no se puede tomar ninguna señal de medición en un punto de medición. Un empaquetador 15 y desempaquetador de datos de señal de prueba adicional para tomar una señal de medición de esta clase, representa un esfuerzo técnico adicional no justificable. Por otra parte, los empaquetadores y desempaquetadores de datos de señal provistos en la carcasa del circuito integrado ya se encuentran reservados en la mayoría de los casos. La patente US 2005/028050 (Olivier Ganry, 03/02/2005) describe un método 20 para la determinación del retraso de señal de un flanco de señal ascendente o descendente de un camino de señal en un circuito integrado. Por lo tanto, es objeto de la presente invención crear un método para la determinación de retrasos de señal asimétricos de un camino de señal dentro de un circuito integrado, con el que se pueda determinar el retraso de señal asimétrico sin 25 proveer de un empaquetador y desempaquetador de datos de señal adicional. Dicho objeto se resuelve, conforme a la presente invención, mediante un método con las características indicadas en la reivindicación 1. La presente invención crea un método para la determinación de un retraso de señal asimétrico y/o de una inestabilidad de un camino de señal dentro de un circuito 30 integrado, con las siguientes etapas:
-3-Desacoplamiento de una señal emitida por el camino de señal mediante un multiplexor integrado para la medición de un retraso de señal asimétrico de un camino de medición, que es formado por el camino de señal integrado y por el multiplexor integrado; 5 -Medición del retraso de señal asimétrico del multiplexor integrado; y -Cálculo de una diferencia entre el retraso de señal asimétrico del camino de medición y el retraso de señal asimétrico del multiplexor integrado para la determinación del retraso de señal asimétrico del camino de señal. En una forma de ejecución del método conforme a la presente invención, un 10 aparato de medición externo para la medición del retraso de señal asimétrico, en primer lugar, aplica un flanco de señal ascendente y, a continuación, un flanco de señal descendente, con que el aparato de comprobación externo registra el tiempo de recorrido para el flanco de señal ascendente y el tiempo de recorrido para el flanco de señal descendente, con que se calcula el retraso de señal asimétrico como diferencia 15 del tiempo de recorrido para el flanco de señal ascendente y del tiempo de recorrido para el flanco de señal descendente. En una forma de ejecución del método conforme a la presente invención, el multiplexor se conmuta entre un primer modo de operación de medición para la medición del retraso de señal del camino de medición y un segundo modo de 20 operación de medición para la medición del retraso de señal del multiplexor. En una forma de ejecución del método conforme a la presente invención, el multiplexor interconecta, en un modo de operación normal, una señal de salida emitida por un circuito lógico integrado. En una forma de ejecución del método conforme a la presente invención, el 25 camino de señal integrado se forma mediante un camino de señal de datos, que en el modo de operación normal emite una señal a un multivibrador biestable integrado de disparo por flanco. En una forma de ejecución del método conforme a la presente invención, el camino de señal integrado se forma mediante un camino de señal de reloj, que en el 30 modo de operación normal emite una señal de reloj a una entrada de señal de reloj de un multivibrador biestable integrado de disparo por flanco.
-4En una forma de ejecución del método conforme a la presente invención, una unidad de control del modo de operación conmuta el multiplexor entre el primer modo de operación de medición, el segundo modo de operación de medición y el modo de operación normal. 5 En una forma de ejecución del método conforme a la presente invención, el multivibrador biestable de disparo por flanco se conforma de un multivibrador biestable D, que emite una señal de salida lógica a un decodificador integrado del circuito integrado. La presente invención crea, además, un circuito integrado que presenta, al 10 menos, un camino de señal integrado con retraso de señal asimétrico medible, con que en un primer modo de operación de medición se puede desacoplar una señal de salida del camino de señal integrado mediante un multiplexor integrado controlable para la medición de un retraso de señal asimétrico de un camino de medición que abarca el camino de señal integrado y el multiplexor integrado, con que en un 15 segundo modo de operación de medición se puede desacoplar una señal de medición mediante el multiplexor integrado controlable para la medición del retraso de señal asimétrico del multiplexor integrado. En una forma de ejecución preferida del circuito integrado, el camino de señal presenta, al menos, un circuito de memoria intermedia para una señal de datos de 20 recepción. En una forma de ejecución preferida del circuito integrado, el camino de señal se encuentra conectado, del lado de la salida, a una entrada de datos de un multivibrador biestable de disparo por flanco, cuya salida se encuentra conectada a un decodificador integrado del circuito integrado. 25 En una forma de ejecución preferida del circuito integrado, el camino de señal se conforma mediante un camino integrado de señal de reloj. En una forma de ejecución preferida del circuito integrado, el camino de señal de reloj presenta un generador de reloj integrado para la producción de una señal de reloj. 30 En una forma de ejecución preferida del circuito integrado, el generador de señales de reloj es un circuito PLL.
-5En una forma de ejecución preferida del circuito integrado, el multiplexor integrado presenta, al menos, tres entradas, una salida y una entrada de control. En una forma de ejecución preferida del circuito integrado, el multiplexor interconecta con un empaquetador y desempaquetador de datos de señal de salida del 5 circuito integrado, en el primer modo de operación de medición, una salida del camino de señal integrado conectada con una primera entrada del multiplexor, en el segundo modo de operación de medición, una señal de reloj aplicada a la segunda entrada del multiplexor, y en un modo de operación normal, una señal de salida lógica de un circuito lógico integrado, aplicada a una tercera entrada del multiplexor. 10 En una forma de ejecución preferida del circuito integrado, la entrada de control del multiplexor integrado se conecta con una unidad de control del modo de operación integrada. En una forma de ejecución preferida del circuito integrado, el circuito integrado es un controlador de comunicación para un bus FlexRay. 15 A continuación, se describen formas de ejecución preferidas del método conforme a la presente invención para la determinación de un retraso de señal asimétrico de un camino de señal dentro de un circuito integrado, con referencia a las figuras que se incluyen para la explicación de las características esenciales de la presente invención. 20 Se muestran: Figura 1: un esquema de bloques de un circuito integrado convencional de acuerdo con el estado del arte; Figura 2: un esquema de bloques de un módulo de comunicación convencional de acuerdo con el estado del arte; 25 Figura 3: un esquema de bloques de un sistema de comprobación para la determinación de un retraso de señal asimétrico de un camino de señal dentro de un circuito integrado, de acuerdo con una forma de ejecución conforme a la presente invención; Figura 4: un organigrama de una posible forma de ejecución del método 30 conforme a la presente invención para la determinación de un retraso de señal asimétrico de un camino de señal dentro de un circuito integrado;
-6Figura 5: un esquema de bloques de un módulo de comunicación como ejemplo de ejecución para el circuito integrado conforme a la presente invención; Figura 6: un diagrama de señales para la explicación de un procedimiento de 5 medición para la determinación de un retraso de señal asimétrico, de acuerdo con el método conforme a la presente invención; Figuras 7A, 7B: posibles formas de ejecución del multiplexor insertado en el circuito integrado conforme a la presente invención. La figura 1 muestra un circuito integrado, de acuerdo con el estado del arte, 10 que presenta un camino de señal integrado de cualquier clase, por ejemplo, un camino de señal de datos o un camino de señal de reloj y un circuito lógico integrado. El circuito lógico recibe una señal lógica de entrada de datos, al menos, mediante un terminal de entrada de señales de datos o bien, un empaquetador y desempaquetador de datos de entrada de señales de datos (D-IN), que se procesa 15 mediante el circuito lógico. El circuito lógico emite una señal lógica de salida de datos correspondiente a ello, a través de un empaquetador y desempaquetador de datos de salida de señales de datos (D-OUT). La figura 2 muestra un ejemplo para un circuito integrado de esta clase, de acuerdo con el estado del arte. En el circuito integrado convencional representado en 20 la figura 2, se trata de un módulo de control de comunicación, por ejemplo, para un bus FlexRay. En un terminal de señal de entrada o bien, un empaquetador y desempaquetador de datos de señal de entrada RxD, se recibe una señal de datos y se aplica mediante una memoria intermedia de datos de señales de salida, en la entrada de datos D de un multivibrador biestable de muestreo, por ejemplo, en la entrada de 25 datos de un multivibrador biestable D. El multivibrador biestable de muestreo de disparo por flanco recibe, mediante una entrada de señal de reloj, una señal de reloj de un camino de señal de reloj que produce un generador de señal de reloj, por ejemplo un circuito PLL contiene la que produce una señal de reloj. La señal de reloj CLK producida se distribuye, por ejemplo, de forma ramificada a través de líneas de 30 señales de reloj del circuito integrado y llega a la entrada de reloj del multivibrador biestable de muestreo. El multivibrador biestable de muestreo detecta la señal de datos recibida y emite una señal de datos lógica detectada a un decodificador
-7acoplado. El suministro de reloj del multivibrador biestable de muestreo mediante el camino de señal de reloj, se produce con una inexactitud determinada, en particular debido a la inestabilidad de fase de la señal de reloj CLK producida mediante el circuito PLL. Además, se produce un retraso asimétrico que se provoca mediante una 5 ramificación en forma de árbol de las líneas de señales de reloj o bien, del Clock Tree. Dicha asimetría conduce a una divergencia de la señal ideal de reloj CLK, es decir, a un llamado Clock Skew. En el caso que en el módulo de control de comunicación, de acuerdo con la figura 2, se trate de un circuito integrado, sólo se puede acceder desde el exterior al terminal entrada de señal RxD. El suministro de 10 reloj, así como otras asimetrías de componentes constructivos provocados del módulo de comunicación, se encuentran eventualmente encapsulados. El módulo de control de comunicación convencional integrado, de acuerdo con la figura 2, de este modo, no permite ningún acceso de medición, por ejemplo, de acuerdo con la memoria intermedia de señales de salida para la determinación del retraso de señal 15 asimétrico provocado por la memoria intermedia de señal de entrada. La figura 3 muestra un esquema de bloques de una posible forma de ejecución del circuito integrado 1 conforme a la presente invención. El circuito integrado 1 presenta un camino de señal integrado 2, con un retraso de señal asimétrico medible. En el camino de señal 2 se trata, por ejemplo, de un camino de 20 señal de datos o de un camino de señal de reloj. El circuito integrado 1 comprende, además del camino de señal 2, un circuito lógico 3. El circuito lógico 3 presenta, al menos, una entrada de datos que se encuentra conectada mediante una línea de datos 4 interna con un empaquetador y desempaquetador de datos 5 de señal de entrada de datos del circuito integrado 1. La señal de datos acoplada al empaquetador y 25 desempaquetador de datos de entrada de señal de datos 5 se proceda mediante el circuito lógico integrado 3. La señal de salida producida por el circuito lógico 3, se emite a través de una línea de datos interna 6 a una entrada de un multiplexor integrado 7. El multiplexor integrado 7 presenta, en una forma de ejecución preferida del circuito integrado 1, tres entradas de señal, una entrada de control, así como una 30 salida que, como se evidencia en la figura 3, se conecta a través de una línea de datos interna 8 con un empaquetador y desempaquetador de datos de señal de salida de datos 9 del circuito integrado 1. La señal de control CTRL para el direccionamiento
-8del multiplexor 7 se produce mediante una unidad de control integrada del modo de operación 10 del circuito integrado 1. El multiplexor 7 se puede conmutar entre sus tres entradas de señal. En un primer modo de operación de medición MBI del circuito integrado 1, se interconecta 5 una salida de señal del camino de señal 2, a través de una línea interna 11 y una primera entrada de señal del multiplexor 7 al empaquetador y desempaquetador de datos de salida de señal de datos 9 del circuito integrado 1. En un segundo modo de operación de medición MBII, se interconecta una señal de medición acoplada a la entrada de señal de datos 5, a través de una línea de datos interna 12 y una segunda 10 entrada de señal del multiplexor 7 al empaquetador y desempaquetador de datos de salida de señal de datos 9 del circuito integrado 1. En un modo de operación normal NB del circuito integrado 1, se interconecta la señal de salida lógica emitida por el circuito lógico 3, a través de la tercera entrada del multiplexor 7 al empaquetador y desempaquetador de datos de salida de señal de datos 9 del circuito integrado 1. 15 La figura 4 muestra un organigrama para la representación de una posible forma de ejecución del método conforme a la presente invención, para la determinación de un retraso de señal asimétrico del camino de señal interno 2, representado en la figura 3, del circuito integrado 1. En una primera etapa S1, la unidad de control 10 interconecta la salida del camino de señal integrado 2 al 20 empaquetador y desempaquetador de datos de salida de señal de datos 9, mediante el direccionamiento del multiplexor 7, es decir, que se desacopla la señal emitida por el camino de señal 2 mediante el multiplexor integrado 7, para la medición de un retraso de señal asimétrico de un camino de medición. Con ello, el camino de medición se forma mediante el camino de señal integrado 2, la línea interna 11, el 25 multiplexor 7 y mediante la línea interna 8. El camino de medición comprende tanto el camino de señal integrado 2, así como el multiplexor integrado 7. El camino de señal 2 es, por ejemplo, un camino de señal de datos o un camino interno de señal de reloj. Si en el caso del camino de señal se trata de un camino de señales de datos, un aparato de medición externo 13, por ejemplo, aplica en primer lugar un flanco de 30 señal ascendente y, a continuación, un flanco de señal descendente a una entrada del camino de señal de datos integrado 2 del circuito integrado 1. El aparato de medición externo 13 prescinde de un retraso de señal que se produce mediante el camino de
-9medición, es decir, mediante el camino de señal 2 y el multiplexor 7, tanto para un flanco de señal ascendente, así como para un flanco de señal descendente de la señal de medición. El retraso de señal asimétrico del camino de medición que comprende el camino de señal integrado 2 y el multiplexor integrado 7, se determina o bien, se 5 calcula mediante el aparato de comprobación 3 como la diferencia entre el tiempo de recorrido medido para el flanco de señal ascendente y del tiempo de recorrido medido para el flanco de señal descendente. Si en una forma de ejecución alternativa del circuito integrado 1 en el camino de señal 2, se trata de un camino interno de señal de reloj, no se aplica ninguna señal 10 de medición en el camino de señal 2 mediante el aparato de comprobación externo 13, puesto que el camino de señal 2 genera por sí mismo una señal de reloj CLK. En ambos casos, se desacopla mediante el multiplexor 7, en primer lugar, la señal emitida por el camino de señal 2, es decir, por el camino de señal de datos o el camino de señal de reloj, para la medición del retraso de señal asimétrico del camino 15 de medición a través del empaquetador y desempaquetador de datos de salida de señal de datos 9 al aparato de comprobación externo 13, que determina el retraso de señal asimétrico del camino de medición. El mismo multiplexor 7 presenta, como componente integrado, un retraso de señal asimétrico. Dado que no se sabe si la asimetría del multiplexor compensa 20 parcialmente o incrementa la asimetría del camino de señal 2, en otra etapa S2 del método conforme a la presente invención, se mide el retraso de señal asimétrico del multiplexor 7. Para ello, la unidad de control 10 interconecta la señal de medición acoplada al empaquetador y desempaquetador de datos de entrada de señal de datos 5, mediante el direccionamiento correspondiente del multiplexor 7 al empaquetador y 25 desempaquetador de datos de salida de señal de datos 9 para la evaluación mediante el aparato de comprobación 13. En otra etapa S3, el aparato de comprobación 13 calcula la diferencia entre el retraso de señal asimétrico del camino de medición y el retraso de señal asimétrico del multiplexor integrado 7. La diferencia calculada corresponde al retraso de señal 30 asimétrico del camino de señal integrado 2. Para que en el segundo procedimiento de medición se pueda sustraer la asimetría determinada del multiplexor 7 de la asimetría del camino de medición
-10 determinada en el primer procedimiento de medición, que comprende el camino de señal 2 y el multiplexor 7, resulta necesario que la asimetría del multiplexor 7 sea de igual magnitud para ambos procedimientos de medición. Para lograr esto, en una forma de ejecución preferida del circuito integrado, conforme a la presente 5 invención, del multiplexor 7, se dimensiona simétricamente en cuanto al circuito y al trazado. Preferentemente, el multiplexor 7 se diseña, con respecto al trazado del chip, lo más pequeño posible en su dimensión lateral, de manera tal que el multiplexor 7, en cuanto a sus tiempos de retraso asimétricos, se comporte aproximadamente igual para ambos procedimientos. 10 Las figuras 7A, 7B muestran posibles formas de ejecución del multiplexor 7. A través de las entradas de control S0 o bien, S1, se interconecta un camino de las entradas X0, X1, X2 y X3 hacia la salida Y. En la forma de ejecución representada en la figura 7A, el multiplexor contiene transistores NMOS. En la forma de ejecución representada en la figura 7B, se trata de una implementación CMOS del multiplexor
15 7. La figura 5 muestra un ejemplo de ejecución para un circuito integrado 1 conforme a la presente invención. En el ejemplo de ejecución representado en la figura 5, el circuito integrado 1 se forma mediante un módulo de comunicación o bien, mediante un controlador de comunicación para un bus FlexRay. El módulo de
20 control de comunicación 1, de acuerdo con la figura 5, presenta además de un circuito lógico integrado 3, dos caminos de señal integrados 2A, 2B, con que el primer camino de señal integrado 2A se forma mediante un camino de señal de datos integrado, y el segundo camino de señal integrado 2B se forma mediante un camino interno de señal de reloj. Cada uno de ambos caminos de señal integrados 2A, 2B
25 presenta un retraso de señal asimétrico o bien, inestabilidad del reloj, que se pueden medir en el circuito integrado 1 conforme a la presente invención, de acuerdo con la figura 5. Además, en un primer modo de operación de medición MBI se puede desacoplar una señal de salida de los respectivos caminos de señal integrados 2A, 2B, en cada caso mediante un respectivo multiplexor integrado controlable 7A, 7B,
30 que se direcciona mediante una unidad de control integrada 10, para la medición de un retraso de señal asimétrico de un camino de medición que se conforma del respectivo camino de señal integrado 2A, 2B y el respectivo multiplexor integrado
-11 7A, 7B. El módulo de control de comunicación 1 representado en la figura 5, presenta un camino de señal de datos 2A que recibe una señal de datos lógica procesada a través de un empaquetador y desempaquetador de datos de señal de recepción 14. El camino de señal de datos 2A comprende, al menos, una memoria 5 intermedia 15 conectada en serie que se encuentra conectada, del lado de la salida, con una entrada de datos D de un multivibrador biestable de muestreo 16 de disparo por flanco. El multivibrador biestable 16 de disparo por flanco presenta una entrada de señal de reloj que se encuentra conectada con el camino de señal de reloj 2B del circuito integrado 1. El multivibrador biestable 16 de disparo por flanco se forma, 10 por ejemplo, mediante un multivibrador biestable D, cuya salida de señal está provista de un decodificador integrado 17 para la decodificación del tren de bits de datos aplicado al empaquetador y desempaquetador de datos de entrada de señal de datos 14. El suministro de reloj del multivibrador biestable de muestreo 16 se produce mediante el camino de señal de reloj 2B que comprende un generador de 15 reloj integrado 18, por ejemplo, un circuito PLL. La señal de reloj producida por el circuito PLL 18, se distribuye dentro de un circuito integrado 1, mediante líneas de reloj de una ramificación de líneas de señal de reloj 19, y se aplica a la entrada de señal de reloj del multivibrador biestable de muestreo 16. Para la determinación de la porción asimétrica del módulo de control de 20 comunicación 1, representado en la figura 5, se determina tanto el retraso de señal asimétrica del camino de señal 2A, así como el retraso de señal asimétrico del camino de señal 2B. La determinación de ambos retrasos de señales asimétricos, se puede realizar al mismo tiempo o secuencialmente mediante un aparato de comprobación externo 13. 25 El aparato de comprobación externo 13, prescinde del retraso de señal asimétrica del camino de señal 2A mediante el desacoplamiento de una señal de medición aplicada a un nodo de derivación 20, y mediante una medición posterior del retraso de señal asimétrico del multiplexor integrado 7A, en tanto que una señal de medición se aplica al empaquetador y desempaquetador de datos de entrada de 30 señal de datos 5A, y se extrae a través del empaquetador y desempaquetador de datos de salida de señal de datos 9A. El retraso de señal asimétrico del camino de medición 2A se determina entonces mediante el cálculo de la diferencia entre el retraso de
-12 señal asimétrico medido del camino de medición, que comprende el camino de señal de datos integrado 2A y el multiplexor integrado 7A, y el retraso de señal asimétrico medido del mismo multiplexor integrado 7A. Del mismo modo, se determina a continuación o bien, paralelamente, el 5 retraso de señal del camino de señal de reloj 2B, en tanto que en un nodo de derivación 21 la señal de reloj CLK, producida y distribuida por el camino de señal de reloj 2B, se desacopla, antes de la entrada de reloj del multivibrador biestable de muestreo 16, mediante el multiplexor 7B al empaquetador y desempaquetador de datos de salida de señal de datos 9B del circuito integrado 1. A continuación, se 10 efectúa por otra parte una medición del retraso de señal asimétrica del mismo multiplexor integrado 7B, en tanto que una señal de medición se aplica al empaquetador y desempaquetador de datos de entrada de señal de datos 5B, y se extrae del empaquetador y desempaquetador de datos de salida de señal de datos 9B. La figura 6 explica la medición del retraso de señal asimétrico para la 15 medición de la diferencia del tiempo de recorrido para un flanco de señal descendente y ascendente de una señal de medición. El retraso asimétrico del módulo de comunicación, representado en la figura 5, se compone esencialmente de dos porciones sistemáticas. La primera porción sistemática se conforma mediante un retraso asimétrico desde el terminal de señal de 20 entrada RxD hasta la entrada de datos del multivibrador biestable de muestreo 16. La segunda porción sistemática presenta la inestabilidad de señal de reloj en la entrada de señal de reloj del multivibrador biestable de muestreo 16, es decir, la divergencia del ritmo ideal en cuanto a la duración de periodos. La inestabilidad de señal de reloj se compone de la inestabilidad de la fuente de reloj, es decir, del 25 generador de reloj 18, por ejemplo, de un cristal de cuarzo o de un circuito PLL, así como retrasos asimétricos de la ramificación de señal de reloj. La ramificación de señal de reloj se forma mediante un circuito de memoria intermedia ramificado dispuesto en cascada, que lleva el cálculo de la capacidad de excitación limitada del generador de reloj 18, y asegura un suministro de reloj equilibrado de todos los 30 multivibradores biestables dentro del circuito integrado 1. En el caso del circuito integrado 1 conforme a la presente invención, se permite la medición de la porción sistemática del retraso de señal asimétrico,
-13 mediante los multiplexores 7A, 7B a través de las terminales digitales existentes 5A, 5B, 9A, 9B de señales de entrada y señales de salida, con que las porciones asimétricas que se producen mediante el mismo multiplexor 7A, 7B, se determinan en una etapa de medición adicional S2, y, a continuación, se calculan en una etapa 5 S3. El circuito integrado 1 conforme a la presente invención y el método conforme a la invención permiten determinar el retraso asimétrico en el módulo de control de comunicación 1, de acuerdo con la figura 5, sin utilizar empaquetadores y desempaquetadores de datos adicionales. Preferentemente, las señales se aplican con una duración definida de los bits 10 para la medición de la asimetría, y se mide la duración de los bits resultante. La diferencia entre la duración de bits aplicada y la duración de bits medida corresponde al retraso de señal asimétrico. Alternativamente, se puede medir el retraso de recorrido de un flanco de señal ascendente y de uno descendente, y se puede determinar el retraso asimétrico mediante la substracción. 15 En el caso del circuito integrado 1, conforme a la presente invención, se puede tratar de un circuito integrado de cualquier clase, por ejemplo, un circuito integrado ASIC específico del usuario, o de un circuito lógico FPGA integrado programable. El circuito integrado 1, conforme a la presente invención, permite una detección del retraso de señal asimétrico del camino de señal correspondiente, con un 20 esfuerzo técnico de circuitos adicional muy reducido, es decir, mediante la provisión de un multiplexor adicional por camino de señal. El método conforme a la presente invención para determinación del retraso de señal asimétrico y del camino de señal, se puede ejecutar tanto en una fase de diseño en el desarrollo de chips integrados 1, así como en la fabricación de chips integrados 25 1 para el aseguramiento de la calidad, aunque también durante el funcionamiento del chip integrado 1.
30
5
10
15
20
25
30
-14
-14
Claims (16)
1. Método para la determinación de un retraso de señal asimétrico de un camino de señal (2) dentro de un circuito integrado (1) con las siguientes etapas:
(a) Desacoplamiento (S1) de una señal emitida por el camino de señal (2) mediante un multiplexor integrado (7) para la medición de un retraso de señal asimétrico de un camino de medición, que es formado por el camino de señal integrado (2) y por el multiplexor integrado (7);
- (b)
- Medición (2) de un retraso de señal asimétrico del multiplexor integrado (7); y
- (c)
- Cálculo (S3) de una diferencia entre el retraso de señal asimétrico del camino de medición y el retraso de señal asimétrico del multiplexor integrado (7) para la determinación del retraso de señal asimétrico del camino de señal (2).
- 2.
- Método de acuerdo con la reivindicación 1, con que un aparato de comprobación externo (13) para la medición del retraso de señal asimétrico, en primer lugar, aplica un flanco de señal ascendente y, a continuación, un flanco de señal descendente, con que el aparato de comprobación externo (13) registra el tiempo de recorrido para el flanco de señal ascendente y el tiempo de recorrido para el flanco de señal descendente, y calcula el retraso de señal asimétrico como diferencia entre el tiempo de recorrido para el flanco de señal ascendente y el tiempo de recorrido para el flanco de señal descendente.
- 3.
- Método de acuerdo con la reivindicación 1, con que el multiplexor integrado (7) se puede conmutar entre un primer modo de operación de medición (MBI) para medir el retraso de señal del camino de medición y un segundo modo de operación de medición (MBII) para medir el retraso de señal del multiplexor (7).
- 4.
- Método de acuerdo con la reivindicación 3, con que el multiplexor integrado (7), en un modo de operación normal (NB), interconecta una señal de salida lógica producida por un circuito lógico integrado (3).
- 5.
- Método de acuerdo con la reivindicación 4, con que el camino de señal (2) se forma mediante un camino de señal de datos (2A), que en el modo de operación normal (NB) emite una señal a un multivibrador biestable integrado (16) de disparo por flanco.
- 6.
- Método de acuerdo con la reivindicación 4, con que el camino de señal (2) se forma mediante un camino de señal de reloj (2B), que en el modo de operación
normal (NB) emite una señal de reloj a una entrada de reloj del multivibrador
biestable integrado (16) de disparo por flanco.
7. Método de acuerdo con la reivindicación 3 ó 4, con que una unidad de control del modo de operación (10) conmuta el multiplexor (7) entre el primer modo
5 de operación de medición (MBI), el segundo modo de operación de medición (MBII) y el modo de operación normal (NB).
8. Método de acuerdo con la reivindicación 6, con que el multivibrador biestable (16) de disparo por flanco se conforma de un multivibrador biestable D, que emite una señal de salida lógica a un decodificador integrado (17) del circuito
10 integrado (1).
9. Dispositivo que presenta, al menos, un camino de señal integrado 2 con retraso de señal asimétrico medible, con que en un primer modo de operación de medición (MBI) se puede desacoplar una señal de salida del camino de señal integrado (2) mediante un multiplexor integrado controlable (7) para la medición de
15 un retraso de señal asimétrico de un camino de medición que abarca el camino de señal integrado (2) y el multiplexor integrado (7), con que en un segundo modo de operación de medición (MBII) se puede desacoplar una señal de medición mediante el multiplexor integrado controlable (7) para la medición del retraso de señal asimétrico del multiplexor integrado (7).
20 10. Dispositivo de acuerdo con la reivindicación 9, con que el camino de señal (2) presenta, al menos, un circuito de memoria intermedia (15) para una señal de datos de recepción.
11. Dispositivo de acuerdo con la reivindicación 10, con que el camino de señal (2) se encuentra conectado, del lado de la salida, a una entrada de datos de un
25 multivibrador biestable de disparo por flanco (16), cuya salida se encuentra conectada a un decodificador integrado (17).
12. Dispositivo de acuerdo con la reivindicación 9, con que el camino de señal (2) se forma mediante un camino integrado de señal de reloj (2B).
13. Dispositivo de acuerdo con la reivindicación 12, con que el camino de
30 señal de reloj presenta un generador de reloj integrado para la producción de una señal de reloj.
- 14.
- Dispositivo de acuerdo con la reivindicación 13, con que el generador de señales de reloj (18) es un circuito PLL.
- 15.
- Dispositivo de acuerdo con la reivindicación 9, con que el multiplexor integrado (7) presenta, al menos, tres entradas, una salida y una entrada de control.
5 16. Dispositivo de acuerdo con la reivindicación 15, con que el multiplexor
- (7)
- interconecta con un empaquetador y desempaquetador de datos de señal de salida
- (5)
- del dispositivo (1), en el primer modo de operación de medición (MBI), una salida del camino de señal integrado (2) conectada con una primera entrada del multiplexor (7), en el segundo modo de operación de medición (MBII), una señal de
10 medición aplicada a una segunda entrada del multiplexor (7), y en un modo de operación normal (NB), una señal de salida lógica de un circuito lógico integrado (3), aplicada a una tercera entrada del multiplexor (7).
17. Dispositivo de acuerdo con la reivindicación 15, con que la entrada de
control del multiplexor integrado (7) se encuentra conectada con una unidad de 15 control del modo de operación integrada (10).
18. Dispositivo de acuerdo con la reivindicación 9, con que el dispositivo (1) es un controlador de comunicación para un bus FlexRay.
“Siguen 7 páginas de dibujos”
20
25
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