ES2491893T3 - Método y aparato de separación y de síntesis de señales - Google Patents

Abstract

Un aparato para separar una señal asíncrona, aplicable a una Red de Transporte Óptico, OTN, que comprende: un primer módulo, configurado para memorizar, en función de una secuencia de tramas, una señal asíncrona a separar y un segundo módulo, configurado para gestionar el primer módulo para memorizar la señal asíncrona a separar y para enviar n tramas de datos respectivamente en n canales en paralelo, cada vez que n tramas de datos se hayan memorizado, en donde n es una relación de un nivel de tasa de la señal asíncrona antes de la separación a un nivel de tasa de la señal asíncrona después de la separación; caracterizado por cuanto que el primer módulo comprende: 2n memorias del tipo `Primero en entrar primero en salir' (FIFO) en dos grupos, comprendiendo cada grupo n memorias FIFO y cada memoria FIFO almacenando una trama de datos cada vez y el segundo módulo que comprende: un módulo de frecuencia dividida por n, configurado para reducir una frecuencia de una señal de reloj de entrada a 1/n de la frecuencia de la señal de reloj a la entrada, así como para enviar una señal de reloj a la salida con una frecuencia de 1/n de la frecuencia de la señal de reloj a la entrada; un módulo de generación de dirección de escritura, configurado para gestionar una operación de escritura de cada memoria FIFO para memorizar las n tramas de datos de la señal asíncrona en función de la secuencia de tramas y un módulo de generación de dirección de lectura, configurado para gestionar una operación de lectura de cada memoria FIFO para enviar n tramas de datos respectivamente en n canales en paralelo cada vez que se hayan memorizado n tramas de datos; en donde el módulo de generación de dirección de escritura está configurado para generar una señal de control de dirección de escritura y una señal de control de validación de escritura en función de la frecuencia de la señal de reloj a la entrada, para aplicar la señal de control de dirección de escritura y la señal de control de validación de escritura a cada memoria FIFO así como para gestionar la señal asíncrona para que sea escrita en serie en un grupo de memorias FIFO en función de la secuencia de tramas y el módulo de generación de dirección de lectura está configurado para recibir la señal de reloj a la salida procedente del módulo de frecuencia dividida por n, para generar una señal de control de dirección de lectura y una señal de control de validación de lectura en función de la señal de reloj a la salida así como para enviar la señal de control de dirección de lectura y la señal de control de validación de lectura a cada memoria FIFO y para gestionar n tramas de datos en el otro grupo de memorias FIFO a leer en paralelo.

Description

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Claims (1)

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